CN105512351B - 一种快速输入/输出Fast I/O的工艺映射方法 - Google Patents
一种快速输入/输出Fast I/O的工艺映射方法 Download PDFInfo
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Abstract
本发明涉及一种快速输入/输出Fast I/O的工艺映射方法，所述方法包括：获取根据寄存器传输级RTL设计综合后的网表中的一个输入/输出I/O；根据用户约束确定当前所述I/O是否为Fast I/O；当所述I/O为Fast I/O时，进行设计规则DRC检查；当DRC检查通过时，将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步。
Description
技术领域
本发明涉及微电子领域中的集成电路设计技术领域，特别是一种快速输入/输出Fast I/O的工艺映射方法。
背景技术
现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。
工艺映射(Technology Mapping)是FPGA涉及流程中，连接前端逻辑综合和后端布局布线的重要桥梁。在这一阶段，与工艺无关的电路网表在一定的硬件约束条件下，映射到工艺库的相关结构，工艺映射方法直接影响到FPGA的性能。
发明内容
本发明提供了一种FPGA存储器的工艺映射方法，能够实现一种FPGA Fast I/O端口寄存器到输入/输出控制模块(Input Output Control module,IOC)的工艺映射,从而有效减少I/O相关路径的延时。
本发明实施例提供了一种Fast I/O的工艺映射方法，包括：
获取根据寄存器传输级RTL设计综合后的网表中的一个输入/输出I/O；
根据用户约束确定当前所述I/O是否为Fast I/O；
当所述I/O为Fast I/O时，进行设计规则DRC检查；
当DRC检查通过时，将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步；
其中，所述IOC中的寄存器包括:输入寄存器、输出寄存器和输出使能寄存器；所述与所述I/O相连接的一个或多个寄存器包括：与I/O相连接的输入寄存器,和/或与I/O相连接的输出寄存器,和/或与I/O相连接的输出使能寄存器。
优选的，所述DRC检查包括：
当向一个IOC中映射多个寄存器时，确定所述多个寄存器是否分别具有相同的时钟信号clk、时钟使能信号clk_en、置位信号set和复位信号reset。
优选的，所述DRC检查包括：
确定所述IOC的数据输入端是否只驱动与I/O相连接的寄存器。
进一步优选的，所述将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器具体为：
当所述IOC的数据输入端只驱动与I/O相连接的输入寄存器时，将所述与I/O相连接的输入寄存器映射到所述IOC中的输入寄存器。
优选的，所述DRC检查包括：
确定所述网表中一个直接与所述I/O相连接的输出使能寄存器输出的输出使能信号是否控制多个输出寄存器的输出。
进一步优选的，所述将在所述网表中一个直接与所述I/O相连接的或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器具体为：
当所述网表中一个直接与所述I/O相连接的输出使能寄存器输出的输出使能信号控制多个输出寄存器的输出时，
根据所述网表中，由所述输出使能信号控制的输出寄存器的个数复制所述输出使能寄存器，使得每一个输出使能寄存器控制一个输出寄存器；
分别将所述网表中的每个输出寄存器映射到一个IOC的输出寄存器，将所述网表中的控制每个所述输出寄存器的每个输出使能寄存器，映射到相应IOC中的输出使能寄存器。
优选的，所述DRC检查包括：
确定所述网表中直接与所述I/O相连接的输出寄存器是否只驱动IOC的数据输出端，和/或确定所述网表中直接与所述I/O相连接的输出使能寄存器是否只驱动IOC的使能信号输出端。
进一步优选的，所述将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器具体为：
当所述网表中直接与所述I/O相连接的输出寄存器只驱动IOC的数据输出端时，将所述与所述I/O相连接的输出寄存器映射到IOC的输出寄存器；
当所述网表中直接与所述I/O相连接的输出寄存器还驱动其他逻辑时，将所述网表中输出寄存器进行复制，复制得到的第一输出寄存器驱动IOC的数据输出端，并且复制得到的第二输出寄存器驱动所述其他逻辑；将第一输出寄存器映射到IOC的输出寄存器；和/或
当所述网表中直接与所述I/O相连接的输出使能寄存器只驱动一个IOC的使能信号输出端时，将所述与所述I/O相连接的输出使能寄存器映射到IOC的输出使能寄存器；
当所述网表中直接与所述I/O相连接的输出使能寄存器还驱动其他逻辑时，将所述网表中输出使能寄存器进行复制，复制得到的第一输出使能寄存器驱动所述一个IOC的使能信号输出端，并且复制得到的第二输出使能寄存器驱动所述其他逻辑；将第一输出使能寄存器映射到所述一个IOC的输出使能寄存器。
优选的，所述DRC检查包括：
所述网表中的输出寄存器与所述IOC之间是否存在反相器，所述网表中的输出使能寄存器与同一所述IOC之间是否存在反相器；和/或
网表中，驱动同一IOC的信号输出端和使能信号输出端的输出寄存器、输出使能寄存器的数据输入端是否分别由反相器驱动。
进一步优选的，所述将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器包括：
当所述网表中的输出寄存器与所述IOC之间存在反相器，并且所述网表中的输出使能寄存器与同一所述IOC之间存在反相器时，将所述反相器也映射到IOC中；或者
当所述网表中的输出寄存器、输出使能寄存器的数据输入端都分别由反相器驱动，并且所述IOC中没有映射输入寄存器时，将所述反相器也映射到IOC中。
本发明实施例提供的Fast I/O的工艺映射，根据用户约束确定Fast I/O,在FastI/O通过DRC检查确定能做到IOC的工艺映射时，将在网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的IOC中。由此实现了FPGAFast I/O端口寄存器到IOC中的工艺映射,应用此方法能够有效减少I/O相关路径的延时。
附图说明
图1为本发明实施例提供的Fast I/O的工艺映射方法的流程图；
图2为本发明实施例提供的IOC结构图；
图3为本发明实施例提供的IOC的简化模型示意图；
图4为本发明实施例提供的寄存器的示意图；
图5为本发明实施例提供的第一种工艺映射过程示意图；
图6为本发明实施例提供的第二种工艺映射过程示意图；
图7为本发明实施例提供的第三种工艺映射过程示意图；
图8为本发明实施例提供的第四种工艺映射过程示意图；
图9为本发明实施例提供的第五种工艺映射过程示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
实施例一
图1为本发明实施例提供的Fast I/O的工艺映射方法的流程图。如图1所示，所述方法包括如下步骤：
步骤110，获取根据RTL设计综合后的网表中的一个输入/输出I/O；
具体的，在进行FPGA工艺映射时，首先需要有逻辑网表的原始信息输入。逻辑网表根据寄存器传输级(register transfer level，RTL)设计综合得到。
步骤120，根据用户约束确定当前所述I/O是否为Fast I/O；
具体的，网表中的I/O是否为Fast I/O具体根据用户约束而定。
步骤130，当所述I/O为Fast I/O时，进行设计规则检查(DRC)；
具体的，DRC检查的目的在于检查Fast I/O是否满足一定设计规则，能够按照本发明提供的工艺映射方法进行工艺映射。
步骤140，当DRC检查通过时，将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块(IOC)中；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步。
具体的，本实施例提供的方法，仅对网表中直接与所述I/O相连接的输入寄存器、输出寄存器或输出使能寄存器进行工艺映射。
如果I/O为Fast I/O并且满足一定的设计规则，则将与该I/O直接连接并满足设计规则的输入寄存器、输出寄存器或输出使能寄存器进行工艺映射，相应的映射到IOC中的输入寄存器、输出寄存器和输出使能寄存器；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步。
针对不同的设计规则，寄存器的工艺映射方式也不相同，有些是可以直接将寄存器吸收到IOC中，有些需要进行复制后再吸收到IOC中，具体后续会进行详述，此处不赘述。
步骤150，确定是否遍历完网表中的所有I/O；
如果没有，执行步骤160；如果遍历完毕，则结束本次工艺映射。
步骤160，获取网表中的下一个I/O；
之后返回执行步骤120。
上述过程给出了DRC检查通过的处理方法，可选的，所述方法还包括DRC检查不通过时的处理方法，如下所述。
步骤170，当DRC检查不通过时，输出错误信息；
具体的，用户可以根据错误信息修改管脚约束文件(AOC约束)。
步骤180，根据用户修改后的约束文件重新生成网表；
根据新的网表再返回执行步骤110。
上述过程为本发明实施例提供的Fast I/O的工艺映射方法，下面以CME金山系列FPGA为例，以多个实施例分别对进行上述方法流程中步骤130和步骤140所涉及的具体设计规则及对应的寄存器的工艺映射方式进行详述，但并非限定本发明实施例提供的工艺映射方法仅可以应用于此架构的FPGA中。本领域技术人员可以知道，本发明上述实施例提供的工艺映射方法，还可以同样应用于其他架构的FPGA中。
CME金山系列FPGA的IOC结构如图2所示。IOC中包括三个寄存器(图中的D触发器)，其中与id信号相连的为输入寄存器，与od信号相连的为输出寄存器，与oen信号相连的为输出使能寄存器。当用户使用约束指定某个管脚使用FPGA芯片内部的输入寄存器、输出寄存器或者输出使能寄存器时，综合工具，如Primace，可以通过上述实施例中提供的Fast I/O工艺映射方法，将直接与I/O相连的寄存器在IOC中进行工艺映射。
CME金山系列FPGA的IOC的简化模型可以如图3所示。其输入、输出包括：时钟信号clk、时钟使能信号clk_en、置位信号set、复位信号reset、输出使能信号oe、输出数据信号od、输入数据信号id以及PAD。内部配置有一个输入寄存器(input REG)、一个输出寄存器(Output REG)和一个输出使能寄存器(Output Enable REG)。
实施例2
本实施例用以说明应用上述实施例1的方法，向一个IOC中映射一个寄存器(REG)的情况。其中，REG的示意图可以如图4所示。
DRC检查包括：检查直接与所述I/O相连接的输入寄存器是否只驱动IOC的数据输入端；或者直接与所述I/O相连接的输出寄存器是否只驱动IOC的数据输出端；或者直接与所述I/O相连接的输出使能寄存器只驱动IOC的使能信号输出端。
当一个输入IOC的id仅仅驱动一个REG的输入di时，这个REG可以被吸收到输入IOC中(映射为输入寄存器)用作快速输入；或者
当一个输出IOC的od由一个REG的输出qx驱动时，这个REG可以被吸收到输出IOC中(映射为输出寄存器)用作快速输出；或者
当一个输出IOC的oe由一个REG的输出qx驱动时，这个REG可以被吸收到输出IOC中(映射为输出使能寄存器)作为快速输出使能。
如果输入IOC的id端除了驱动输入寄存器的di端外，还驱动了其他逻辑，则DRC检查不通过，Primace综合工具会输出相关错误信息，对于当前设计用户不能指定该IOC为快速输入模块。
实施例3
本实施例用以说明应用上述实施例1的方法，向一个IOC中映射多个寄存器的情况。
在本实施例中，DRC检查包括：确定向一个IOC中映射的多个寄存器是否分别具有相同的时钟信号clk、时钟使能信号clk_en、置位信号set和复位信号reset。
如果上述信号均相同，则可以将具有相同上述信号的网表中直接与所述I/O相连接的输入寄存器、输出寄存器、输出使能寄存器中的任意两个或全部吸收到IOC中，映射为相应的寄存器。图5中给出了将三个寄存器全部映射到IOC的过程示意图。
如果向一个IOC中映射的多个寄存器有上述任一信号不同，则DRC检查不通过，Primace综合输出相关错误信息，用以用户根据错误信息修改AOC约束之后再重新生成网表，再执行本发明的工艺映射方法。
实施例4
本实施例用以说明应用上述实施例1的方法，对一个输出IOC的oe由一个REG的qx驱动，但这个qx还驱动输出其他IOC的oe时，向IOC中映射寄存器的情况。
在本实施例中，DRC检查包括：确定网表中一个直接与I/O相连接的输出使能寄存器输出的输出使能信号是否控制多个输出寄存器的输出。
当一个REG的qx驱动多个IOC的oe，即网表中一个直接与I/O相连接的输出使能寄存器输出的输出使能信号oe控制多个输出寄存器的输出时，
根据网表中，由输出使能信号oe控制的输出寄存器的个数复制所述输出使能寄存器，使得每一个输出使能寄存器控制一个输出寄存器；
分别将所述网表中的每个输出寄存器及其控制的输出使能寄存器映射到一个IOC中。具体如图6所示。
实施例5
本实施例用以说明应用上述实施例1的方法，对一个输出IOC的od由一个REG的qx驱动，但这个qx还驱动其他逻辑时，向IOC中映射寄存器的情况。
在本实施例中，DRC检查包括：确定所述网表中直接与所述I/O相连接的输出寄存器是否只驱动IOC的数据输出端。
当网表中直接与I/O相连接的输出寄存器只驱动IOC的数据输出端时，将与I/O相连接的输出寄存器映射到IOC的输出寄存器；
当网表中直接与I/O相连接的输出寄存器还驱动其他逻辑时，将网表中输出寄存器进行复制，复制得到的第一输出寄存器驱动IOC的数据输出端，复制得到的第二输出寄存器驱动所述其他逻辑；并且将第一输出寄存器映射到IOC的输出寄存器。具体如图7所示。
实施例6
本实施例用以说明应用上述实施例1的方法，对一个输出IOC的oe由一个REG的qx驱动，但这个qx还驱动其他逻辑时，向IOC中映射寄存器的情况。
在本实施例中，DRC检查包括：确定所述网表中直接与所述I/O相连接的输出使能寄存器是否只驱动IOC的使能信号输出端。
当网表中直接与I/O相连接的输出使能寄存器只驱动IOC的使能信号输出端时，将与I/O相连接的输出使能寄存器映射到IOC的输出使能寄存器；
当网表中直接与I/O相连接的输出使能寄存器还驱动其他逻辑时，将网表中输出使能寄存器进行复制，复制得到的第一输出使能寄存器驱动IOC的使能信号输出端，复制得到的第二输出使能寄存器驱动所述其他逻辑；并且将第一输出使能寄存器映射到IOC的输出使能寄存器。
实施例7
本实施例用以说明应用上述实施例1的方法，对一个输出IOC的oe由一个REG的qx驱动，该输出IOC的od由另一个REG的qx驱动，且在IOC于两个REG之间都存在反相器，向IOC中映射寄存器的情况。
在本实施例中，DRC检查包括：网表中的输出寄存器与IOC之间是否存在反相器，所述网表中的输出使能寄存器与同一IOC之间是否存在反相器。
当所述网表中的输出寄存器与所述IOC之间存在反相器，并且所述网表中的输出使能寄存器与同一所述IOC之间存在反相器时，将所述反相器也映射到IOC中。
具体的如图8所示。
IOC的oe与输出使能寄存器的qx之间存在反相器，IOC的od与输出寄存器的qx之间也存在反相器，在工艺映射过程中可分为两步，首先会通过配置的IOC参数将反相器映射到IOC中，然后再将输出使能寄存器和输出寄存器分别映射到IOC中。因为IOC中加入了反相逻辑，因此此时，置位信号set接入IOC的reset，复位信号reset接入IOC的set。
实施例8
本实施例用以说明应用上述实施例1的方法，对一个输出IOC的oe由一个REG的qx驱动，该输出IOC的od由另一个REG的qx驱动，但这两个寄存器的id都由反相器驱动时，向IOC中映射寄存器的情况。
在本实施例中，DRC检查包括：网表中，驱动同一IOC的信号输出端和使能信号输出端的输出寄存器、输出使能寄存器的数据输入端是否分别由反相器驱动。
当所述网表中的输出寄存器、输出使能寄存器的数据输入端都分别由反相器驱动，并且所述IOC中没有映射输入寄存器时，将所述反相器也映射到IOC中。
具体的如图9所示。
IOC的oe由输出使能寄存器的qx驱动，IOC的od由输出寄存器的qx驱动，并且输出寄存器、输出使能寄存器的数据输入端都分别由反相器驱动，在工艺映射过程中可分为两步，首先会将输出使能寄存器和输出寄存器分别映射到IOC中，在通过配置的IOC参数将反相器映射到IOC中，因为IOC中加入了反相逻辑，因此此时，置位信号set接入IOC的reset，复位信号reset接入IOC的set。
需要说明的是，由于在CME的硬件设计IOC中，反相器是在输出寄存器和输出使能寄存器之后，所以，反相器吸入IOC必须是在IOC没有吸收输入寄存器的前提条件下。如果IOC吸收了输入寄存器，且同时存在set/reset信号，则反相器不能吸收。
本发明实施例提供的Fast I/O的工艺映射，根据用户约束确定Fast I/O,在FastI/O通过DRC检查确定能做到IOC的工艺映射时，将在网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的IOC中。由此实现了FPGAFast I/O端口寄存器到IOC中的工艺映射,应用此方法能够有效减少I/O相关路径的延时。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种快速输入/输出Fast I/O的工艺映射方法，其特征在于，所述方法包括:
获取根据寄存器传输级RTL设计综合后的网表中的一个输入/输出I/O；
根据用户约束确定当前所述I/O是否为快速输入/输出Fast I/O；
当所述I/O为Fast I/O时，进行设计规则DRC检查；
所述DRC检查为当向一个IOC中映射多个寄存器时，确定所述多个寄存器是否分别具有相同的时钟信号clk、时钟使能信号clk_en、置位信号set和复位信号reset；
当DRC检查通过时，将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器；映射的所述IOC中的寄存器，与被映射的所述与I/O相连接的寄存器的时钟信号同步；
其中，所述IOC中的寄存器包括:输入寄存器、输出寄存器和输出使能寄存器；所述与所述I/O相连接的一个或多个寄存器包括：与I/O相连接的输入寄存器,和/或与I/O相连接的输出寄存器,和/或与I/O相连接的输出使能寄存器。
2.根据权利要求1所述的方法，其特征在于，所述DRC检查为：
确定所述IOC的数据输入端是否只驱动与I/O相连接的寄存器。
3.根据权利要求2所述的方法，其特征在于，所述将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器具体为：
当所述IOC的数据输入端只驱动与I/O相连接的输入寄存器时，将所述与I/O相连接的输入寄存器映射到所述IOC中的输入寄存器。
4.根据权利要求1所述的方法，其特征在于，所述DRC检查为：
确定所述网表中一个直接与所述I/O相连接的输出使能寄存器输出的输出使能信号是否控制多个输出寄存器的输出。
5.根据权利要求4所述的方法，其特征在于，所述将在所述网表中一个直接与所述I/O相连接的或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器具体为：
当所述网表中一个直接与所述I/O相连接的输出使能寄存器输出的输出使能信号控制多个输出寄存器的输出时，
根据所述网表中，由所述输出使能信号控制的输出寄存器的个数复制所述输出使能寄存器，使得每一个输出使能寄存器控制一个输出寄存器；
分别将所述网表中的每个输出寄存器映射到一个IOC的输出寄存器，将所述网表中的控制每个所述输出寄存器的每个输出使能寄存器，映射到相应IOC中的输出使能寄存器。
6.根据权利要求1所述的方法，其特征在于，所述DRC检查为：
确定所述网表中直接与所述I/O相连接的输出寄存器是否只驱动IOC的数据输出端，和/或确定所述网表中直接与所述I/O相连接的输出使能寄存器是否只驱动IOC的使能信号输出端。
7.根据权利要求6所述的方法，其特征在于，所述将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器具体为：
当所述网表中直接与所述I/O相连接的输出寄存器只驱动IOC的数据输出端时，将所述与所述I/O相连接的输出寄存器映射到IOC的输出寄存器；
当所述网表中直接与所述I/O相连接的输出寄存器还驱动其他逻辑时，将所述网表中输出寄存器进行复制，复制得到的第一输出寄存器驱动IOC的数据输出端，并且复制得到的第二输出寄存器驱动所述其他逻辑；将第一输出寄存器映射到IOC的输出寄存器；和/或
当所述网表中直接与所述I/O相连接的输出使能寄存器只驱动一个IOC的使能信号输出端时，将所述与所述I/O相连接的输出使能寄存器映射到IOC的输出使能寄存器；
当所述网表中直接与所述I/O相连接的输出使能寄存器还驱动其他逻辑时，将所述网表中输出使能寄存器进行复制，复制得到的第一输出使能寄存器驱动所述一个IOC的使能信号输出端，并且复制得到的第二输出使能寄存器驱动所述其他逻辑；将第一输出使能寄存器映射到所述一个IOC的输出使能寄存器。
8.根据权利要求1所述的方法，其特征在于，所述DRC检查为：
所述网表中的输出寄存器与所述IOC之间是否存在反相器，所述网表中的输出使能寄存器与同一所述IOC之间是否存在反相器；和/或
网表中，驱动同一IOC的信号输出端和使能信号输出端的输出寄存器、输出使能寄存器的数据输入端是否分别由反相器驱动。
9.根据权利要求8所述的方法，其特征在于，所述将在所述网表中直接与所述I/O相连接的一个或多个寄存器映射到FPGA的输入/输出控制模块IOC中的一个或多个寄存器包括：
当所述网表中的输出寄存器与所述IOC之间存在反相器，并且所述网表中的输出使能寄存器与同一所述IOC之间存在反相器时，将所述反相器也映射到IOC中；或者
当所述网表中的输出寄存器、输出使能寄存器的数据输入端都分别由反相器驱动，并且所述IOC中没有映射输入寄存器时，将所述反相器也映射到IOC中。
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2014
- 2014-09-23 CN CN201410490484.2A patent/CN105512351B/zh active Active
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| CN105512351A (zh) | 2016-04-20 |
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Legal Events
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| GR01 | Patent grant | ||
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