CN112100957B - 用于调试逻辑系统设计的方法、仿真器、存储介质 - Google Patents

Abstract

本公开提供一种用于调试逻辑系统设计的方法、仿真器、存储介质。该方法包括：将所述逻辑系统设计切割为至少两个块，其中所述至少两个块包括目标块；获取所述目标块的多个激励信号的运行时信息；确定所述目标块的电路结构；以及根据所述目标块的多个激励信号的运行时信息和所述目标块的电路结构，确定所述目标块的多个组件的输出信号的运行时信息。

Description

用于调试逻辑系统设计的方法、仿真器、存储介质

技术领域

本公开涉及电路技术领域，尤其涉及一种用于调试逻辑系统设计的方法、仿真器、存储介质。

背景技术

仿真器（Emulator）可以原型化（prototype）并且调试一个包括一个或多个模块的逻辑系统设计。所述逻辑系统设计可以是，例如，用于供专门应用的集成电路（ApplicationSpecific Integrated Circuit，简称ASIC）或者片上系统芯片（System-On-Chip，简称SOC）的设计。因此，在仿真器中被测试的逻辑系统设计又可以称为被测试设备（Device UnderTest，简称DUT）。仿真器可以通过一个或多个可配置组件（例如，现场可编程逻辑门阵列（Field Programmable Gate Array，简称FPGA））来仿真该被测试设备，包括执行该被测试设备的各种操作，从而在制造之前就测试并验证被测试设备的各个模块的功能。

为了实现被测试设备的验证，需要对被测试设备的各个模块进行信号探测（signal probing）。然而，被测试设备的各个模块通常包括数百万（甚至更多）需要探测的信号，若对所有信号进行探测，则需要消耗很多时间和资源。

发明内容

有鉴于此，本公开提出了一种用于调试逻辑系统设计的方法、仿真器、存储介质。

本公开第一方面，提供了一种用于调试逻辑系统设计的方法，包括：

将所述逻辑系统设计切割为至少两个块，其中所述至少两个块包括目标块；

获取所述目标块的多个激励信号的运行时信息；

确定所述目标块的电路结构；以及

根据所述目标块的多个激励信号的运行时信息和所述目标块的电路结构，确定所述目标块的多个组件的输出信号的运行时信息。

本公开第二方面，提供了一种用于调试逻辑系统设计的仿真器，包括：

接口单元，用于连接到主机；

存储器，用于存储一组指令；以及

至少一个处理器，配置为执行该组指令以进行第一方面所述的方法。

本公开第三方面，提供了一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储电子装置的一组指令，该组指令用于使所述电子装置执行第一方面所述的方法。

本公开提供的用于调试逻辑系统设计的方法、仿真器、存储介质，通过将逻辑系统设计切割为至少两个块，进而获取目标块的激励信号及其电路结构，再根据获取的信息确定目标块的多个组件的输出信号的运行时信息。由于本公开对所述逻辑系统设计进行了分块，使得在探测信号时只需要探测块的激励信号，而无需探测块的内部触发器的信号，也就是不用探测被测试设备的全部触发器的信号，因此可以节约布线资源和减少探测时间。

附图说明

为了更清楚地说明本公开或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本公开的实施例的一个示例性仿真系统的结构示意图。

图2A示出了根据本公开的实施例的逻辑系统设计的一个示例性的结构示意图。

图2B示出了根据本公开的实施例的一个示例性的电路结构示意图。

图2C示出了根据本公开的实施例的又一个示例性的电路结构示意图。

图3示出了根据本公开的实施例的一种用于调试逻辑系统设计的示例性方法的流程示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

在对被测试设备进行完整信号探测时，一种通常做法是，获得该被测试设备的全部的触发器（flip-flop）的信号和存储器的输出，从而计算该被测试设备的每个节点的信号的运行时信息。由于已经获得了触发器的信号的值，所以可以根据全部触发器的信号以及存储器的输出计算每个节点的信号的运行时信息，也就是计算每个组合逻辑电路的输出。然而，一个被测试设备通常具有上百万个触发器，这使得获取被测试设备的全部触发器的信号变得很困难。因此，如何利用尽可能少的触发器的信号来获取被测试设备的完整信号的运行时信息是一个亟待解决的问题。

本公开提供的用于调试逻辑系统设计的方法、仿真器、存储介质，通过将逻辑系统设计切割为至少两个块，进而获取目标块的激励信号及其电路结构，再根据获取的信息确定目标块的多个组件的输出信号的运行时信息。由于本公开对所述逻辑系统设计进行了分块，使得在探测信号时只需要探测块的激励信号，而无需探测块的内部触发器的信号，也就是不用探测被测试设备的全部触发器的信号，因此可以节约布线资源和减少探测时间。

图1示出了根据本公开的实施例的一种仿真系统100的示意图。

如图1所示，仿真系统100可以包括仿真器102和主机104。

仿真器102是一种用于仿真被测试设备（DUT）的硬件系统。一个被测试设备可以包括多个模块。被测试设备可以是组合逻辑电路、时序逻辑电路、或上述两者的组合。仿真器102可以包括一个或多个可配置电路（例如，FPGA），用于仿真被测试设备。

仿真器102可以包括接口单元1022，用于与主机104通信地耦接，以进行主机104和仿真器102之间的通信。在一些实施例中，接口单元1022可以包括具有电连接能力的一个或多个接口。例如，接口单元1022可以包括RS232接口、USB接口、LAN口、光纤接口、IEEE1394（火线接口）等。在一些实施例中，接口单元1022可以是无线网络接口。例如，接口单元1022可以是WIFI接口、蓝牙接口等。

仿真器102还可以包括存储器1024，用于存储在仿真过程中被测试设备产生的信号值。在一些实施例中，仿真过程中被测试设备产生的信号值可以直接被主机104读取。

主机104可以用于配置仿真器102以仿真一个被测试设备。该被测试设备可以是一个完整的逻辑系统设计或一个完整逻辑系统设计的一个或多个目标块。在一些实施例中，主机104可以是云计算系统中的一个虚拟主机。逻辑系统设计（例如，ASIC或者System-On-Chip）可以由硬件描述语言（例如Verilog、VHDL、System C、或System Verilog）设计。在一些实施例中，逻辑系统设计可以被划分为一个或多个待调试（debug）的目标块。

主机104可以从用户接收调试被测试设备的请求。如上所述，被测试设备可以包括一个或多个块。被测试设备的描述可以用硬件描述语言来完成。主机104可以基于被测试设备的描述来进行综合，以生成，例如，被测试设备的门级电路网表（未示出）。被测试设备的该门级电路网表可以被载入仿真器102中运行，进而可以在仿真器102中形成与被测试设备相对应的电路结构。因此，被测试设备的电路结构可以根据该描述而获得，并且相应地，被测试设备中的每个块的电路结构也可以类似地获得。

图2A示出了根据本公开的实施例的被测试设备（DUT）200的示例性结构示意图。

如图2A所示，可以对被测试设备200进行切割，以得到至少两个块（例如，块202和块204）。需要理解的是，这里的切割并不指代真实地将被测试设备切割为多个分离的设计，而只是通过虚拟的“切割”来确定需要探测的信号。在一些实施例中，切割可以由仿真器102或主机104进行。

一个被测试设备可以包括产生信号输出的多个节点。例如，被测试设备200的节点可以包括时序逻辑电路（例如，触发器210、212、2022、2024、2026、2028等）、组合逻辑电路（例如，组合逻辑组件218、2030或2042）、存储器（例如，存储器216）、或外部信号源（例如，信号源214）。节点之间的连接线（例如，线206）可以被称为边。

切割被测试设备就是用虚拟的切割线208对边进行切割。切割被测试设备的方法可以是任意切割方法。在一些实施例中，可以根据最小切割方法对被测试设备进行切割。最小切割方法可以在使得每个块中的时序逻辑电路数量基本相同的情况下，确保每个块之间存在的边的数量最小。在一些实施例中，最小切割方法可以采用以下示例性方法的任一种实现：重边匹配算法（Heavy Edge Matching，简称HEM）、贪婪图切割算法（Greedy GraphGrowing Partition，简称GGGP）、FM算法（Fiduccia-Mattheyses）等等。通过最小切割，可以使得与每个块关联的时序逻辑电路（例如，触发器）的数量最小，进而每个块所需探测的时序逻辑电路的信号的数量也最少。

在一些实施例中，切割被测试设备可以采用递归二分的方式。例如，可以将被测试设备切割为2个块，再分别将每个块进一步切割为2个块，并重复这样的操作，直至切割得到的块的数量满足设定的数量要求。最终切割得到的块的数量取决于被测试设备以及设计要求的考虑。在一些实施例中，切割可以采用均等、不均等、或二者的结合的方式进行。

如图2A所示，块202是被切割线208切割出来的一个块。除了该切割出来的块的电路结构，根据被测试设备200的描述（或门级电路网表）还可以确定该切割出来的块的输入信号来源。块202的输入信号来源可以包括组合逻辑组件和非组合逻辑组件。例如，组合逻辑组件可以包括组合逻辑组件218，而非组合逻辑组件可以包括被测试设备的触发器210、触发器212、信号源214、以及存储器216。

根据块202的输入信号来源可以进一步确定块202的激励信号。块202的激励信号在本公开中指的是非组合逻辑组件输出的信号。例如，块202的激励信号可以包括触发器210、触发器212、信号源214、以及存储器216的输出信号。

对于输入信号来源中的组合逻辑组件（例如，组合逻辑组件218），则需要进一步确定与该组合逻辑组件关联的非组合逻辑组件。由于整个被测试设备200的电路结构都可以根据被测试设备200的描述或门级电路网表获得，所以同样可以确定组合逻辑组件218的结构以及输入信号来源。图2B示出根据本公开实施例的组合逻辑组件218的电路结构示意图。

如图2B所示，组合逻辑组件218包括一个与门和一个或门，并且包括3个输入信号来源2182、2184、2186。在这个示例中，输入信号来源2182是一个组合逻辑组件，输入信号来源2184是一个触发器，输入信号来源2186也是一个触发器。可以理解的是，组合逻辑组件218的输入信号来源2182、2184、2186可以是触发器、被测试设备200的信号源、存储器或者另一个组合逻辑组件，而不限定于图2B的示例。

因此，输入信号来源2184和输入信号来源2186均是非组合逻辑组件，而信号来源2182是一个组合逻辑组件，于是，输入信号来源2184和输入信号来源2186的输出信号可以被视为块202的激励信号。在一些实施例中，激励信号仅指非组合逻辑组件输出的信号，所以需要进一步确定输入信号来源2182的激励信号。

响应于输入信号来源2182是一个组合逻辑组件，可以进一步确定该组合逻辑组件2182的结构及其输入信号来源。图2C示出了根据本公开实施例的组合逻辑组件2182的电路结构示意图。如图2C所示，组合逻辑组件2182包括一个与门和一个或门，并且包括3个输入信号来源2222、2224、2226。在这个示例中，输入信号来源2222是一个触发器，输入信号来源2224是一个存储器，输入信号来源2226也是一个触发器。由此可见，输入信号来源2222、2224、2226均是非组合逻辑组件，因此，输入信号来源2222、2224、2226的输出信号可以被视为块202的激励信号。类似地，可以理解的是，组合逻辑组件2182的输入信号来源2222、2224、2226可以是触发器、被测试设备200的信号源、存储器或者另一个组合逻辑组件，而不限定于图2C的示例。可以理解的是，在一些实施例中，若组合逻辑组件2182的输入信号来源中还包括另一个组合逻辑组件，则可以采用与前述类似的方法进一步确定块202的激励信号，直至找到与块202相关联的所有非组合逻辑组件的输出信号，以作为块202的激励信号，在此不再赘述。

因此，如结合图2A-2C所讨论的，块202的激励信号可以包括触发器210、触发器212、信号源214、存储器216、触发器2184、触发器2186、触发器2222和触发器2226、以及存储器2224的输出信号。

通过对这些激励信号施加信号探测，就可以确定块202的激励信号的运行时信息。运行时信息可以包括某一输入信号或输出信号在整个运行期间或一段期间的信号值。运行时信息可以用，例如，波形图、数据表格、离散的平面坐标点等形式来表达。

这样，根据块202的激励信号的运行时信息以及块202的电路结构，就可以计算出块202的多个组件（例如，触发器2022、2024、2026、2028）的输出信号的运行时信息。在一些实施例中，根据块202的激励信号的运行时信息、块202的电路结构以及已经计算得到的块202的多个组件的输出信号的运行时信息，可以进一步计算出块202的所有组合逻辑组件和时序逻辑组件的输出信号的运行时信息。

利用类似的方法，可以计算出一个完整被测试设备200的每个块的所有组件的输出信号的运行时信息。也就是说，可以利用较少的信号探测来以完整信号模式检查整个被测试设备200的每个组件的输出信号是否正确，并进而调试被测试设备200。

额外地，如图2A所示，块202的输出信号（例如，图2A中的触发器2022、2024、2026、2028的输出信号）也是可以计算得到。同时，触发器2022、2024、2026、2028可以作为另一个块（例如，图2A中的块204）的输入信号来源。如上所述，在探测块204的激励信号时，触发器2022、2024、2026、2028的输出信号可以被探测得到。因此，根据块202的输入信号和电路结构计算出来的触发器2022、2024、2026、2028的信号值，可以与探测出来的触发器2022、2024、2026、2028的信号值进行互相校验。

由于上述方法可以不必探测块202内部的激励信号，因此可以节约布线资源。

图3示出了根据本公开的实施例的一种用于调试逻辑系统设计的示例性方法300的流程示意图。方法300例如可以由图1的仿真系统100实施。方法300可以包括如下步骤。

在步骤302，可以将所述逻辑系统设计（例如，图2A的被测试设备200）切割为至少两个块（例如，图2A中的块202和块204），其中所述至少两个块包括目标块（例如，图2A中的块202）。

在一些实施例中，将所述逻辑系统设计切割为至少两个块进一步包括：根据最小切割方法，将所述逻辑系统设计切割为至少两个块。在一些实施例中，最小切割可以采用以下任一种方法实现：重边匹配算法（Heavy Edge Matching，简称HEM），贪婪图切割算法（Greedy Graph Growing Partition，简称GGGP），FM算法（Fiduccia-Mattheyses）。

在步骤304，可以获取所述目标块（例如，图2A中的块202）的多个激励信号的运行时信息。

在一些实施例中，获取所述目标块的多个激励信号的运行时信息进一步包括：确定所述目标块（例如，图2A中的块202）的多个输入信号来源；以及基于所述多个输入信号来源，获取所述多个激励信号的运行时信息。

这些输入信号来源可以根据逻辑系统设计的电路结构以及上述切割的方法来确定。所述多个输入信号来源包括与所述目标块连接的组合逻辑组件（例如，图2A中的组合逻辑组件218）或非组合逻辑组件（例如，图2A的触发器210、触发器212、信号源214、以及存储器216）。所述非组合逻辑组件包括所述逻辑系统设计的外部信号源（例如，图2A中的信号源214）、所述逻辑系统设计的存储器（例如，图2A中的存储器216）、或者与所述目标块连接的时序逻辑组件（例如，图2A中的触发器210和触发器212）的至少一个。

在一些实施例中，确定所述目标块的多个输入信号来源进一步包括：在所述多个输入信号来源中，确定目标输入信号来源是否是组合逻辑组件；响应于所述目标输入信号来源是与所述目标块连接的组合逻辑组件（例如，图2A中的组合逻辑组件218），确定与所述目标输入信号来源关联的至少一个非组合逻辑组件（例如，图2B中的触发器2184和触发器2186）；以及用所述至少一个非组合逻辑组件替代与所述目标块连接的组合逻辑组件作为所述目标块的输入信号来源。

更具体地说，在一些实施例中，确定与所述目标输入信号来源关联的至少一个非组合逻辑组件进一步包括：根据所述逻辑系统设计（例如，图2A中的被测试设备200）的结构，确定驱动所述目标输入信号来源的第一驱动组件（例如，图2B的组合逻辑组件2182、触发器2184、或触发器2186）；确定所述第一驱动组件是组合逻辑组件或非组合逻辑组件；以及响应于所述第一驱动组件是所述非组合逻辑组件（例如，图2B中的触发器2184或触发器2186），确定与所述目标输入信号来源关联的至少一个非组合逻辑组件包括所述第一驱动组件；或响应于所述第一驱动组件是所述组合逻辑组件（例如，图2B中的组合逻辑组件2182），进一步确定驱动所述第一驱动组件的第二驱动组件（例如，图2C中的触发器2222、存储器2224、或触发器2226）。

在步骤306，可以确定所述目标块的电路结构。如上所述，可以根据所述逻辑系统设计的描述（例如，硬件语言描述或门级电路网表等）来获取所述目标块的电路结构。

在步骤308，可以根据所述目标块的多个激励信号的运行时信息和所述目标块的电路结构，确定所述目标块的多个组件的输出信号的运行时信息。

在一些实施例中，所述方法300用于在硬件仿真器中调试所述逻辑系统设计。

需要说明的是，本公开的方法可以由单个设备执行，例如一台计算机或服务器等。本实施例的方法也可以应用于分布式场景下，由多台设备相互配合来完成。在这种分布式场景的情况下，这多台设备中的一台设备可以只执行本公开的方法中的某一个或多个步骤，这多台设备相互之间会进行交互以完成所述的方法。

参考图1所示，用于调试逻辑系统设计的仿真器102，包括：接口单元1022，用于连接到主机104；存储器1024，用于存储一组指令；以及至少一个处理器，被配置为执行该组指令以进行前述的用于调试逻辑系统设计的方法的任一实施例或实施例的排列、组合。

在一些实施例中，所述仿真器被进一步配置为将所述目标块的多个激励信号的运行时信息发送到所述主机，以使得所述主机，根据所述目标块的多个激励信号的运行时信息和所述目标块的电路结构，计算所述目标块的多个组件的输出信号的运行时信息。例如，仿真器102将所述目标块的多个激励信号的运行时信息暂时性地存放在仿真器102的存储器1024（如图1所示）中，并根据指令（例如，来自用户的指令）将所述目标块的多个激励信号的运行时信息发送到所述主机104，以进行进一步的计算。

本实施例的计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存（PRAM）、静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、其他类型的随机存取存储器（RAM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）、快闪记忆体或其他内存技术、只读光盘只读存储器（CD-ROM）、数字多功能光盘（DVD）或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。

上述对本公开特定实施例进行了描述。其他实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。 在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围（包括权利要求）被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本公开的不同方面的许多其它变化，为了简明它们没有在细节中提供。

另外，为简化说明和讨论，并且为了不会使本公开难以理解，在所提供的附图中可以示出或可以不示出与集成电路（IC）芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本公开难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本公开的平台的（即，这些细节应当完全处于本领域技术人员的理解范围内）。在阐述了具体细节（例如，电路）以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本公开。因此，这些描述应被认为是说明性的而不是限制性的。

尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构（例如，动态RAM（DRAM））可以使用所讨论的实施例。

本公开旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本公开的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (8)

1.一种用于调试逻辑系统设计的方法，包括：

将所述逻辑系统设计切割为至少两个块，其中所述至少两个块包括目标块；

获取所述目标块的多个激励信号的运行时信息；

确定所述目标块的电路结构；以及

根据所述目标块的多个激励信号的运行时信息和所述目标块的电路结构，确定所述目标块的多个组件的输出信号的运行时信息；

其中，获取所述目标块的多个激励信号的运行时信息进一步包括：

确定所述目标块的多个输入信号来源，其中，所述多个输入信号来源包括组合逻辑组件或非组合逻辑组件，其中，所述组合逻辑组件与所述目标块连接，所述非组合逻辑组件包括所述逻辑系统设计的外部信号源、所述逻辑系统设计的存储器、或与所述目标块连接的时序逻辑组件的至少一个；以及

基于所述多个输入信号来源，获取所述多个激励信号的运行时信息；

其中，确定所述目标块的多个输入信号来源进一步包括：

在所述多个输入信号来源中，确定目标输入信号来源是否是组合逻辑组件；

响应于所述目标输入信号来源是与所述目标块连接的所述组合逻辑组件，确定与所述目标输入信号来源关联的至少一个非组合逻辑组件；以及

用所述至少一个非组合逻辑组件替代与所述目标块连接的组合逻辑组件作为所述目标块的输入信号来源。

2.根据权利要求1所述的方法，其中，确定与所述目标输入信号来源关联的至少一个非组合逻辑组件进一步包括：

根据所述逻辑系统设计的结构，确定驱动所述目标输入信号来源的第一驱动组件；

确定所述第一驱动组件是组合逻辑组件或非组合逻辑组件；以及

响应于所述第一驱动组件是所述非组合逻辑组件，确定与所述目标输入信号来源关联的至少一个非组合逻辑组件包括所述第一驱动组件；或

响应于所述第一驱动组件是所述组合逻辑组件，进一步确定驱动所述第一驱动组件的第二驱动组件。

3.根据权利要求1所述的方法，其中，将所述逻辑系统设计切割为至少两个块进一步包括：

根据最小切割方法，将所述逻辑系统设计切割为至少两个块。

4.根据权利要求1所述的方法，进一步包括：

根据所述逻辑系统设计的描述，获取所述目标块的电路结构。

5.根据权利要求1所述的方法，其中，所述方法用于在硬件仿真器中调试所述逻辑系统设计。

6.一种用于调试逻辑系统设计的仿真器，包括：

接口单元，用于连接到主机；

存储器，用于存储一组指令；以及

至少一个处理器，配置为执行该组指令以进行如权利要求1至5任一项所述的方法。

7.根据权利要求6所述的仿真器，其中，

所述仿真器被进一步配置为将目标块的多个激励信号的运行时信息发送到所述主机，以使得所述主机，根据所述目标块的多个激励信号的运行时信息和所述目标块的电路结构，计算所述目标块的多个组件的输出信号的运行时信息。

8.一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储电子装置的一组指令，该组指令用于使所述电子装置执行权利要求1至5任一项所述方法。

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