CN103259523A

CN103259523A - 一种加法链优化的方法和采用该加法链的集成电路

Info

Publication number: CN103259523A
Application number: CN2012100377418A
Authority: CN
Inventors: 樊平; 耿嘉
Original assignee: Capital Microelectronics Beijing Technology Co Ltd
Current assignee: Capital Microelectronics Beijing Technology Co Ltd
Priority date: 2012-02-17
Filing date: 2012-02-17
Publication date: 2013-08-21

Abstract

本发明实施例提供一种加法链的优化方法和优化后的加法链。该方法包括下列步骤：在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路；其中所述加法链包括查找表，异或门和多路选择器，查找表的第一输入端和多路选择器的一个输入端共享输入信号；将所述逻辑电路吸收到该查找表中。本发明实施例在面积利用率方面提高，资源数减少，延迟也有所改变。

Description

一种加法链优化的方法和采用该加法链的集成电路

技术领域

本发明涉及FPGA领域，尤其涉及一种加法/减法链的优化方法。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，具有允许多次编程和快速成品的特点，因此应用越来越广泛。

FPGA通过查找表可实现逻辑函数功能。通用类型的查找表用于实现任何可在查找表的输入和输出之间限定的功能。较大的功能可以分解为和LUT吻合的较小功能。当然，除了查找表以外，FPGA还需要其它类型的门电路。由于每个功能均是独立实现的，往往在相邻功能之间采用的门电路存在冗余现象。

图1是一种现有技术的加法链的示意图。如图1所示，加法链单元包括一个查找表LUT 106，一个异或门XOR 104和一个多路选择器MUX 102。LUT106有输入A和B。LUT 106的输出和上一级加法链的进位信号Ci通过异或门104异或后以和Sum的形式输出。LUT 106的输出还用于控制MUX 102，以便选择信号B和Ci中的一个信号作为Co的形式输出。

一般而言，LUT具有4个输入端或更多。然而，在图1所示的加法链单元中，LUT 106仅有两个输入被实际使用，对输入端的利用不够充分。另外，进位LUT在宏映射后被固定，也会导致在设计方面不够灵活。

发明内容

本发明实施例提供能够克服上述问题的加法链解决方案。

在第一方面，本发明提供一种加法链的优化方法。该方法包括下列步骤：

在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路；其中所述加法链包括查找表，异或门和多路选择器，查找表的第一输入端和多路选择器的一个输入端共享输入信号；将所述逻辑电路吸收到该查找表中。

在第二方面，本发明提供一种采用加法链的集成电路。该加法链包括：查找表，异或门和多路选择器；查找表的第一输入端和多路选择器的一个输入端共享输入信号；查找表的输出信号和输入进位信号作为异或门的输入信号；查找表的输出信号还作为多路选择器的选择控制信号；其中，加法链有数量多于2的输入信号；该多于2的输入信号是通过在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路并且将所述逻辑电路吸收到该查找表中而产生的。

本发明实施例在面积利用率方面提高，资源数减少，延迟也有所改变。

附图说明

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。附图中，

图1是一种现有技术的加法链的示意图；

图2示意了本发明第一实施例的优化方法；

图3是根据本发明第二实施例的加法链的示意图；

图4是根据本发明第三实施例的示意图。

具体实施方式

根据本发明实施例，可以在映射后的网表中查找在LUT之前是否存在其它逻辑，并且将所存在的逻辑吸收到LUT中。由此，增加了LUT的输入资源的利用率，同时在面积利用率方面也有所提高。

图2示意了本发明第一实施例的优化方法。如图2的上半部所示，加法链包括一个查找表LUT 206，一个异或门XOR 104和一个多路选择器MUX102。图2中的异或门XOR 104和多路选择器MUX 102与图1中的异或门和多路选择器具有基本相同的功能。图2上半部的加法链不同于图1之处在于左侧虚框，在虚框中除了LUT 206外，还有一个异或门208。

LUT206具有两个信号输入端，分别接收输入信号A和B。异或门208有两个输入信号A1、A2，对A1、A2异或运算后以信号A的形式输出，进而输入到LUT 206的一个输入端。

LUT 206的输出和上一级加法链的进位信号Ci通过异或门104异或后以Sum的形式输出。LUT 206的输出还用于控制MUX 102，以便选择信号B和Ci中的一个信号作为Co的形式输出。

根据本发明的实施例，可以将上述电路进行优化，将异或门XOR 208吸收到LUT 206中，从而得到一个新的4输入LUT 210。优化的加法链如图2的下半部所示。

优化后的加法链具有3个输入信号A1、A2和B。和优化前相比，对LUT的输入端使用更为充分，由此减少了实际使用的资源数。

需要指出，本实施例中的异或门仅属示例，它可以是其它类型的逻辑电路。换言之，可以将出现在LUT 206的输入端A之前的任意逻辑电路吸收到LUT 206中。

图3是根据本发明第二实施例的加法链的示意图。图3的上半部示意了一个加法链，该加法链和图1加法链基本结构相同，因此相同的结构不复赘述。不同之处在于，信号B来自一个与门308的输出端。与门308对输入信号B1、B2进行相与运算。

根据本发明实施例，可以将信号输入端B和A进行置换。对于加法而言，可以将信号A和B进行自由的置换；对于减法而言，则在置换后将A端口取反。

置换后的加法链可以采用图2所示实施例进行优化，即与门318被LUT316所吸收。细节不复赘述。

需要指出，本实施例中的与门仅属示例，它可以是任何其它类型的逻辑电路。换言之，可以将出现在LUT输入端B之前的任意逻辑电路吸收到LUT中。

图4是根据本发明第三实施例的示意图。如图4所示，加法链的右半边和图1相同，不复赘述。

在加法链的左半边，LUT 406的一个输入端信号D同时作为MUX的一个可选输入信号。在LUT 406的另一个输入端F之前出现两个相继的LUT，LUT 410和LUT 408。LUT 410具有两个输入信号A、B，具有输出信号E。信号E和又一个输入信号C分别作为LUT 408的两个输入信号。

根据本发明实施例，可以将LUT 410和LUT 408吸收到LUT 406中，形成一个全新的4输入LUT。

虽然前述实施例以加法链为例进行了描述，但是本领域的技术人员意识到本发明同样可以适用于减法链。本申请所述加法链意在涵盖减法链。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种加法链的优化方法，包括下列步骤：

在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路；其中所述加法链包括查找表，异或门和多路选择器，查找表的第一输入端和多路选择器的一个输入端共享输入信号；

将所述逻辑电路吸收到该查找表中。

2.如权利要求1所述的方法，其中所述吸收是将有N个输入信号的查找表取代为有N+M个输入信号的查找表，其中N为大于等于2的整数，M为大于等于1的整数。

3.如权利要求1所述的方法，其中所述至少一个输入端是查找表的不同于第一输入端的输入端。

4.如权利要求1所述的方法，其中所述至少一个输入端是查找表的第一输入端，所述方法包括在将所述逻辑电路吸收到该查找表中之前，将第一输入端和查找表的另一输入端上的信号进行置换。

5.如权利要求4所述的方法，其中加法链执行加法运算。

6.如权利要求4所述的方法，其中加法链执行减法运算，所述方法包括在置换之后将所述另一输入端上的信号进行取反。

7.如权利要求1所述的方法，其中所述逻辑电路包括级联的至少一个查找表。

8.一种加法链的集成电路，所述加法链包括：

查找表，异或门和多路选择器；查找表的第一输入端和多路选择器的一个输入端共享输入信号；查找表的输出信号和输入进位信号作为异或门的输入信号；查找表的输出信号还作为多路选择器的选择控制信号；

其中，加法链有数量多于2的输入信号；该多于2的输入信号是通过在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路并且将所述逻辑电路吸收到该查找表中而产生的。