CN104572579A - 基于fpga解析型布局求解器的多选择区域动态划分方法 - Google Patents

Abstract

本发明涉及一种基于FPGA解析型布局求解器的多选择区域动态划分方法，该方法包括：根据网表中组成逻辑单元LE的各基本单元之间的连接关系，构建第一代价函数，计算各LE在芯片布局中的第一坐标值;确定LE在芯片中的多个重叠区域，为多个重叠区域分别找出合法的区域范围；对多个重叠区域并行的进行递归的二划分；对二划分后多个重叠区域中的LE分别加拉力，将各个重叠区域中的LE拉开；根据拉开后的各LE的各基本单元之间的连接关系，构建第二代价函数，产生各LE的第二坐标值；继续进行重叠区域的确定，找出重叠区域的合法区域范围，迭代产生各LE的第N坐标值，直至第N坐标值为所述各LE的合法布局解。本发明中并行二划分速度快，大大提升运算速度。

Description

基于FPGA解析型布局求解器的多选择区域动态划分方法

技术领域

本发明涉及FPGA布局算法，尤其涉及一种基于FPGA解析型布局求解器的多选择区域动态划分方法。 

背景技术

目前，在FPGA(Field Programmable Gate Array,现场可编程逻辑门阵列)应用中，要求集成电路具有可编程或可配置的互连网络，逻辑门通过可配置的互连网络而彼此连接，作为独立芯片或系统中核心部分起作用的FPGA已经广泛被应用于大量微电子设备中。广义的FPGA逻辑门的定义，不单指简单的与非门，也指具有可配置功能的组合逻辑与时序逻辑的逻辑单元或由多个逻辑单元互连而组成的逻辑块。 

随着FPGA芯片规模的扩大，布局算法愈发显得关键和重要，主要面临两方面的挑战：如何应对大规模的布局电路和提高芯片性能；随着芯片规模的增大，在提高FPGA性能前提下提高算法运行速度成为一个迫切的要求。 

当前工业界FPGA布局算法普遍采用解析型布局算法和其他算法相结合的方法。解析型布局算法在处理大规模的布局电路时，一般可以以较短的时间和较小的存储空间处理大规模电路设计。因此，该解析型布局算法在处理大规模的布局电路时的速度优势，使得该算法在国际工业软件上得到了广泛的使用。 

但是目前工业界还没有提出很好的能够保证解决解析型算法的重叠问题，一般情况下第一次迭代，求解出来的LE坐标大量重叠，最后一次迭代LE间的重叠度最小，即使是最后一次迭代也不能完全消除LE间的重叠，一般是在解析型算法之后再加一个局部合法化的过程，由于布局电路体积庞大，因 此处理时间过长，往往达不到对程序运行时间的要求。 

发明内容

本发明的目的是在大规模电路中，提供一种采用并行的递归二划分优化FPGA芯片布局，加速算法的运行速度，保证解析型算法的结果是一个合法的布局解的方法。 

为实现上述目的，本发明提供了一种基于FPGA解析型的布局求解器的多选择区域动态划分方法，该方法包括： 

将用户电路转化成门级电路，将所述门级电路映射到查找表和/或寄存器中，将所述查找表和/或寄存器组合成LE，产生网表；根据网表中组成逻辑单元LE的各基本单元之间的连接关系，构建第一代价函数，计算各LE在芯片布局中的第一坐标值; 

根据所述的各LE在芯片布局中的第一坐标值集合，确定LE在芯片中的多个重叠区域，为所述多个重叠区域分别找出合法的区域范围； 

在各合法区域范围内，对所述多个重叠区域并行的进行递归的二划分； 

对二划分后多个重叠区域中的LE分别加拉力，将各个重叠区域中的LE拉开； 

根据所述拉开后的各LE的基本单元之间的连接关系，构建第二代价函数，产生所述各LE的第二坐标值； 

继续进行重叠区域的确定，找出重叠区域的合法区域范围，迭代产生各LE的第N坐标值，直至第N坐标值为所述各LE的合法布局解。 

在上述方法中，根据网表中组成LE的各基本单元之间的线长和时序，建立第一代价函数，根据所述第一代价函数，构建矩阵，计算各LE在芯片布局中的坐标值。 

在上述方法中，根据芯片上各重叠区域中LE的面积确定该重叠区域的合法区域范围。 

在上述方法中，根据各重叠区域的面积进行递归二划分。 

在上述方法中，在进行重叠区域的并行二次划分时，根据宽度优先搜索进行划分。 

本发明提供的FPGA解析型布局求解器的多选择区域动态划分方法，实现划分方式更加灵活，而且在多区域并行划分时，运行速度快，保证解析型算法的结果是一个合法的布局。 

附图说明

图1为本发明实施例的基于FPGA解析型的布局求解器的多选择区域动态划分方法流程图； 

图2为本发明实施例布局算法流程图； 

图3为本发明实施例基本逻辑单元的基本组成结构图； 

图4为本发明实施例多重叠区域选择划分方法； 

图5A-5D为本发明实施例递归的二划分和模块移动示意图； 

图6为本发明实施例中LE加拉力示意图。 

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。 

图1为本发明实施例的基于FPGA解析型的布局求解器的多选择区域动态划分方法流程图，图中，该多选择区域动态划分方法包括： 

步骤101，将用户电路转化成门级电路，将所述门级电路映射到查找表和/或寄存器中，将所述查找表和/或寄存器组合成LE，产生网表。 

图2为本发明实施例布局算法流程图。在实施布局算法之前，如图2中本发明布局算法流程图，在综合与库映射阶段，需将用户电路转化为门级电路，用户电路为使用硬件描述语言（verilog）编译而成的，将使用高层次的硬件描述语言编译而成的用户电路综合成为低层次的门级电路，将门级电路 映射到查找表（LUT）和寄存器（FF）中。 

将步骤101中的查找表和寄存器组成为三种形式的基本单元，即四输入的查找表和寄存器、单独四输入的查找表、单独的寄存器三种形式的基本单元，并将多个基本单元打包形成LE（Logic Element，逻辑单元），如图2中的打包算法。 

图3为本发明实施例基本逻辑单元的基本组成结构图。一个LE由4个LP（Logic Parcel，逻辑包）、快速跳跃进位链输入（Carry skip in）、快速跳跃进位链输出（Carry skip out）及LBUF组成。每个LP中包括两个LUT4（Look-Up Table，查找表）、1个LUT4C（带进位链的LUT4）和两个寄存器。1个LE中共计有12个LUT4和8个寄存器，LUT4和寄存器的比例为3:2，快速跳跃进位链输入和快速跳跃进位链输出用于实现快速跳跃进位链功能，LBUF用于产生逻辑单元中寄存器的控制信号时钟。 

步骤102，根据网表中组成逻辑单元LE的各基本单元之间的连接关系（时序和线长的乘积），构建第一代价函数，计算各LE在芯片布局中的第一坐标值。 

二次规划布局算法基本上所有的二次规划布局算法把线长的代价函数定为： 

$\mathrm{\Φ}=\underset{n\∈N}{\mathrm{\Σ}}{L}_n{w}_n=\underset{n\∈N}{\mathrm{\Σ}}{w}_n({(x_i-x_j)}^2+{(y_i-y_j)}^2)---\left(1\right)$

其中，（x_i，y_i），（x_j，y_j）代表LE在FPGA芯片布局中的坐标值，二次优化方程是可微函数，可以写成关于x部分和y部分的矩阵形式： 

分别对公式（2）和（3）求导，x部分和y部分最小值在导数等于零位置处取得： 

对于以上两个线性方程组使用雅可比迭代（Jacobi Method）和高斯塞德尔松弛方法（Successive Over relaxation Method）。雅可比迭代（Jacobi Method）可以写成以下方程：Ax=b的第i个等式为： 

$\underset{j=1}{\overset{n}{\mathrm{\Σ}}}{a}_{\mathrm{ij}}{x}_j=b_i---\left(6\right)$

对公式（6）求反解： 

$x_i^{\left(k\right)}=\frac{b_i-{\mathrm{\Σ}}_{j\≠1}{a}_{\mathrm{ij}}{x}_j^{(k-1)}}{a_{\mathrm{ii}}}---\left(7\right)$

将公式（7）写成LU分解的矩阵形式为： 

$x_i^{\left(k\right)}=D^{-1}(L+U)x^{(k-1)}+D^{-1}b---\left(8\right)$

高斯塞德尔松弛方法（Successive Over relaxation Method）可以使用如下公式表示： 

$x_i^{\left(k\right)}={\stackrel{\‾}{x}}_i^{\left(k\right)}+(1-w)x_i^{(k-1)}---\left(9\right)$

其中w为松弛系数，小于1为亚松弛，大于1为超松弛，必须小于2才能保证算法是收敛性。通过上述全局求解器算法分别解出对于节点的x向量。在二次规划的布局方法中，影响布局速度的最重要因素是二次规划问题的求解方法，一般采用拉格朗日乘子方法进行求解。二次规划的布局算法不依赖于初始解，能并行求出所有单元位置（即芯片上所有LE的位置），求解速度快，尤其适用于处理问题规模大、单元相对小的标准单元布局。因此数学规划算法广泛运用于全局优化和划分如：CASH、VEAP等。 

如图2中，全局布局算法采取的是芯片划分的全局解析型算法，当进位链长度大于划分粒度时，进位链可以自由移动求解，这可以提高算法的求解空间，提高算法性能。随着全局布局算法的进行进位链的长度将逐渐减小，进位链长度小于等于划分粒度时，算法将固定这个进位链，并且保证固定的 进位链之间不互相重叠，因此，在全局布局算法中可以保证进位链两两互不重叠，进位链的长度为LUT4C纵向或横向串行连接，而组成的进位链，其中，1个逻辑单元（LE）构成1条进位链，多个逻辑单元（LE）纵向或横向串行连接构成多条进位链，最小的划分粒度为纵向进位链为2，横向进位链为1。 

步骤103，根据所述的各LE在芯片布局中的第一坐标值集合，确定LE在芯片中的多个重叠区域，为所述多个重叠区域分别找出合法的区域范围。 

图4为本发明实施例多重叠区域选择划分方法。在图4中，在全局求解计算完布局在芯片上的LE的坐标之后，假设在芯片上发现有两个重叠区域（图4中左上方的重叠区域和右下方的重叠区域），找出该重叠区域对应的合法区域（为黑色虚线标示），然后进行递归的二划分。 

其中，在图4中，根据重叠区域中LE的面积，在芯片上划定一个bin格（为黑色虚线标示），bin格内包含重叠的模块，bin格的大小根据重叠模块的大小总和来确定，假设容量是重叠模块大小总和A，一般bin格的大小为λA，λ根据允许的重叠程度来确定。例如以一次划分挪动为例来说明一次迭代的过程，先在bin格范围内，确定一条容量中心线C1，使得C1两边bin格模块大小总和相等，即A1=A2。再确定一条几何中心线C2，使得C2两边的可以容纳的模块相同。要使得模块均匀的分布在bin格内，那么可以认为bin格内模块的密度是相同的。据此，将线C2两边的模块数挪动到一样多，就可以认为C2左右两边密度λ1=λ2。而找出的C1线左右两边的模块数是相同的，所以，可以把C1线两边的模块等比例的挪到C2线两边，这样就可以保证λ1=λ2。因此，先考虑X方向，假设C1右边的线长为L1，C2右边的线长为L2，那么，C1右边模块的X坐标都乘以系数L2/L1就等比例的将模块移动到C2线右边。通过重叠区域的bin格的大小确定了合法化区域的范围。 

步骤104，在各合法区域范围内，对所述多个重叠区域并行的进行递归的二划分。 

如果两个重叠区域的合法区域有重叠，就进行合并操作，然后在合法区 域进行递归的二划分。 

图5为本发明实施例递归的二划分和模块移动示意图。以一个合法区域的重叠区域为例，在图5A中，首先在该区域内进行垂直的二划分，使得左右两个区域面积尽可能平衡；在图5B中，在左右区域内进行水平的二划分；在图5C中，在图5B的基础上，进行左区域和右区域并行的垂直的二划分；在图5D中，在图5C的基础上，进行上区域和下区域并行的水平二划分；按照图5的顺序，依次的递归进行二划分，直到划分区域的面积小于一定值。 

其中，如图2中的局部布局算法，当具有一定长度的进位链与没有进位链的逻辑单元之间有连接时，优先选择移动没有进位链的逻辑单元，可以更加提高移动逻辑单元的成功率。 

进行水平或垂直二划分时，依据宽度优先搜索（BFS），扫描该合法化区域范围，使得左右两个区域面积尽可能平衡。一般在扫描时采取沿X，或者Y方向顺序扫描，扫描经过合法区域范围面积的一半（0.55-0.65之间），根据冗余度，进行二划分。 

步骤105，对二划分后多个重叠区域中的LE分别加拉力，将各个重叠区域中的LE拉开。 

在经过图5所示的二划分后，在一个重叠区域内，模块移动后如图5所示。图6为本发明实施例中LE加拉力示意图。以二次划分后一个重叠区域内LE为例，建立一个力的模型，将LE上的每条边看做对逻辑模块加了一个力。点4原来在点1,2,3的牵引下处于一个力的平衡状态。如果通过计算，点4应该从原来的位置移动到点5的位置，可以从力的角度去建立模型，相当于在点5处加一个固定点，然后增加一条边，相当于增加一个牵引力，使得点4在求解的过程中有向点5移动的趋势。把加在点5处的固定点称为锚点（Anchor Point）。在整个力网标力模型的每条边上，权重值的给定方式为:如果考虑X方向，则,其中为两点之间的X坐标。在Y方向上的W值和X方向方法类似，这里不赘述。对于每条边上的权重值的给定方法，根据实际情 况来设置，比如在设计中需要将某两个LE靠近一些，那么它们之间边的权重值就要相对给的大一些。这个值是在不断地调试摸索过程中，根据布局结果在自己芯片上的性能好坏来确定的。 

步骤106，根据所述拉开后的各LE的基本单元之间的连接关系，构建第二代价函数，产生所述各LE的第二坐标值。 

步骤105中多个重叠区域的LE加拉力之后，合法化区域范围内的LE模块被拉开，如步骤102，开始构建第二代价函数，计算出各LE的第二坐标值。 

步骤107，继续进行重叠区域的确定，找出重叠区域的合法区域范围，迭代产生各LE的第N坐标值，直至第N坐标值为所述各LE的合法布局解。 

在该步骤107中，包括多个重复步骤103-106的步骤，将每一次加拉力后LE的的线长和时序关系，构建解析函数，求解此时LE的坐标，直至第N坐标值为所述各LE的合法布局解。 

需要说明的是，区别于一般解析型算法，需要到最后达到LE重叠最小，本发明中经步骤101-106，从确定多个重叠区域、确定合法化区域范围、多个重叠区域并行的二划分、加拉力至求解坐标值的过程，每一次产生芯片布局中LE的坐标值的过程都可以消除LE之间的重叠。 

通过上述步骤，将LE中的查找表和寄存器求解或固定，并通过多路选择器（MUX）将查找表和寄存器之间的连线连接起来，完成图2中的布线。 

综上，本发明提供的基于FPGA解析型的布局求解器的多选择区域划分方法，进行多重叠区域的并行二划分，将每一次的结果迭代到解析型矩阵中，算法运行多次后，每一次的并行二划分加速算法运行速度，减少程序运行时间。 

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能 一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。 

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。 

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (5)

1.一种基于FPGA解析型布局求解器的多选择区域动态划分方法，其特征在于，所述方法包括：

将用户电路转化成门级电路，将所述门级电路映射到查找表和/或寄存器中，将所述查找表和/或寄存器组合成LE，产生网表；

根据网表中组成逻辑单元LE的各基本单元之间的连接关系，构建第一代价函数，计算各LE在芯片布局中的第一坐标值;

根据所述的各LE在芯片布局中的第一坐标值集合，确定LE在芯片中的多个重叠区域，为所述多个重叠区域分别找出合法的区域范围；

在各合法区域范围内，对所述多个重叠区域并行的进行递归的二划分；

对二划分后多个重叠区域中的LE分别加拉力，将各个重叠区域中的LE拉开；

根据所述拉开后的各LE的基本单元之间的连接关系，构建第二代价函数，产生所述各LE的第二坐标值；

继续进行重叠区域的确定，找出重叠区域的合法区域范围，迭代产生各LE的第N坐标值，直至第N坐标值为所述各LE的合法布局解。

2.如权利要求1所述的基于FPGA解析型布局求解器的多选择区域动态划分方法，其特征在于，所述根据网表中组成逻辑单元LE的各基本单元之间的连接关系，构建第一代价函数，计算各LE在芯片布局中的第一坐标值包括：

根据网表中组成LE的各基本单元之间的线长和时序，建立第一代价函数，根据所述第一代价函数，构建矩阵，计算各LE在芯片布局中的坐标值。

3.如权利要求1所述的基于FPGA解析型布局求解器的多选择区域动态划分方法，其特征在于，根据芯片上各重叠区域中LE的面积确定该重叠区域的合法区域范围。

4.如权利要求1所述的基于FPGA解析型布局求解器的多选择区域动态划分方法，其特征在于，根据各个重叠区域的面积进行递归二划分。

5.如权利要求1所述的基于FPGA解析型布局求解器的多选择区域动态划分方法，其特征在于，在进行重叠区域的并行二次划分时，根据宽度优先搜索进行划分。