CN105610428B - 一种基于与或非结构的可编程逻辑单元 - Google Patents

Abstract

本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第六pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第六nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。

Description

一种基于与或非结构的可编程逻辑单元

技术领域

本发明属于计算机可编程逻辑技术领域，尤其涉及一种基于与或非(NANDOR)结构的可编程逻辑单元。

背景技术

可编程逻辑器件发展至今，已成为数字电路必不可少的实现媒介。可编程器件灵活的可编程能力使其可配置实现不同的逻辑功能，满足不同用户的功能需求。随着制造工艺的进步，可编程逻辑器件的性能不断提升。此外，可编程逻辑器件还具有较短的产品开发时间。上述优点使得可编程逻辑器件被广泛用于不同应用领域。

可编程逻辑器件主要由可编程逻辑模块(Configurable Logic Block，CLB)与可编程互连模块组成。CLB实现应用电路中的子逻辑功能，而可编程互连模块将各个子逻辑连接以形成完整的应用电路逻辑功能。

目前主流的FPGA芯片的可编程逻辑单元(Logic Element，LE)通常通过查找表结构实现，如图1所示为一种典型的4输入查找表结构的可编程逻辑单元100的实现方式。可编程逻辑单元LUT4由1个多路选择器MUX16S1(16选1)110和16个SRAM存储单元121构成，其中多路选择器MUX16S1110由5个MUX4S1(4选1)120构成。输入端接入信号，当存储单元SRAM121配置为不同值时，能够实现不同的可编程功能。这种结构的可编程逻辑单元有着强大的可编程能力，但是其高度的灵活性也带来了相应的面积、时延等性能开销。同时由于这种可编程逻辑单元结构仅有一个输出端，当查找表的可编程功能存在冗余时，无法复用可配置资源。

因此，瑞士洛桑理工大学的Hadi Parandeh等人首先提出了一种基于与非锥(And-Inverter Cone，AIC)结构的FPGA逻辑单元(美国专利US8,836,368 B2)。如图2所示，以一个3级的AIC逻辑锥AIC3 200为例，AIC3由4个底层AIC单元(Bottom AIC Element，EAE)210和3个基本AIC单元(Basic AIC Element，BAE)220组成。其中，基本AIC单元220由一个二输入与非门221、一个反相器222，一个二输入选择器223、一个SRAM配置单元224组成；底层AIC单元210实际上包含了一个基本AIC单元220，其余部分电路由两个二输入选择器211、两个个反相器212、两个SRAM配置单元213组成。一个AIC3 200有8个输入端i0～i7，当存储单元SRAM配置成为不同值时，AIC3能够实现不同的逻辑功能。示例中AIC3从至少一个第二层开始输出，至少一个第一层次的运算结果并不输出。由于任何函数通过逻辑运算都能够改写成为与非单元的组合表达式。因而可将任意的函数映射到AIC组合结构上。这种逻辑单元有着多输出多输入的特点，一方面能够满足多位宽输入的运算功能，同时能够很方便地利用中间的输出结果有效利用可编程资源。

其中基本AIC单元BAE220的实现形式通常如图3中300所示，相应的二输入与非门221、一个反相器222，一个二输入选择器223、一个SRAM配置单元224的电路实现形式如310、320、330、340所示。整个AIC单元BAE220需12个晶体管实现。

这种基于与非锥结构的可编程逻辑单元配置成为不同运算功能时，基本AIC单元将有着不同的路径选择，即是否通过反相器。不通过反相器，基本AIC单元实现了与非门的功能；选择通过反相器路径，基本AIC单元则实现了与门的功能。在延时路径上两种配置有着不同的延时性能，这给应用电路实现后期的时序约束带来了不便。

发明内容

有鉴于此，本发明提出了一种基于与或非锥结构的可编程逻辑单元，即采用可编程与或非门(NANDOR)作为基本逻辑锥单元。

本发明提出了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；

其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；

所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

一方面，本发明的电路实现所需的管子数目小于现有技术中的与非锥结构，面积优于图2中的与非锥基本AIC单元，速度优于原结构，在实现不同功能时，其延时差异较小，并且可以通过调整管子参数使得实现不同功能时的延时相同。

附图说明

图1是现有技术中一种典型的4输入查找表结构的可编程逻辑单元结构示意图；

图2是现有技术中一种基于与非锥(And-Inverter Cone，AIC)结构的FPGA逻辑单元结构示意图；

图3是现有技术中基于与非锥(And-Inverter Cone，AIC)结构中基本AIC单元的实现结构图；

图4是本发明中第一实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；

图5是本发明中第二实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；

图6是本发明中第三实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；

图7是本发明中第四实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；

图8是本发明中第五实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；

图9是本发明中第六实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本发明提出一种基于与或非(NANDOR)结构的可编程逻辑单元，用于替代图3所示的300的AIC基本单元模块BAE。BAE的基本工作原理在于其能够通过编程控制SRAM单元的存储值，实现“与非”或者“与”的逻辑功能，通过如图2所示的架构多级连接，即可以实现复杂逻辑功能。而根据Demogan定理，任何函数通过逻辑运算都能够改写成为与非单元的组合表达式，因此可以通过AIC结构实现功能。

本发明提出的可编程与或非单元(NANDOR)，同样可以通过控制SRAM存储单元，可以将该单元模块功能配置成为“与非”或者“或非”功能，通过多级互连同样可以实现任何逻辑功能表达式。

本发明提出的与或非单元(NANDOR)通过COMS标准复合逻辑门实现，整个与或非单元(NANDOR)模块包括两个部分：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块。

本发明第一实施例中提出了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；

其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；所述上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第五pFET管；

所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至少一个第三pFET管和所述至少一个第五pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第五pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

所述下拉网络nFET逻辑电路模块包括至少一个第一nFET管至至少一个第五nFET管；

所述至少一个第一nFET管和至少一个第四nFET管的漏极接信号线y端，所述至少一个第一nFET管的源极接至少一个第二nFET管的漏极，所述至少一个第四nFET管的源极接所述至少一个第五nFET管的漏极，所述至少一个第二nFET的源极接所述至少一个第三nFET管的漏极，所述至少一个第三nFET管和所述至少一个第五nFET管的源极接地；其中，所述至少一个第四nFET管源极与所述至少一个第一nFET管的源极互连或者所述至少一个第四nFET管的源极与至少一个第二nFET管的源极互连，以将所述下拉网络nFET逻辑电路模块分成上下串联的两部分；所述至少一个第一nFET管至至少一个第三nFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四nFET管至至少一个第五nFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

图4-图6示出的电路结构为本发明第一实施例提出的基于与或非结构的可编程逻辑单元的几种典型电路结构示意图。

如图4所示，其中该上拉pFET逻辑电路模块410由411、412、413、414、415五个pFET管和一个SRAM单元416组成。其中，管子411的源极接电源，漏极接管子412的源极，栅极由SRAM单元输出s控制；管子412的源极接管子411的漏极，漏极接管子413、415的源极，同时接管子414的漏极，栅极由信号a控制；管子413的源极接412的漏极，漏极接信号线y端，栅极由信号a控制；管子414源极接电源，漏极接管子415的源极，栅极由信号b控制；管子415源极接管子412、414的漏极，漏极接信号线y端，栅极由SRAM单元输出s控制。

当SRAM单元416中存储值被配置成高电平1时，pFET管411、415截止，管子413和414串联，a和b信号分别控制管子413和414，实现了NOR操作的pFET电路逻辑功能；当SRAM单元416中存储值被配置成低电平0时，pFET管411、415导通，管子412和414并联，a和b信号分别控制管子412和414，413和415并联，二者再串联，实现了NAND操作的pFET电路逻辑功能。即SRAM单元416中的存储值决定了NANDOR pFET电路的逻辑功能。

同样，图4中的420模块为nFET逻辑电路模块，由421、422、423、424、425五个nFET管组成，与图4中pFET逻辑电路部分对称。

其中，管子421的漏极接信号线y端，源极接管子422的漏极，栅极由SRAM单元输出s控制；管子422的漏极接管子421的源极，源极接管子423、425的漏极，同时接管子424的源极，栅极由信号a控制；管子423的漏极接422的源极，源极接地，栅极由信号a控制；管子424漏极极接信号线y端，源极接管子425的漏极，栅极由信号b控制；管子425漏极极接管子422、424的源极，源极接地，栅极由SRAM单元输出s控制。其s信号来自于410模块共享的SRAM单元。

当SRAM单元中存储值被配置成高电平1时，nFET管421、425导通，管子422和424并联，a和b信号分别控制管子422和424，423和425并联，二者再串联，实现了NOR操作的nFET电路逻辑功能；当SRAM单元中存储值被配置成低电平0时，nFET管421、425截止，管子423和424串联，a和b信号分别控制管子423和424，实现了NAND操作的nFET电路逻辑功能。

模块410和模块420通过y信号线相连并从y信号线引端口输出，即可以通过配置该SRAM单元可以实现完整的NAND或者NOR逻辑功能。

类似的，NANDOR基本单元的pFET逻辑电路也可以通过图5中510、图6中610模块等所示电路结构实现。

其中，图4示出的模块410中第一-第三pFET管上接的s信号和a数据可互换，同样，模块420中的第一-第三nFET管上接的s信号和a数据可互换。

如图5所示，510模块中管子511的源极接电源，漏极接管子512的源极，同时接管子514的漏极，栅极由信号a控制；管子512的源极接管子511、514的漏极，漏极接管子513的源极，同时接管子515的源极，栅极由信号a控制；管子513的源极接512的漏极，漏极接信号线y端，栅极由SRAM单元输出s控制；管子514源极接电源，漏极接管子512、515的源极，栅极由SRAM单元输出s控制；管子515源极接管子511、514的漏极，漏极接信号线y端，栅极由信号b控制。

如图6所示，610模块中管子611的源极接电源，漏极接管子612、的源极，同时接管子614的漏极，栅极由信号a控制；管子612的源极接管子611、614的漏极，同时接615的源极，漏极接管子613的源极，栅极由SRAM单元输出s控制；管子613的源极接612的漏极，漏极接信号线y端，栅极由信号a控制；管子614源极接电源，漏极接管子612、615的源极，栅极由SRAM单元输出s控制；管子615源极接管子611、614的漏极，漏极接信号线y端，栅极由信号b控制。

NANDOR基本单元的nFET逻辑电路也可以通过图5中511、图6中611模块等所示电路结构实现。

如图5所示，520模块中管子521的漏极接信号线y端，源极接管子522的漏极，同时接管子524的源极，栅极由信号a控制；管子522的漏极接管子521、524的源极，源极接管子523的漏极，栅极由信号a控制；管子523的漏极接522的源极，源极接地，栅极由SRAM单元输出s控制；管子524漏极接信号线y端，源极接管子522、525的漏极，同时接521的源极，栅极由SRAM单元输出s控制；管子525漏极极接管子521、524的源极，同时接管子522的漏极，源极接地，栅极由信号b控制。

如图6所示，620模块中管子621的漏极接信号线y端，源极接管子622的漏极，同时接管子624的源极，栅极由信号a控制；管子622的漏极接管子621、624的源极，源极接管子623的漏极，栅极由SRAM单元输出s控制；管子623的漏极接622的源极，源极接地，栅极由信号a控制；管子624漏极接信号线y端，源极接管子622、625的漏极，同时接管子621的源极，栅极由SRAM单元输出s控制；管子625漏极接管子621、624的源极，源极接地，栅极由信号b控制。

上述图5和图6中示出的电路结构所实现的逻辑功能与所述图4示出的结构的逻辑功能相同，即当s为高电平1时，所述上拉网络pFET逻辑电路模块实现“或非”操作的pFET电路逻辑功能，所述下拉网络nFET逻辑电路模块实现“或非”操作的nFET电路逻辑功能；当SRAM存储单元的输出控制信号为低电平时，所述上拉网络pFET逻辑电路模块实现“与非”操作的pFET电路逻辑功能，所述下拉网络nFET逻辑电路模块实现“与非”操作的nFET电路逻辑功能。

本发明还提出的上述基于与或非结构的可编程逻辑单元还可以通过第二实施例中提出的第二种电路结构来实现。

本发明第二实施例中公开的基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；

其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET至至少一个第五pFET管；

所述至少一个第一pFET管和至少一个第三pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管和至少一个第五pFET管的源极，所述至少一个第三pFET管的漏极接所述至少一个第四pFET管的源极和所述至少一个第五pFET管的漏极，所述至少一个第二pFET和所述至少一个第四pFET管的的漏极信号线y端；所述至少一个第一至pFET至少一个第二pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第三pFET至至少一个第四pFET管至少之一的栅极接所述第二输入数据，至少一个第五pFET管的栅极接所述SRAM存储单元的输出控制信号的反相信号。

所述下拉网络nFET逻辑电路模块包括至少一个第一nFET至至少一个第五nFET管；

所述至少一个第一nFET管和至少一个第三nFET管的漏极接信号线y端，所述至少一个第一nFET管的源极极接至少一个第二nFET管和至少一个第五nFET管的漏极，所述至少一个第三nFET管的源极接所述至少一个第四nFET管的漏极和所述至少一个第五nFET管的源极，所述至少一个第二nFET和所述至少一个第四nFET管的源极接地；所述至少一个第一至至少一个第二nFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的其中之一，所述至少一个第三nFET至至少一个第四nFET管至少之一的栅极接所述第二输入数据，至少一个第五nFET管的栅极接所述SRAM存储单元的输出控制信号的反相信号。

本发明第二实施例提出的第二种电路结构的典型实现如图7-8所示，下面详细介绍。

NANDOR基本单元的pFET逻辑电路模块也可以通过图7所示的710模块实现，710由711、712、713、714、715五个pFET管、一个SRAM单元716及一个反相器模块组成。

SRAM单元716输出端s连接到反相器输入端，产生反向输出ns。

710模块中，管子711源极接电源，漏极接管子712、715的源极，栅极由信号a控制；管子712源极接管子711的漏极，漏极接信号线y端，栅极由信号s控制；管子713源极接电源，漏极接管子714的源极和管子715的漏极，栅极由信号s控制；管子714源极接713的漏极，漏极接信号线y端，栅极由信号b控制；管子715的栅极由信号ns控制。

当SRAM单元716中存储值被配置成高电平1时，即s信号端为1，ns则是低电平0，管子712，713截止，715导通，a和b信号分别控制管子711和714，管子711和714串联，实现了NOR操作的pFET电路逻辑功能；当SRAM单元716中存储值被配置成低电平0时，即s信号端为0，ns则是低电平1，管子715截止，712和713导通，管子711和714并联，通过a和b信号分别控制，实现了NAND操作的pFET电路逻辑功能。

同样，图7中的720模块为nFET逻辑电路模块，由721、722、723、724、725五个nFET管组成，与图7中pFET逻辑电路部分对称。其中s信号来自与710模块共享的SRAM单元。

720模块中，管子721漏极接信号y端，源极接管子722、725的漏极，栅极由信号a控制；管子722漏极接管子721的源极，源极接地，栅极由信号s控制；管子723漏极接信号y端，源极接管子724的漏极和管子725的源极，栅极由信号s控制；管子724漏极接723的源极，源极接地，栅极由信号b控制；管子725的栅极由信号ns控制。

当SRAM单元中存储值被配置成高电平1时，s信号端为1，ns则是低电平0。nFET管722、723导通，715截止，管子722和723并联，a和b信号分别控制管子722和723，实现了NOR操作的nFET电路逻辑功能；当SRAM单元中存储值被配置成低电平0时，s信号端为0，ns则是低电平1。nFET管722、723截止，管子721和724串联，a和b信号分别控制管子721和724，实现了NAND操作的nFET电路逻辑功能。

模块710和模块720通过y信号线相连并从y信号线引端口输出，即可以通过配置该SRAM单元可以实现完整的NAND或者NOR逻辑功能。

类似的，NANDOR基本单元的pFET和nPFET逻辑电路也可以通过图8所示810和820模块电路实现。

810模块中，管子811源极接电源，漏极接管子812、815的源极，栅极由信号a控制；管子812源极接管子811的漏极，漏极接信号线y端，栅极由信号s控制；管子813源极接电源，漏极接管子814的源极和管子815的漏极，栅极由信号b控制；管子814源极接813的漏极，漏极接信号线y端，栅极由信号b控制；管子815的栅极由信号ns控制。

820模块中，管子821漏极接信号y端，源极接管子822、825的漏极，栅极由信号a控制；管子822漏极接管子821的源极，源极接地，栅极由信号s控制；管子823漏极接信号y端，源极接管子824的漏极和管子825的源极，栅极由信号b控制；管子824漏极接823的源极，源极接地，栅极由信号b控制；管子825的栅极由信号ns控制。

其中，图8示出的模块810中第一-第二pFET管上接的s信号和a数据可互换，同样，模块820中的第一-第二nFET管上接的s信号和a数据可互换。

图7-8中示出的上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块可任意组合构成NANDOR基本单元。

本发明还提出的上述基于与或非结构的可编程逻辑单元还可以通过第三实施例中提出的第三种电路结构来实现。

本发明第三实施例中提出的基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；

其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；

所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

所述下拉网络nFET逻辑电路模块包括至少一个第一nFET管至至少一个第六nFET管；

所述至少一个第一nFET管和至少一个第四nFET管的漏极接信号线y端，所述至少一个第一nFET管的源极接至少一个第二nFET管的漏极，所述至少一个第四nFET管的源极接所述至少一个第五nFET管的漏极，所述至少一个第二nFET的源极接所述至少一个第三nFET管的漏极，所述至少一个第五nFET管的源极接所述至少一个第六nFET管的漏极，所述至少一个第三nFET管和所述至少一个第六nFET管的源极接信号线y端；其中，所述至少一个第四nFET管的源极与至少一个第二nFET管的源极相连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一nFET管至至少一个第三nFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四nFET管至至少一个第六nFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

第三种电路结构的典型实现如图9所示，下面详细介绍。

NANDOR基本单元的pFET逻辑电路模块也可以通过图9所示的910模块实现，910由911、912、913、914、915、916六个pFET管、一个SRAM单元917组成。

如图9所示，910模块中管子911的源极接电源，漏极接管子912的源极，栅极由SRAM单元输出s控制；管子912的源极接管子911的漏极，漏极接管子913、915的源极，栅极由信号a控制；管子913的源极接管子912、914的漏极，漏极接信号线y端，栅极由信号a控制；管子914源极接电源，漏极接管子913、915的源极，栅极由信号b控制；管子915源极接管子912、914的漏极，漏极接管子916的源极，栅极由SRAM单元输出s控制；管子916源极接管子915的漏极，漏极接信号线y端，栅极由信号b控制。

当SRAM单元917中存储值被配置成高电平1时，管子911，915截止，a信号控制912和913，b信号控制管子914和916，管子913和914串联，实现了NOR操作的pFET电路逻辑功能；当SRAM单元917中存储值被配置成低电平0时，管子911和915导通，实现了NAND操作的pFET电路逻辑功能。

同样，图9中的920模块为nFET逻辑电路模块，由921、922、923、924、925、926六个pFET管组成，与图9中pFET逻辑电路部分对称。其中s信号来自与910模块共享的SRAM单元。

920模块中管子921的漏极接信号线y端，源极接管子922的漏极，栅极由SRAM单元输出s控制；管子922的漏极接管子921的源极，源极接管子923、925的漏极，同时接管子924的源极，栅极由信号a控制；管子923的漏极接922的源极，源极接地，栅极由信号a控制；管子924漏极极接信号线y端，源极接管子923、925的漏极，栅极由信号b控制；管子925漏极接管子922、924的源极，源极接管子926的漏极，栅极由SRAM单元输出s控制；管子926漏极接管子925的源极，源极接地，栅极由信号b控制。

当SRAM单元中存储值被配置成高电平1时，nFET管921和923导通，实现了NOR操作的nFET电路逻辑功能；当SRAM单元中存储值被配置成低电平0时，nFET管921和923截止，管子923和924串联，a和b信号分别控制管子923和924，实现了NAND操作的nFET电路逻辑功能。

模块910和模块920通过y信号线相连并从y信号线引端口输出，即可以通过配置该SRAM单元可以实现完整的NAND或者NOR逻辑功能。

其中，图9示出的模块910中第一-第三pFET管上接的s信号和a数据可互换，第三至第六pFET管上接的s信号和b信号可互换，同样，模块920中的第一-第三nFET管上接的s信号和a数据可互换，第三至第六nFET管上接的s信号和b信号可互换。

NANDOR基本单元的实现形式同样可以是上述单元中的pFET逻辑电路模块和nFET逻辑电路模块的任意组合实现。

图4-9中示出的上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块可任意组合构成NANDOR基本单元。更进一步地，本发明提出的图4-9中示出的上拉网络pFET逻辑电路模块还可以与现有技术中任何其他下拉网nFET逻辑电路模块可任意组合构成NANDOR基本单元。

本发明提出了一种基于与或非锥结构的可编程逻辑单元，可将此单元作为基本的AIC逻辑的基本组成单元，通过多层级联，实现各种不同的复杂逻辑功能。该NANDOR逻辑单元结构简单，与图2中的基本AIC单元相比，实现完整功能所需的管子数目可以减少，所经过的延时路径也比较小，故在面积和延时性能上都比现有技术图2中的AIC基本单元更优。同时该NANDOR逻辑单元缓解了图2中的AIC基本单元存在的不同配置情况路径延时差异较大的问题，可以通过对本发明结构中的管子参数进行调整，可以实现将不同配置延时的差异调到所需范围。

本发明提出的NANDOR单元在保持了图2AIC基本单元与传统LUT结构相比的速度快，可扩展性强，能复用逻辑资源，提升资源利用率的特点的基础上，在结构实现上更为简单，面积更小，速度更快，而且可以通过调整管子参数的方法弥补了图2AIC基本单元存在的配置路径延时差异问题。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；

其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；

所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

2.如权利要求1所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管其中之一的栅极接SRAM存储单元的输出信号，其余两个的栅极接第一输入数据，所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET管的其中之一的栅极接SRAM存储单元的输出控制信号，而其余两个的栅极接第二输入数据，且所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管中与所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET管中接SRAM存储单元的输出信号的pFET不位于所述上下串联两部分中的同一部分中，且所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管中接所述第一输入数据的pFET管不位于所述上下串联两部分中的同一部分中，所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET管中接所述第二输入数据的pFET管不位于所述上下串联两部分中的同一部分中。

3.如权利要求2所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第四pFET管的漏极与所述至少一个第二pFET管的漏极互连，所述至少一个第一pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第二pFET管和至少一个第三pFET管的栅极接第一输入数据，所述至少一个第四pFET管的栅极接第二输入数据，所述至少一个第五pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第六pFET管的栅极接第二输入数据。

4.如权利要求2所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第四pFET管的漏极与所述至少一个第二pFET管的漏极互连，所述至少一个第一pFET管和至少一个第三pFET管的栅极接第一输入数据，所述至少一个第二pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第四pFET管的栅极接第二输入数据，所述至少一个第五pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第六pFET管的栅极接第二输入数据。

5.如权利要求1-4任一项所述的基于与或非结构的可编程逻辑单元，其中，所述下拉网络nFET逻辑电路模块包括至少一个第一nFET管至至少一个第六nFET管；

所述至少一个第一nFET管和至少一个第四nFET管的漏极接信号线y端，所述至少一个第一nFET管的源极接至少一个第二nFET管的漏极，所述至少一个第四nFET管的源极接至少一个第五nFET管的漏极，所述至少一个第二nFET的源极接至少一个第三nFET管的漏极，所述至少一个第五nFET管的源极接所述至少一个第六nFET管的漏极，所述至少一个第三nFET管和所述至少一个第六nFET管的源极接地；其中，所述至少一个第四nFET管的源极与至少一个第二nFET管的源极相连，以将所述下拉网络nFET逻辑电路模块分成上下串联的两部分；所述至少一个第一nFET管至至少一个第三nFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四nFET管至至少一个第六nFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

6.如权利要求5所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第一nFET管、至少一个第二nFET管和至少一个第三nFET管其中之一的栅极接SRAM存储单元的输出信号，其余两个的栅极接第一输入数据，所述至少一个第四nFET管、至少一个第五nFET管和至少一个第六nFET管的其中之一的栅极接SRAM存储单元的输出控制信号，而其余两个的栅极接第二输入数据，且所述至少一个第一nFET管、至少一个第二nFET管和至少一个第三nFET管中与所述至少一个第四nFET管、至少一个第五nFET管和至少一个第六nFET管中接SRAM存储单元的输出信号的nFET不位于所述上下串联两部分中的同一部分中，且所述至少一个第一nFET管、至少一个第二nFET管和至少一个第三nFET管中接所述第一输入数据的nFET管不位于所述上下串联两部分中的同一部分中，所述至少一个第四nFET管、至少一个第五nFET管和至少一个第六nFET管中接所述第二输入数据的nFET管不位于所述上下串联两部分中的同一部分中。

7.如权利要求6所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第四nFET管的源极与所述至少一个第二nFET管的源极互连，所述至少一个第一nFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第二nFET管和至少一个第三nFET管的栅极接第一输入数据，所述至少一个第四nFET管的栅极接第二输入数据，所述至少一个第五nFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第六nFET管的栅极接第二输入数据。

8.如权利要求1-4、6-7任一项所述的基于与或非结构的可编程逻辑单元，其中，当SRAM存储单元的输出控制信号为高电平时，所述上拉网络pFET逻辑电路模块实现第一输入数据和第二输入数据“或非”操作的pFET电路逻辑功能，所述下拉网络nFET逻辑电路模块实现第一输入数据和第二输入数据“或非”操作的nFET电路逻辑功能；当SRAM存储单元的输出控制信号为低电平时，所述上拉网络pFET逻辑电路模块实现第一输入数据和第二输入数据“与非”操作的pFET电路逻辑功能，所述下拉网络nFET逻辑电路模块实现第一输入数据和第二输入数据“与非”操作的nFET电路逻辑功能。