CN105718679A

CN105718679A - 一种fpga的资源布局方法及装置

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Publication number: CN105718679A
Application number: CN201610046266.9A
Authority: CN
Inventors: 刘焦; 张敏
Original assignee: Shenzhen Pango Microsystems Co Ltd
Current assignee: Shenzhen Pango Microsystems Co Ltd
Priority date: 2016-01-22
Filing date: 2016-01-22
Publication date: 2016-06-29
Anticipated expiration: 2036-01-22
Also published as: CN105718679B

Abstract

本发明公开一种FPGA的资源布局方法及装置，该方法包括将FPGA中的一个或多个工艺算子映射到门级算子，所述工艺算子包括一个或多个基本门电路；将一个或多个门级算子定义为门级算子组；将各个门级算子组映射到格点电路单元。本发明通过以上技术方案，解决现有FPGA的资源布局方案不够完善的问题。

Description

一种FPGA的资源布局方法及装置

技术领域

本发明涉及现场可编程门阵列(FPGA)技术领域，尤其涉及一种FPGA的资源布局方法及装置。

背景技术

在现代数字电路设计中，电路设计过程越来越复杂。由于FPGA芯片具有可编程的功能，简化了数字电路设计的过程。但随着数字电路的设计规模越来越大，各种资源也越来越多，对FPGA软件布局的性能要求也越来越高。

FPGA资源一般分为三种：可配置逻辑单元块(CLB)、输入/输出单元(IO)和可编程布线资源。其中，CLB根据功能又可以分为多个不同单元，如LUT(查找表)、FF(触发器)、RAM(随机存取存储器)、DSP(数字信号处理模块，如乘法器单元)、PLL(锁相回路或锁相环)、DLL(延迟锁相环)、PWU(上电模块)等等。通常情况下，根据FPGA芯片不同资源需求，上述资源并非均匀分部在FPGA芯片上。如果布局算法设计不合理，就会导致本来应该放置在一起的资源，却被放置的很远。从而使得布线难度增加，时序延时过长，满足不了用户设计需求。当前，布局算法主要面临着两大问题：大规模的设计尺寸(上百万单元)和复杂的设计约束(布局后实际的面积、时延、功耗、拥塞度等等)。

现今,FPGA实现电路功能是需要对成千上万甚至更多可编程开关进行编程,即确定其状态为导通还是断开,显然一一确定每个开关的状态是不现实的。实际设计中用户通常使用硬件描述语言如Verilog、VHDL,或者原理图作为输入,该过程是FPGA设计的第一步:设计输入；第二步,功能仿真,检查电路是否符合原始设计功能和时序；第三步,逻辑综合与优化,将电路功能完全用基本逻辑门实现,该过程包含逻辑优化过程；第四步,工艺映射与装箱,把生成的基本门电路映射到FPGA上,即使用FPGA上的基本单元CLB和IO实现基本门电路功能，具体的，目前的技术方案是，将基本门电路(类似于本发明中的工艺算子TechOperator)进行一定的处理后直接映射到FPGA基本单元(类似于本发明中的格点电路单元GridDevice)上，即将所有的TOP合理地放置在GridDevice上；第五步,布局布线,布局确定CLB和IO的位置,布线过程是使用合适的布线资源将CLB和IO连接起来；第六步,时序仿真,用于检验时序是否满足设定的时序约束条件或器件固有的时序规则,如建立时间、保持时间,进行时序仿真对于分析时序关系,估计系统性能,以及检查和消除竞争是非常必要的；第七步,生成位流文件下载到FPGA中去。

目前的FPGA设计流程布局会存在以下缺陷：可布局资源不能充分利用，布局的灵活性不强。

发明内容

本发明提供一种FPGA的资源布局方法及装置，解决现有FPGA的资源布局方案不够完善的问题。

为解决上述技术问题，本发明采用以下技术方案:

一种FPGA的资源布局方法，包括：

将FPGA中的一个或多个工艺算子映射到门级算子，所述工艺算子包括一个或多个基本门电路；

将一个或多个门级算子定义为门级算子组；

将各个门级算子组映射到格点电路单元。

在一些实施例中，将FPGA中的一个或多个工艺算子映射到门级算子包括：将FPGA中的一个或多个工艺算子的参数和端口映射到门级算子。

在一些实施例中，将一个或多个门级算子定义为门级算子组包括：将满足预设条件的多个相同的门级算子定义为门级算子组；或者将满足预设条件的多个不同的门级算子定义为门级算子组且所述门级算子组为一个新的门级算子。

在一些实施例中，将各个门级算子组映射到格点电路单元包括：

从格点电路单元中提取至少一个门级电路单元，所述门级电路单元包括一个或多个电路模块；

将各个门级算子组映射到一个或多个门级电路单元。

一种FPGA的资源布局装置，包括：

第一映射模块，用于将FPGA中的一个或多个工艺算子映射到门级算子，所述工艺算子包括一个或多个基本门电路；

定义模块，用于将一个或多个门级算子定义为门级算子组；

第二映射模块，用于将各个门级算子组映射到格点电路单元。

在一些实施例中，第一映射模块具体用于将FPGA中的一个或多个工艺算子的参数和端口映射到门级算子。

在一些实施例中，定义模块具体用于将满足预设条件的多个相同的门级算子定义为门级算子组；或者将满足预设条件的多个不同的门级算子定义为门级算子组且所述门级算子组为一个新的门级算子。

在一些实施例中，第二映射模块包括：

提取子模块，用于从格点电路单元中提取至少一个门级电路单元，所述门级电路单元包括一个或多个电路模块；

映射子模块，用于将各个门级算子组映射到一个或多个门级电路单元。

在一些实施例中，所述格点电路单元包括：可配置逻辑模块CLM。

本发明针对现有技术的不足，在工艺映射与装箱过程中增加一个映射建模的过程，将工艺算子(TechOperator，简称TOP)，即综合后的库单元，一个或多个基本门电路，抽象映射到具体的可编程逻辑模块中去。具体的，将TOP映射到门级算子(GateOperator，简称GOP)，有时候，多个TOP能映射同一个GOP，需要设定各种打包组合(packing)规则，这些规则模型可以通过一种自定义的编程语言进行描述，将满足一定连接关系的相同或不同的GOP打包一起，组成一个Group，接下来，将GOP组作为基本的单元进行布局处理，即将所有的GOP组合理地放置在格点电路单元(GridDevice)上，相比现有技术方案中直接将TOP合理地放置在格点电路单元上而言，本发明至少具有以下的有益效果：1、增加布局的灵活性，例如，某个基本门电路在FPGA基本单元可以有多个位置可以放置，在映射建模过程中存在多种的对应关系。2、尽可能有效地利用可布局的资源，例如，某几个基本门电路相互连接并且映射到相同的基本单元，可以将TOP映射到某个GOP，通过打包后将多个GOP映射到相同的GateDevice，布局时放置在相同的GridDevice中。

进一步地，将所有的GOP组合理地放置在格点电路单元(GridDevice)上的方式具体可以是，从格点电路单元中根据实际各个电路模块所实现的功能提取至少一个门级电路单元(GateDevice)，将各个GOP组映射到一个或多个GateDevice。这样便通过增加两个模型GOP和GateDevice以及对应的映射流程，实现了布局的灵活性和尽可能有效地利用可布局的资源。

附图说明

图1为本发明一实施例提供的FPGA的资源布局方法的流程图；

图2为本发明一实施例提供的多个相同GOP的连接示意图；

图3为本发明一实施例提供的多个不同GOP的连接示意图；

图4为本发明一实施例提供的CLM电路结构示意图；

图5为图4所示CLM电路结构的简化示意图；

图6为本发明一实施例提供的FPGA的资源布局装置的示意图。

具体实施方式

下面通过具体实施例对本发明的构思进一步详细说明。

如图1所示，为本发明一实施例提供的FPGA的资源布局方法的流程图，主要包括以下步骤：

S101、将FPGA中的一个或多个TOP映射到GOP，TOP包括一个或多个基本门电路。

具体的，将FPGA中的一个或多个TOP的参数和端口映射到GOP。也就是分成两个部分来映射，分别为参数映射和端口映射，分别将一个或多个TOP上的参数和端口映射到GOP上。

下面以通过代码来实现TOPtopLUT4到GOPgopLUT4的映射为例，其中parametermap表示参数映射，INIT为GOPgopLUT4的参数，INIT_B为TOPtopLUT4的参数；portmap表示端口映射，L0，L1，L2，L3，Z为GOPgopLUT4的端口，I0，I1，I2，I3，O为TOPtopLUT4的端口，代码实现过程：

本步骤可以将一个或多个TOP通过一次映射到GOP。

S102、将一个或多个GOP定义为GOP组；

TOP映射到GOP后，根据我们的打包规则，可以将满足预设条件的多个不同的或相同的GOP打包在一起，组成一个Group，即GOP组。其中预设条件可以根据实际的电路连接关系制定的，将满足一定连接关系的多个相同的GOP定义为一个GOP组，或者将满足一定连接关系的多个不同的GOP定义为一个GOP组。

多个相同的GOP打包在一起，打包后布局时还是考虑原来的GOP，只是将打包在一起的GOP的连接关系绑定在一起。多个不同的GOP打包在一起生成一个新的GOP，布局时只用放置打包后的这个新的GOP。

以4个相同的GOP打包在一起为例，如图2所示，假设有4个GOPgopA的CIN和COUT首尾相互连接(其中CIN和COUT为GOPgopA的端口)，则认为满足预设条件，则可以将这4个GOPgopA打包在一起作为一个Group，固定之间的相对位置，布局时作为一个整体进行布局，这样可以减少布局时间和时序，充分利用布局资源。

以4个不同的GOP打包在一起为例，如图3所示，假设3和GOPgopQ和1个GOPgopIOBUFIOL有如图3所示的连接关系，则认为满足预设条件，则可以将这3个GOPgopQ和1个GOPgopIOBUFIOL打包一起作为一个Group，这个GOP组用一个新的GOP表示，即GOPgopIOBUFIOLQ，布局时只用放置一个GOPgopIOBUFIOLQ即可，而不用分别放置3个GOPgopQ和1个GOPgopIOBUFIOL，从而减少布局时间和时序。其中D，Q分别为GOPgopQ的输入和输出端口，I，IN，TS和OUT，O，T分别为GOPgopIOBUFIOL的输入和输出端口。

S103、将各个GOP组映射到GridDevice。

该步骤可以直接将各个GOP组映射到GridDevice。也可以采用下列方式：

从GridDevice中提取至少一个GateDevice，GateDevice包括一个或多个电路模块；将各个GOP组映射到一个或多个GateDevice，也是将GOP上的参数和端口映射到GateDevice上。

以GOP组中只有一个GOPgopLUT4为例，根据用户配置，可以将该GOPgopLUT4映射到GateDevicedevAL、GateDevicedevBL、GateDevicedevCL或GateDevicedevDL，具体的，

parametermap表示参数映射，portmap表示端口映射。INIT和MODE为GOPgopLUT4的参数，L0，L1，L2，L3，Z为GOPgopLUT4的端口；INITA和FGA_MODE为devAL的参数，A0，A1，A2，A3，Y0为devAL的端口；INITB和FGB_MODE为devBL的参数，B0，B1，B2，B3，Y1为devBL的端口；INITC和FGC_MODE为devCL的参数，C0，C1，C2，C3，Y2为devCL的端口；INITD和FGD_MODE为devDL的参数，D0，D1，D2，D3，Y3为devDL的端口，代码实现过程如下：

假如S102中是将n个相同的GOPgopA进行打包成一个Group，GOPgopA的编号从0～(n-1)，则需要将各个GOPgopA映射到GateDevice，假设每个CLM中可以放置4个GOPgopA。第n个GOPgopA的Group设置为(0，(n-1)/4，impl[(n-1)％4])，impl[4]＝{“devALC”，”devBLC”，”devCLC”，”devDLC”}。0，(n-1)/4分别为Group的x轴坐标，y轴坐标；impl为GOP到GateDevice的映射方式。从编号0开始，每4个相邻的gopA一起放置在同一个CLM中，依次对应GateDevicedevALC、GateDevicedevBLC、GateDevicedevCLC、GateDevicedevDLC四种映射关系。

假如S102中是将图3中的3个GOPgopQ和1个GOPgopIOBUFIOL打包在一起构成新的GOPgopIOBUFIOLQ，则映射到GateDevice的过程如下：

A)GOPgopQ的参数和端口如下：

B)GOPgopIOBUFIOL参数和端口如下：

C)GOPgopIOBUFIOLQ的参数和端口如下：

为了区分3个gopQ，分别用IFF，TSFF和OFF表示：和gopIOBUFIOLQIN相连的gopQ用IFF表示，和gopIOBUFIOLQTS相连的gopQ用TSFF表示，将gopIOBUFIOLQOUT相连的gopQ用OFF表示。

打包后的参数映射为：

IFFgopIOBUFIOLQ

GRS_EN＝>GRS_EN

CLK_POS＝>CLK_I_INV

CE_POS＝>CE_INV

RS_POS＝>LRS_INV

CE_USED＝>IFF_CE_EN

RS_USED＝>IFF_LRS_EN

“USED”＝>IFF_USED

SYNC_MODE＝>IFF_SYNC

FF_SET＝>IFF_SET

OFFgopIOBUFIOLQ

GRS_EN＝>GRS_EN

CLK_POS＝>CLK_O_INV

CE_POS＝>CE_INV

RS_POS＝>LRS_INV

CE_USED＝>OFF_CE_EN

RS_USED＝>OFF_LRS_EN

“USED”＝>OFF_USED

SYNC_MODE＝>OFF_SYNC

FF_SET＝>OFF_SET

TSFFgopIOBUFIOLQ

GRS_EN＝>GRS_EN

CLK_POS＝>CLK_I_INV

CE_POS＝>CE_INV

RS_POS＝>LRS_INV

CE_USED＝>TSFF_CE_EN

RS_USED＝>TSFF_LRS_EN

“USED”＝>TSFF_USED

SYNC_MODE＝>TSFF_SYNC

FF_SET＝>TSFF_SET

打包后的端口映射为：

IFFgopIOBUFIOLQ

D＝>IN

CLK＝>SYSCLK

CE＝>CE

RS＝>LRS

Q＝>NIL(表示悬空)

TSFFgopIOBUFIOLQ

D＝>TS

CLK＝>SYSCLK

CE＝>CE

RS＝>LRS

Q＝>NIL(表示悬空)

OFFgopIOBUFIOLQ

D＝>NIL(表示悬空)

CLK＝>SYSCLK

CE＝>CE

RS＝>LRS

Q＝>OUT

gopIOBUFIOLgopIOBUFIOLQ

IN＝>NIL

TS＝>NIL

OUT＝>NIL

I＝>I

O＝>O

T＝>T

从GridDevice中提取GateDevice的过程，可以根据实际电路的功能进行提取。如图4所示，为本发明一实施例提供的GridDeviceCLM的内部电路结构示意图，其中DD，D3，D2，D1，D0，L3，L2，L1，L0等为输入端口，Z，Q，Y3，Q3等为输出端口，LUTD，FFD等为PrimDevice。作为一种实施例，可以从GridDevice中提取D0，D1，D2，D3，Y3，LUTD组成GateDevicedevDL；提取C0，C1，C2，C3，Y2，LUTC组成GateDevicedevCL；提取B0，B1，B2，B3，Y1，LUTB组成GateDevicedevBL；提取A0，A1，A2，A3，Y0，LUTA组成GateDevicedevAL；提取DD，CE，RS，CLK，Q3，FFD组成GateDevicedevDQ；提取CD，CE，RS，CLK，Q2，FFC组成GateDevicedevCQ；提取BD，CE，RS，CLK，Q1，FFB组成GateDevicedevBQ；提取AD，CE，RS，CLK，Q0，FFA组成GateDevicedevAQ；

如图5所示，CLM(GridDevice)中包含4个查找表和4个触发器，4个查找表分别对应4个GateDevice(devAL，devBL，devCL，devDL)，4个触发器分别对应4个GateDevice(devAQ，devBQ，devCQ，devDQ)，GOPgopLUT4映射到GateDevice有4种，分别可以映射到devAL，devBL，devCL，devDL。如果布局时，有3个GOPgopLUT4需要进行布局，可以将3个GOPgopLUT4放置在1个，2个或者3个CLM中，放置同一个CLM中可以有多种组合方式，这样可以增加布局的灵活性。此外布局时，布局算法会优先将3个GOPgopLUT4放置在同一个CLM中，这样可以充分利用可布局的资源。

图6为本发明一实施例提供的FPGA的资源布局装置的示意图，FPGA的资源布局装置包括：

第一映射模块61，用于将FPGA中的一个或多个TOP映射到GOP，TOP包括一个或多个基本门电路；

定义模块62，用于将一个或多个GOP定义为GOP组；

第二映射模块63，用于将各个GOP组映射到GridDevice。

在一些实施例中，第一映射模块61具体用于将FPGA中的一个或多个TOP的参数和端口映射到GOP。

在一些实施例中，定义模块62具体用于将满足预设条件的多个相同的GOP定义为GOP组；或者将满足预设条件的多个不同的GOP定义为GOP组且所述GOP组为一个新的GOP。

在一些实施例中，第二映射模块63包括：

提取子模块631，用于从GridDevice中提取至少一个GateDevice，GateDevice包括一个或多个电路模块；

映射子模块632，用于将各个GOP组映射到一个或多个GateDevice。

在一些实施例中，GridDevice包括：可配置逻辑模块CLM。

本发明在工艺映射与装箱过程中增加一个映射建模的过程，相比现有技术方案中直接将TOP合理地放置在格点电路单元上而言，本发明实现了布局的灵活性，实现了尽可能有效地利用可布局的资源。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims

1.一种FPGA的资源布局方法，其特征在于，包括：

将一个或多个门级算子定义为门级算子组；

将各个门级算子组映射到格点电路单元。

2.如权利要求1所述的FPGA的资源布局方法，其特征在于，将FPGA中的一个或多个工艺算子映射到门级算子包括：将FPGA中的一个或多个工艺算子的参数和端口映射到门级算子。

3.如权利要求1所述的FPGA的资源布局方法，其特征在于，将一个或多个门级算子定义为门级算子组包括：将满足预设条件的多个相同的门级算子定义为门级算子组；或者将满足预设条件的多个不同的门级算子定义为门级算子组且所述门级算子组为一个新的门级算子。

4.如权利要求1至3任一项所述的FPGA的资源布局方法，其特征在于，将各个门级算子组映射到格点电路单元包括：

将各个门级算子组映射到一个或多个门级电路单元。

5.如权利要求4所述的FPGA的资源布局方法，其特征在于,所述格点电路单元包括：可配置逻辑模块CLM。

6.一种FPGA的资源布局装置，其特征在于，包括：

定义模块，用于将一个或多个门级算子定义为门级算子组；

7.如权利要求6所述的FPGA的资源布局装置，其特征在于，第一映射模块具体用于将FPGA中的一个或多个工艺算子的参数和端口映射到门级算子。

8.如权利要求6所述的FPGA的资源布局装置，其特征在于，定义模块具体用于将满足预设条件的多个相同的门级算子定义为门级算子组；或者将满足预设条件的多个不同的门级算子定义为门级算子组且所述门级算子组为一个新的门级算子。

9.如权利要求6至8任一项所述的FPGA的资源布局装置，其特征在于，第二映射模块包括：

10.如权利要求9所述的FPGA的资源布局装置，其特征在于,所述格点电路单元包括：可配置逻辑模块CLM。