CN106055496B - 一种eeprom控制器的信号生成电路及控制方法 - Google Patents

Abstract

本发明公开了一种EEPROM控制器的信号生成电路及控制方法，其中，该信号生成电路包括：锁存器、与门电路、计数器和比较器；锁存器的输入端用于输入控制信号，锁存器的使能端与系统时钟相连；锁存器的输出端与与门电路的第一输入端相连，与门电路的第二输入端与系统时钟相连；与门电路的输出端输出时钟采样信号；比较器的第一输入端用于输入第一计数值，第二输入端与计数器相连；比较器的输出端输出slave总线输出响应信号；计数器用于周期性从零计至第一计数值。该信号生成电路采用同步设计实现，直接通过系统时钟sys_clk门控电路得到时钟采样信号，节省了分频逻辑电路，同时可缩短读写所需要开销周期，提升EEPROM数据读写速度。

Description

一种EEPROM控制器的信号生成电路及控制方法

技术领域

本发明涉及芯片设计技术领域，特别涉及一种EEPROM控制器的信号生成电路及控制方法。

背景技术

高级高性能总线AHB(Advanced High Performance Bus)，不仅是一种总线，更是一种带有接口模块的互连体系，主要用于高性能模块(如CPU、DMA和DSP等)之间的连接。AHB系统由主模块、从模块和基础结构(Infrastructure)三部分组成，整个AHB总线上的传输都由主模块发出，由从模块负责回应。

EEPROM(Electrically Erasable Programmable Read-Only Memory)是一种掉电后数据不丢失的带电可擦可编程只读存储器。在现有的技术中，片上芯片系统(SOC)设计中集成的EEPROM往往由工艺厂商制定，其读写控制器时序一般为异步实现，通过时钟采样信号AE(Rise Edge Active，上升沿有效)去采样读写数据、地址信号等，且AE与相关被采样信号之间有严格的setup时间(建立时间)和hold时间(保持时间)要求。

以某公司的110nm EEPROM器件(HJ110EEP)为例，其EEP的读时序要求如图1所示，读时序参数如表1所示。可以看出，对一次读操作，在AE上升沿之后，最晚在80ns的时间(tACC，读模式下AE采样地址后至数据输出的时间)内保证数据有效返回；在两次读操作之间，必须保持至少80ns的时间(tAAD)，对于不同工艺厂家，其参数数值要求也不一样。

表1 HJ110EEP读时序参数

同样以上述的110nm EEPROM器件(HJ110EEP)为例，其EEP的写时序要求如图2所示，写时序参数如表2所示。可以看出，在两次写操作之间，必须保持至少100ns的时间(tAADW，写模式下两次AE采样间隔时间)，对于不同工艺厂家，其参数数值要求也不一样(此时没有tACC的要求)。

表2 HJ110EEP写时序参数

Symbol	Parameter	Min.	Max.	Unit
					tCS	CE Setup time to AE	0		ns
tCH	CE Hold time to AE or HVSTR	10		ns
					tAS	Address Setup time to AE	0		ns
tAH	Address Hold time to AE	10		ns
					Tds	Data setup time to AE	0		ns
Tdh	Data hold time to AE	10		ns
					TWS	WE/ERONLY/PGONLY/EMODE setup to AE	0		ns
TWH	WE/ERONLY/PGONLY/EMODE hold to AE	10		ns
					tAEPH	AE pulse high width	10		ns
tAEPL	AE pulse low width	10		ns
					tAADW	AE to AE delay for Write mode	100		ns

传统EEPROM控制器读时序如图3所示，EEPROM器件的AE时钟采样信号及AHB总线的输出响应信号hready_out信号在芯片设计中往往是在sys_clk系统时钟域下通过多级寄存器延时锁存产生(传统EEPROM控制器AE及hready_out信号生成电路如图4所示)，被采样信号CE，ADDR等也需要被寄存器延时锁存。这种设计虽然能满足时序要求，但读写时序相对较慢，同时增加了额外的寄存器电路，尤其是ADDR多位宽数据需要多位寄存器锁存，所带来的芯片面积开销较大。再次，这种电路往往只能针对系统时钟频率固定的情况去实现，对于系统时钟sys_clk频率可变的情况则会失效，不具有灵活性。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种EEPROM控制器的信号生成电路及控制方法，从而克服现有EEPROM控制器读写操作时序较慢且芯片面积开销较大的缺陷。

本发明实施例提供的一种EEPROM控制器的信号生成电路，包括：锁存器、与门电路、计数器和比较器；

锁存器的输入端用于输入控制信号，锁存器的使能端与系统时钟相连；控制信号为控制器选中状态信号、控制器传输有效状态信号和总线输出准备信号进行与逻辑运算后输出的信号；

锁存器的输出端与与门电路的第一输入端相连，与门电路的第二输入端与系统时钟相连；与门电路的输出端输出时钟采样信号。

在一种可能的实现方式中，还包括：计数器和比较器；

比较器的第一输入端用于输入第一计数值，第二输入端与计数器相连；比较器的输出端输出总线输出响应信号；第一计数值为根据系统时钟和预设的第一时间的最大值确定的计数值，第一时间为时钟采样信号从采样地址至输出数据的时间；

计数器用于周期性从零计至第一计数值。

在一种可能的实现方式中，锁存器的使能端低电平有效。

基于同样的发明构思，本发明实施例还提供一种基于上述信号生成电路的控制方法，包括：

根据系统时钟和预设的第一时间的最大值确定总线输出响应信号，第一时间为时钟采样信号从采样地址至输出数据的时间；

对控制器选中状态信号、控制器传输有效状态信号和总线输出响应信号进行与逻辑运算，确定时钟采样信号；

根据时钟采样信号和/或总线输出响应信号对控制器存储的数据进行访问。

在一种可能的实现方式中，根据系统时钟和预设的第一时间的最大值确定总线输出响应信号，包括：

根据系统时钟和预设的第一时间的最大值确定第一计数值；

以系统时钟周期为周期，周期性从零计数值第一计数值；

在计数至第一计数值后，对计数清零，并输出总线输出响应信号。

在一种可能的实现方式中，第一计数值与系统时钟和第一时间的最大值之间的关系为：

T×(D1+1)>Max(tACC)；

其中，T为系统时钟的周期；D1为第一计数值，且选取满足上式的最小整数的D1作为第一计数值；tACC为第一时间，Max(tACC)为第一时间的最大值。

在一种可能的实现方式中，还包括：

为寄存器和存储器分别设置独立的总线接口，在高压编程期间，存储器的总线输出响应信号为释放状态。

基于同样的发明构思，本发明实施例还提供另一种EEPROM控制器的信号生成电路，包括：延迟触发器、锁存器和与门电路；

延迟触发器的输入端用于输入控制信号，延迟触发器的使能端与系统时钟相连；控制信号为控制器选中状态信号、控制器传输有效状态信号和总线输出响应信号进行与逻辑运算后输出的信号；

延迟触发器的输出端与锁存器的输入端相连，锁存器的使能端与系统时钟相连；

锁存器的输出端与与门电路的第一输入端相连，与门电路的第二输入端与系统时钟相连；与门电路的输出端输出时钟采样信号。

在一种可能的实现方式中，还包括：计数器和比较器；

比较器的第一输入端用于输入第二计数值，第二输入端与计数器相连；比较器的输出端输出总线输出响应信号；第二计数值为根据系统时钟和预设的第二时间的最小值确定的计数值，第二时间为时钟采样信号的采样间隔时间；

计数器用于周期性从零计至第二计数值。

在一种可能的实现方式中，锁存器的使能端低电平有效。

基于同样的发明构思，本发明实施例还提供一种基于上述信号生成电路的控制方法，包括：

根据系统时钟和预设的第二时间的最小值确定总线输出响应信号，第二时间为时钟采样信号的采样间隔时间；

对控制器选中状态信号、控制器传输有效状态信号和总线输出响应信号进行与逻辑运算，确定时钟采样信号；

根据时钟采样信号和/或总线输出响应信号对控制器存储的数据进行访问。

在一种可能的实现方式中，根据系统时钟和预设的第二时间的最小值确定总线输出响应信号，包括：

根据系统时钟和预设的第二时间的最小值确定第二计数值；

以系统时钟周期为周期，周期性从零计数值第二计数值；

在计数至第二计数值后，对计数清零，并输出总线输出响应信号。

在一种可能的实现方式中，第二计数值与系统时钟和第二时间的最小值之间的关系为：

T×(D2+1)>Min(tAADW)；

其中，T为系统时钟的周期；D2为第二计数值，且选取满足上式的最小整数的D2作为第二计数值；tAADW为第二时间，Min(tAADW)为第二时间的最小值。

本发明实施例提供的信号生成电路和控制方法，该信号生成电路采用同步设计实现，时钟采样信号AE不是由sys_clk系统时钟域下延时锁存输出，而是直接通过系统时钟sys_clk门控电路得到，从而可以在后端流程中保证setup、hold时序要求。同时，该信号生成电路也节省了CE，ADDR等寄存器锁存电路，且在同样读取时序要求的条件下，AHB总线读取3个数据，图3须在j时刻完成(参见图3中DOUT)，而图7在g时刻即完成，缩短了3个周期，即每读取一个数据所需时钟周期数缩短一个，在大量数据读取中可以明显提升读取速度。因此该信号生成电路节省了分频逻辑电路，且在同样读写时序要求的条件下，可缩短读写所需要开销周期，提升EEPROM数据读写速度。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为现有技术中HJ110EEP读时序示意图；

图2为现有技术中HJ110EEP写时序示意图；

图3为现有技术中传统EEPROM控制器读模式时序图；

图4为现有技术中EEPROM控制器信号生成电路图；

图5为本发明实施例中一种信号生成电路的第一部分结构图；

图6为本发明实施例中一种信号生成电路的第二部分结构图；

图7为本发明实施例中时钟周期为60ns时的读时序图；

图8为本发明实施例中一种控制方法的流程图；

图9为本发明实施例中时钟周期为30ns时的读时序图；

图10为本发明实施例中时钟周期为120ns时的读时序图；

图11为本发明实施例中EEPROM控制器的结构示意图；

图12为本发明实施例中EEPROM控制器写读时序图；

图13为本发明实施例中另一种信号生成电路的第一部分结构图；

图14为本发明实施例中另一种信号生成电路的第二部分结构图；

图15为本发明实施例中时钟周期为120ns时的写时序图；

图16为本发明实施例中另一种控制方法的流程图；

图17为本发明实施例中时钟周期为30ns时的写时序图。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

根据本发明实施例，提供了一种EEPROM控制器的信号生成电路，该电路优先适合读时序，图5为该控制电路的第一部分结构图，图6为第二部分结构图，具体包括：锁存器Latch、与门电路AG、计数器CON和比较器COM。

其中，锁存器Latch的输入端D用于输入控制信号，锁存器Latch的使能端CK与系统时钟sys_clk相连；控制信号为控制器选中状态信号Hsel_d、控制器传输有效状态信号trans[1]和总线输出准备信号hready_in进行与逻辑运算后输出的信号；即如图5所示，控制信号为Hsel_d&trans[1]&hready_in。其中，AMBA(Advanced Microcontroller BusArchitecture，高级微控制器总线架构)系统总线上一般会连接一至多个slave(slave表示“从”的意思，slave总线意为slave端与系统总线相连的接口部分)，总线输出准备信号hready_in为系统总线传输至slave端总线接口的信号，同时每个slave向系统总线发送slave总线输出响应信号hready_out，而总线输出准备信号hready_in为所有slave总线输出响应信号hready_out进行与逻辑运算后的信号，即当所有的slave总线输出响应信号hready_out为高电平时，总线输出准备信号hready_in才为高电平。

锁存器Latch的输出端Q与该与门电路AG的第一输入端相连，与门电路AG的第二输入端与系统时钟sys_clk相连；与门电路AG的输出端输出时钟采样信号AE。

参见图6所示，比较器COM的第一输入端用于输入第一计数值(即图6中的RD_CNT_VLA)，第二输入端与计数器CON相连；比较器COM的输出端输出slave总线输出响应信号hready_out；第一计数值为根据系统时钟和预设的第一时间tACC的最大值确定的计数值，第一时间tACC为时钟采样信号AE从采样地址至输出数据的时间；计数器CON用于以系统时钟为周期，周期性从零计至第一计数值。

本发明实施例中，根据不同系统时钟周期及tACC绝对时间要求，通过拉低hready_out的方式，灵活配置读取一次存储数据所需要的系统时钟的周期数。具体的，当计数器CON从零计至第一计数值RD_CNT_VLA时，表示数据已在AHB总线上准备好，此时可以返回hready_out有效输出，指示AHB总线可将DATA数据取走。

具体的，该第一计数值可以根据寄存器配置实现，根据不同系统时钟频率及EEPROM器件的读写时序要求，可设置寄存器相应不同的值。在系统时钟可变的情况下仍然可以设置相适应的第一计数值，灵活性高。

具体的，锁存器输出端Q的状态不会随输入端D的状态变化而变化，仅有在锁存器处于使能状态时，输出才会随着数据输入发生变化，此时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。本发明实施例中，锁存器Latch的使能端CK低电平有效。EEPROM控制器读时序(假定系统时钟的周期为60ns)参见图7所示。hsel_d高电平即AMBA总线对EEPROM控制器选中状态，trans[1]是高电平即AMBA总线对EEPROM控制器传输有效状态；当二者都为高电平时，表示AMBA总线正在对EEPROM控制器进行读操作或写操作。

如图7所示，由于锁存器Latch的使能端CK低电平有效，故在时刻a的前一系统时钟周期的低电平时间内，锁存器的输出等于输入。由于一般情况下总线输出准备信号hready_in与slave总线输出响应信号hready_out的波形一致，本发明实施例的图7中未示出hready_in，把hready_in与hready_out做波形相同处理。此时由于控制信号为1(本发明实施例中，1表示高电平，0表示低电平)，故锁存器的输出端Q＝1；由于此时sys_clk＝0，故AE＝Q&sys_clk＝0。在时刻a至时刻b时间内，当sys_clk＝1时，由于锁存器的锁存功能，此时Q仍然为1，故此时AE＝1；在sys_clk＝0时，此时由于hready_in＝0(即hready_in与hready_out波形相同)，故控制信号为0，锁存器的输出端Q＝0，AE＝0。在时刻b至时刻c期间，当sys_clk＝1时，此时Q仍为0，故AE＝0；sys_clk＝0时，此时控制信号为1，Q＝1，AE仍然为0。在时刻c至时刻d期间内，此时sys_clk＝1，Q＝1，故AE＝1；之后信号进行周期性变化，原理与上述相似。

本发明实施例提供的信号生成电路，采用同步设计实现，时钟采样信号AE不是由sys_clk系统时钟域下延时锁存输出，而是直接通过系统时钟sys_clk门控电路得到，从而可以在后端流程中保证setup、hold时序要求。同时，该信号生成电路也节省了CE，ADDR等寄存器锁存电路，且在同样读取时序要求的条件下，AHB总线读取3个数据，图3须在j时刻完成(参见图3中DOUT)，而图7在g时刻即完成，缩短了3个周期，即每读取一个数据所需时钟周期数缩短一个，在大量数据读取中可以明显提升读取速度。

基于同样的发明构思，本发明实施例还提供一种基于上述信号生成电路的控制方法，参见图8所示，包括：

步骤801：根据系统时钟和预设的第一时间的最大值确定slave总线输出响应信号，并对所有的slave总线输出响应信号进行与逻辑运算后确定总线输出准备信号；该第一时间为时钟采样信号AE从采样地址至输出数据的时间。

具体的，步骤801中确定slave总线输出响应信号包括步骤A1-A3：

步骤A1、根据系统时钟和预设的第一时间的最大值确定第一计数值；

步骤A2、以系统时钟周期为周期，周期性从零计数值第一计数值；

步骤A3、在计数至第一计数值后，对计数清零，并输出slave总线输出响应信号。

优选的，第一计数值与系统时钟和第一时间的最大值之间的关系为：

T×(D1+1)>Max(tACC)；

其中，T为系统时钟的周期；D1为第一计数值，且选取满足上式的最小整数的D1作为第一计数值；tACC为第一时间，Max(tACC)为第一时间的最大值。

本发明实施例中，对于读时序，针对不同系统时钟频率下(时钟周期分别为30ns,60ns,120ns)读EEPROM数据时，需要首先配置读周期寄存器SFR.RD_CNT_VAL。由于tACC的要求是Max.＝80ns，即AE采样数据地址后，最晚在80ns内输出稳定的数据。故AE上升沿之后，至少要保证80ns后才能去采样DATA数据(这样在采样数据时，能保证数据一定是有效输出状态)，所以系统时钟周期T和RD_CNT_VAL(即第一计数值D1)需要满足上式。

例如，以系统时钟的周期T为30ns为例，同时设读模式下tACC的最大值为80ns(参见表1所示)，则此时D1为2，即RD_CNT_VLA＝2，此时slave总线输出响应信号hready_out和时钟采样信号AE的时序图参加图9所示。同理，在T为60ns时，D1为1，其时序图参见上述的图6。在T为120ns时，此时D1＝0，时序图参见图10所示。

步骤802：对控制器选中状态信号、控制器传输有效状态信号和总线输出准备信号进行与逻辑运算，确定时钟采样信号AE。

步骤803：根据时钟采样信号AE和/或slave总线输出响应信号对控制器存储的数据进行访问。

本发明实施例提供的控制方法，可以配置AHB总线协议的读写周期，根据不同系统时钟频率及EEPROM器件的读写时序要求，可设置寄存器相应不同的值。在系统时钟可变的情况下仍然可以设置相适应的第一计数值，灵活性高。

优选的，该控制方法还包括：为寄存器和存储器分别设置独立的总线接口，在高压编程期间，存储器的总线输出响应信号为释放状态。

本发明实施例中，此EEPROM控制器需要既对控制器的寄存器数据访问，也需要对EEPROM存储器数据访问，如图11，本设计中对这两种不同数据的访问采用了两套各自独立的AHB接口，即对AMBA总线来说，EEPROM控制器的寄存器及EEPROM的数据区(即存储器)相当于是两个独立的访问对象。

本发明实施例中，*_r代表控制器对EEPROM寄存器的AHB接口，*_d代表控制器对EEPROM存储器数据的AHB接口。例如，hready_d表示存储器的slave总线输出响应信号hready_out；hready_r表示寄存器器的slave总线输出响应信号hready_out。

具体的，在EEPROM高压编程期间，EEPROM数据区总线接口的hready_d是释放掉的(即此时hready_d是高电平，CPU能继续访问系统任意资源)，但此时如果有访问EEPROM数据区,该次访问会被记录，同时hready_d拉低(即hready_d为低电平)，直到EEPROM编程完毕才会处理其读写操作。如图12(时钟周期为60ns)，在AHB总线向EEPROM控制器写入数据d1,d2后，CPU在时刻g发起高压编程操作，此时hready_d为高，而高压编程期间又有AHB总线在时刻i读取地址a3的操作，此时该读操作被记录，同时hready_d拉低，直到EEPROM编程完毕done信号出来后才会处理刚才记录下的读操作。

由于EEPROM控制器需要既对寄存器数据访问，也需要对EEPROM存储数据访问，本设计中对这两种不同数据的访问用了两套AHB接口，分别设置独立的总线接口。在EEPROM高压编程期间，写数据hready是释放掉的，此时CPU可以访问系统中任意资源。若访问EEPROM存储器，则会等到高压编程完毕后再处理该次读写操作；若访问EEPROM寄存器，则总线能无等待地读写成功。

本发明实施例还提供另一种EEPROM控制器的信号生成电路，该信号生成电路优先用于写模式，参见图13和图14所示，包括：延迟触发器DFF、锁存器Latch、与门电路AG、计数器CON和比较器COM。

延迟触发器DFF的输入端D用于输入控制信号，延迟触发器DFF的使能端CK与系统时钟sys_clk相连；控制信号为控制器选中状态信号Hsel_d、控制器传输有效状态信号trans[1]和总线输出准备信号hready_in进行与逻辑运算后输出的信号；即如图13所示，控制信号为Hsel_d&trans[1]&hready_in。

延迟触发器的输出端Q与锁存器Latch的输入端D相连，锁存器Latch的使能端CK与系统时钟sys_clk相连。

锁存器Latch的输出端Q与上述的与门电路AG的第一输入端相连，与门电路AG的第二输入端与系统时钟sys_clk相连；与门电路AG的输出端输出时钟采样信号AE。其中，锁存器Latch的使能端CK低电平有效。

具体的，比较器COM的第一输入端用于输入第二计数值WR_CNT_VAL，比较器COM的第二输入端与计数器CON相连；比较器COM的输出端输出slave总线输出响应信号hready_out；第二计数值为根据系统时钟和预设的第二时间tAADW的最小值确定的计数值，第二时间tAADW为时钟采样信号AE的采样间隔时间(参见图2所示)；总线输出准备信号hready_in为所有的slave总线输出响应信号hready_out进行与逻辑运算后输出的信号；计数器CON用于以系统时钟为周期，周期性从零计至第二计数值。

由于AMBA(Advanced Microcontroller Bus Architecture)总线写时序中，数据总线wdata比地址总线haddr要晚一个周期、而EEPROM写操作中，AE需要同时去采样wdata和haddr，故首先haddr需要锁存一个周期，同时AE(AE_wr)的产生需要先将hsel_d及trans[1]锁存一个周期后再去门控sys_clk，如此AE_wr采样wdata和haddr的setup/hold时序才能满足要求。故写时序时的信号生成电路需要设置延迟触发器。

本发明实施例中，延迟触发器DFF用于对控制信号进行延迟处理，由于延迟触发器DFF的使能端CK与系统时钟sys_clk相连，故将控制信号延迟系统时钟的一个周期。对于写时序，以系统时钟周期为120ns为例，此时写时序参见图15所示，图15中未示出trans[1]，且sel_d与Hsel_d表示同一信号。延迟触发器DFF的作用在于将控制信号延迟系统时钟的一个周期，hready_out一直为高电平，故该控制信号的波形与图15中的sel_d信号波形相同，经过延迟触发器DFF输出的波形为图15中的GATING信号，即图13中延迟触发器DFF的输出端Q输出的波形为GATING。之后获得AE的过程与上述图5所示信号生成电路的原理相同，此处不再赘述。

下面详细介绍上述信号生成电路的控制方法，参见图16所示，包括：

步骤161：根据系统时钟和预设的第二时间的最小值确定slave总线输出响应信号，并对所有slave总线输出响应信号进行与逻辑运算后确定总线输出准备信号；第二时间为时钟采样信号AE的采样间隔时间。

其中，根据系统时钟和预设的第二时间的最小值确定slave总线输出响应信号，具体包括：

步骤B1、根据系统时钟和预设的第二时间的最小值确定第二计数值；

步骤B2、以系统时钟周期为周期，周期性从零计数值第二计数值；

步骤B3、在计数至第二计数值后，对计数清零，并输出slave总线输出响应信号。

其中，第二计数值与系统时钟和第二时间的最小值之间的关系为：

T×(D2+1)>Min(tAADW)；

其中，T为系统时钟的周期；D2为第二计数值，且选取满足上式的最小整数的D2作为第二计数值；tAADW为第二时间，Min(tAADW)为第二时间的最小值。

本发明实施例中，对于写时序，针对不同系统时钟频率下(时钟周期分别为30ns,60ns,120ns)写EEPROM数据，需要首先配置写周期寄存器SFR.WR_CNT_VAL。由于tAADW的要求是Min.＝100ns(此时没有tACC的要求,见图2表2),所以系统时钟周期T和WR_CNT_VAL(即第二计数值D2，同时WR_CNT_VAL代表的是hready_out拉低的时钟周期数)需要满足上述的关系：T×(D2+1)>Min(tAADW)。

例如，系统时钟的周期T为30ns为例，此时D2＝3，即WR_CNT_VAL＝3，此时slave总线输出响应信号hready_out和时钟采样信号AE的时序图参加图17所示。同理，在T为60ns时，D2为1。在T为120ns时，此时D1＝0，时序图参见上述的图15所示。

步骤162：对控制器选中状态信号、控制器传输有效状态信号和总线输出准备信号进行与逻辑运算，确定时钟采样信号AE。

步骤163：根据时钟采样信号AE和/或slave总线输出响应信号对控制器存储的数据进行访问。

本发明实施例提供的信号生成电路和控制方法，该信号生成电路采用同步设计实现，时钟采样信号AE不是由sys_clk系统时钟域下延时锁存输出，而是直接通过系统时钟sys_clk门控电路得到，从而可以在后端流程中保证setup、hold时序要求。同时，该信号生成电路也节省了CE，ADDR等寄存器锁存电路，且在同样读取时序要求的条件下，AHB总线读取3个数据，图3须在j时刻完成(参见图3中DOUT)，而图7在g时刻即完成，缩短了3个周期，即每读取一个数据所需时钟周期数缩短一个，在大量数据读取中可以明显提升读取速度。因此该信号生成电路节省了分频逻辑电路，且在同样读写时序要求的条件下，可缩短读写所需要开销周期，提升EEPROM数据读写速度。

同时，根据不同系统时钟周期可以灵活配置读取一次存储数据所需要的系统时钟的周期数。可以解决其现有技术无法变动系统时钟周期的需求，大大增加了系统配置的灵活性，并使得在任意时期周期条件下均可以最佳性能去读写EEPROM数据。对这两种不同数据的访问用了两套AHB接口，分别设置独立的总线接口，提高了CPU的运行效率，提升了系统性能。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (11)

1.一种EEPROM控制器的信号生成电路，其特征在于，包括：锁存器、与门电路、计数器和比较器；

所述锁存器的输入端用于输入控制信号，所述锁存器的使能端与系统时钟相连；所述控制信号为控制器选中状态信号、控制器传输有效状态信号和总线输出准备信号进行与逻辑运算后输出的信号；

所述锁存器的输出端与所述与门电路的第一输入端相连，所述与门电路的第二输入端与系统时钟相连；所述与门电路的输出端输出时钟采样信号；

所述比较器的第一输入端用于输入第一计数值，第二输入端与所述计数器相连；所述比较器的输出端输出slave总线输出响应信号；所述第一计数值为根据系统时钟和预设的第一时间的最大值确定的计数值，所述第一时间为时钟采样信号从采样地址至输出数据的时间；所述总线输出准备信号为所有的所述slave总线输出响应信号进行与逻辑运算后输出的信号；

所述计数器用于周期性从零计至所述第一计数值。

2.根据权利要求1所述的信号生成电路，其特征在于，所述锁存器的使能端低电平有效。

3.一种基于如权利要求1或2所述的信号生成电路的控制方法，其特征在于，包括：

根据系统时钟和预设的第一时间的最大值确定slave总线输出响应信号，并对所有slave总线输出响应信号进行与逻辑运算后确定总线输出准备信号；所述第一时间为时钟采样信号从采样地址至输出数据的时间；

对控制器选中状态信号、控制器传输有效状态信号和所述总线输出准备信号进行与逻辑运算，确定时钟采样信号；

根据所述时钟采样信号和/或所述slave总线输出响应信号对控制器存储的数据进行访问。

4.根据权利要求3所述的方法，其特征在于，所述根据系统时钟和预设的第一时间的最大值确定slave总线输出响应信号，包括：

根据系统时钟和预设的第一时间的最大值确定第一计数值；

以系统时钟周期为周期，周期性从零计数至所述第一计数值；

在计数至所述第一计数值后，对计数清零，并输出slave总线输出响应信号。

5.根据权利要求4所述的方法，其特征在于，所述第一计数值与系统时钟和第一时间的最大值之间的关系为：

T×(D1+1)>Max(tACC)；

其中，T为系统时钟的周期；D1为第一计数值，且选取满足上式的最小整数的D1作为第一计数值；tACC为第一时间，Max(tACC)为第一时间的最大值。

6.根据权利要求3-5任一所述的方法，其特征在于，还包括：

为寄存器和存储器分别设置独立的总线接口，在高压编程期间，所述存储器的slave总线输出响应信号为释放状态。

7.一种EEPROM控制器的信号生成电路，其特征在于，包括：延迟触发器、锁存器、与门电路、计数器和比较器；

所述延迟触发器的输入端用于输入控制信号，所述延迟触发器的使能端与系统时钟相连；所述控制信号为控制器选中状态信号、控制器传输有效状态信号和总线输出准备信号进行与逻辑运算后输出的信号；

所述延迟触发器的输出端与所述锁存器的输入端相连，所述锁存器的使能端与系统时钟相连；

所述锁存器的输出端与所述与门电路的第一输入端相连，所述与门电路的第二输入端与系统时钟相连；所述与门电路的输出端输出时钟采样信号；

所述比较器的第一输入端用于输入第二计数值，第二输入端与所述计数器相连；所述比较器的输出端输出slave总线输出响应信号；所述第二计数值为根据系统时钟和预设的第二时间的最小值确定的计数值，所述第二时间为时钟采样信号的采样间隔时间；所述总线输出准备信号为所有的所述slave总线输出响应信号进行与逻辑运算后输出的信号；

所述计数器用于周期性从零计至所述第二计数值。

8.根据权利要求7所述的信号生成电路，其特征在于，所述锁存器的使能端低电平有效。

9.一种基于如权利要求7或8所述的信号生成电路的控制方法，其特征在于，包括：

根据系统时钟和预设的第二时间的最小值确定slave总线输出响应信号，并对所有slave总线输出响应信号进行与逻辑运算后确定总线输出准备信号；所述第二时间为时钟采样信号的采样间隔时间；

对控制器选中状态信号、控制器传输有效状态信号和所述总线输出准备信号进行与逻辑运算，确定时钟采样信号；

根据所述时钟采样信号和/或所述slave总线输出响应信号对控制器存储的数据进行访问。

10.根据权利要求9所述的方法，其特征在于，所述根据系统时钟和预设的第二时间的最小值确定slave总线输出响应信号，包括：

根据系统时钟和预设的第二时间的最小值确定第二计数值；

以系统时钟周期为周期，周期性从零计数至所述第二计数值；

在计数至所述第二计数值后，对计数清零，并输出slave总线输出响应信号。

11.根据权利要求10所述的方法，其特征在于，所述第二计数值与系统时钟和第二时间的最小值之间的关系为：

T×(D2+1)>Min(tAADW)；

其中，T为系统时钟的周期；D2为第二计数值，且选取满足上式的最小整数的D2作为第二计数值；tAADW为第二时间，Min(tAADW)为第二时间的最小值。