CN104063351B - 一种用于乒乓防冲突的高速复接器同步串行接口设计方法 - Google Patents

Abstract

本发明一种用于乒乓防冲突的高速复接器同步串行接口设计方法包括步骤如下：确定高速复接器同步串行通讯接口的发送字节数；高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正；根据修正后的波门和外部处理器访问的相对时延进行防冲突处理，调节数据发送时机；处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控制，实现乒乓缓冲区的控制切换；在处理器控制下和修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。本发明通过上述冲突处理方法，提高了高速复接器同步串行接口通信的可靠性和稳定性。

Description

一种用于乒乓防冲突的高速复接器同步串行接口设计方法

技术领域

本发明涉及一种用于乒乓防冲突的高速复接器同步串行接口设计方法，适用于高速复接器同步串行接口的防冲突处理，属于串行接口通信计数领域。

背景技术

控制计算机获取多个不同或相同的相机图像、敏感器数据、执行机构的状态及控制参数、遥测数据和时间码等信息，这些信息从低速率到高速率都有，需利用有限的物理信道高效率的向下传输。完成高效传输的通信结构即高速复接器，它的传输带宽和速率都非常高，可以把多路窄带宽和低速信号通过多路复接合并成一路高速率的信号进行传输，在接收端再通过分接还原各路信号信息。由于星载应用，高速复接器工作原理的复杂性和应用环境的特殊性，因此一般采用具有抗辐照能力的FPGA芯片实现高速复接器同步串行接口功能。高速复接器同步串行接口协议要求具备三线制、一定码速率下的被动受控同步通信功能，总线分为一路码元时钟，一路波门信号，一路回送数据信号。FPGA采用常规全同步设计方法。

在高速复接器同步串行接口设计时存在着如下应用问题需要解决：

(1)由于电缆、PCB等链路延时，造成波门信号与码元时钟信号之间产生相位偏差，使得波门信号的上升沿可能超前于时钟沿，也可能滞后于时钟沿，甚至在时钟沿附近电平处于不稳定状态，数据发送受波门和码元时钟的控制，波门与码元时钟相对相位关系的变化将对数据传输的正确产生影响。

(2)由于高速复接器通信数据量十分巨大，各设备提供数据速率不一致，要求高速复接器同步通信接口具备乒乓控制功能，由于乒乓控制的使用需要处理随机读取同步串口当前乒乓存储区的空满状态，对控制寄存器进行写操作，控制高速复接器功能正常运行。乒乓访问控制操作增加了缓存区总线通信吞吐量以及共享总线仲裁控制的复杂度，加剧了总线负担，提升了同步通信错误的风险。

(3)处理器对同步串口乒乓控制的操作，使得高速复接器同步串口除波门信号和码元时钟外又多了一个控制源，存在处理器与波门信号两个异步控制源同时控制串口工作的模式冲突。由于波门到来时刻与处理器访问同步串口控制器为异步操作，高速复接器通信过程中，存在的潜在的处理器读写时刻与波门上升沿到来时刻，相对相位漂移带来的时机冲突风险。

发明内容

本发明的技术解决问题是：提供了一种用于乒乓防冲突的高速复接器同步串行接口设计方法，本发明在被动控制及处理器总线时机错误风险模式下，有效避免了乒乓访问冲突，提高了高速复接器同步串行接口通信的可靠性和稳定性，实现了最优化设计。

本发明的技术解决方案：

一种用于乒乓防冲突的高速复接器同步串行接口设计方法包括步骤如下：

(1)根据外部输入的波门信号的宽度，确定高速复接器同步串行通讯接口的发送字节数；

(2)高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正；

(3)根据步骤(2)中修正后的波门和外部处理器(处理器用于配置高速复接器同步串行通讯接口中的控制寄存器，进而控制高速复接器同步串行通讯接口的数据信号的接发)访问的相对时延进行防冲突处理，调节数据发送时机；

(4)处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控

制，实现乒乓缓冲区的控制切换；

(5)在处理器控制下和步骤(2)中修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。

所述步骤(1)中的发送字节数为128或64。

所述步骤(2)中进行输入波门与码元时钟相位关系调节的具体方法如下：

利用6倍码元时钟频率的系统时钟对码元时钟和外部输入的波门分别进行进行二级锁存用于完成防亚稳态处理和四级锁存，使得锁存后的输入波门上升沿滞后于内部码元时钟sync_clk的上升沿两个系统时钟周期宽度的时间。

其目的是由于电缆、PCB等链路延时，造成波门信号与码元时钟信号之间产生相位偏差，使得波门信号的上升沿可能超前于时钟沿，也可能滞后于时钟沿，甚至在时钟沿附近电平处于不稳定状态，数据发送受波门和码元时钟的控制，波门与码元时钟相对相位关系的变化将对数据传输的正确产生影响。将内部使用波门gate上升沿固定设置为滞后于内部码元时钟sync_clk的上升沿两个系统时钟周期宽度的时间后，可以使其相对相位关系稳健固定，便于后续可信数据处理。

对所述锁存后的输入波门进行修正的具体实现方法如下：

同步串行通讯接口检测到锁存后的输入波门上升沿后，同步串行通讯接口的内部波门置位为有效态1，在每一码元时钟下降沿对内部波门进行计数，当累加至步骤(1)中波门发送字节个数时，内部波门置位为无效态0，停止接收锁存后的输入波门；若锁存后的外部波门停止输入时，内部波门计数未达到步骤(1)中波门发送字节个数时则内部波门置位为无效态0，生成输入波门故障标志，并返回至外部。(动态的调节配置波门宽度，合理利用时隙，提高传输速度。)

所述步骤(3)中对修正后的波门和处理器访问的相对时延进行自适应防冲突处理的具体实现如下：

步骤a：当处理器向高速复接器的控制寄存器操作，写入要发送数据个数时，若乒或乓已使能，则进入步骤b；若乒或乓正在发送，则进入状态c；若乓既未发送，也未使能，则进入状态d；

步骤b：若乒已使能，则等待乓发送完成并进入步骤d，或若乓已使能，则等待乒发送完成并进入状态d；

步骤c：若乒正在发送，则等待乓发送完成并进入步骤d，或若乓正在发送，则等待乒发送完成并进入状态d；

步骤d：当修正后的波门为1有效时，则乒或乓开始发送数据，并进入状态e；否则修正后的波门为0时表示发送结束，进入步骤f；

步骤e：上一帧乒或乓发送数据未完成，则等待下一个修正后的波门上升沿起始，并进入步骤g；

步骤f：当前无乒乓发送，则等待修正后的波门上升沿起始，并进入步骤g；

步骤g：若乒或乓已发送数据个数等于写入的发送数据个数，进入步骤h；

步骤h：若高速复接器检测到修正后的波门的下降沿，则跳转到步骤a。

另外状态机的跳转需外部信号触发，为避免外部设备故障或单粒子效应影响造成状态机等待外部信号触发陷入死锁，本设计在控制寄存器中设置了清FIFO位，可通过软件操作在任一状态机状态下，通过处理器操作将状态机强制拉回初始态，避免死锁。

所述步骤(4)的根据状态寄存器进行乒乓总线控制的具体实现方法如下：

处理器读取高速复接器的状态寄存器的信息并对该信息进行判断，若乒或乓已使能，则禁止向乒或乓缓冲区写入和发送下一帧待数据；若当前乒或乓的未使能，向乒或乓写入和发送下一帧数据(乒使能或者未使能不影响乓使能或未使能，比如乒使能时，禁止向乒写入和发送下一帧数据，此时乓可能未使能，可以向乓写入和发送下一帧数据)。乓区总线控制与乒总线控制原理相同，可有效避免乒乓总线的访问冲突。

所述步骤(5)的将乒乓数据缓冲区内数据转换为串行数据并完成乒乓数据仲裁后输出的具体实现方法如下：

(5a)当处理器向高速复接器的控制寄存器写入要发送的数据个数以及控制乒或乓使能发送时并且步骤(2)中修正后的波门为1有效时，处理器从乒乓数据缓冲区读取需要发送的数据并将该数据的第一个字节的第一bit数存放在高速复接器的数据线上；由3可知，波门信号上升沿延迟码元时钟上升沿两个系统时钟周期，这要求必须在发送数据之前先将第一个要发送的bit数提前放到数据线上。要在每一帧数据第一个波门到来前预置一个bit数据，以便在波门到来后第一个码元时钟下降沿进行取数操作。预置数据由处理器读写操作完成。

(5b)、第一个字节后续的多位bit数据以及缓存区中第一字节后的待发送数据按照并串转换顺序在修正后的波门有效期间内以及每个码元时钟的上升沿依次发送到数据线。

本发明与现有技术相比有益效果为：

(1)本发明对高速串行通讯接口的采样时钟相位或采样延时进行自适应调整，并保证了数据对齐与同步，确保数据采样准确。

(2)本发明解决了高速复接器同步串行通讯设计和应用中存在的多激励源控制、乒乓访存冲突、多配置模式和处理器访问与波门控制的时机冲突问题，并有效乒乓操作控制域功能进行独立划分和管理，满足高速复接器协议要求的大数据量、高速率串行通讯功能。

(3)本发明受高速复接器波门、码元时钟信号以及处理器两个外部激励源控制，实现了不同速率、大数据量通信设备的应用需求。

(4)本发明具备乒乓访问控制功能，处理器根据状态寄存器实现了乒乓访问控制操作，避免乒乓访存冲突。

(5)本发明可避免处理器读写时刻与波门上升沿到来时刻相对相位漂移带来的时机冲突风险。

(6)本发明是针对星载控制计算机提出的一种乒乓防冲突高速复接器同步串行接口设计方法，实现载体可以是多样的，具有系统需求兼容性和通用性，比如初期在FPGA上应用外，根据需要可进行适当调整，转化为抗辐射加固的ASIC应用；本发明避免多激励源模式冲突、乒乓访存冲突和处理器读写与波门有效沿到来的时机冲突提供了解决途径，并有效解决型号应用中的技术难题，具有重要的现实应用价值。

附图说明

图1为本发明方法流程示意图；

图2为本发明同步串行接口结构示意图。

具体实施方式

下面结合附图对本发明的工作原理和工作过程做进一步解释和说明。

本发明一种用于乒乓防冲突的高速复接器同步串行接口设计方法包括步骤如下：

(1)根据外部输入的波门信号的宽度，确定高速复接器同步串行通讯接口的发送字节数为128或64。

(2)高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正。

如图2所示，高速复接器包括乒乓状态寄存器、乒乓控制寄存器、乒乓总线控制、波门与码元调节模块、波门修正模块，数据选通模块；波门与码元调节模块将输入的波门和码元进行调节并将调节后的波门和码元时钟分别发送至波门修正模块、乒乓状态寄存器和乒乓控制寄存器；数据选通模块控制高速复接器与数据线的通信；乒乓总线控制乒乓状态寄存器、乒乓控制寄存器与乒乓数据缓冲区的数据交互。

(1)乒状态寄存器：地址：00H。属性：只读。15-0位对应功能：D15,乒正在发送标志。D12-0,乒未发送数据个数。复位：全‘0’。

(2)乓状态寄存器：地址：01H。属性：只读。15-0位对应功能：D15,乓正在发送标志。D12-0,乓未发送数据个数。复位：全‘0’。

(3)乒控制寄存器：地址：02H。属性：可读可写。15-0位对应功能：D15，乒使能(0有效)。D14，乒清FIFO,清FIFO同时将状态机状态归零，进行乒发送控制初始化。D12-0，写入乒要发送的数据个数。复位：全‘0’。

(4)乓控制寄存器：地址：03H。属性：可读可写。15-0位对应功能：D15，乓使能(0有效)。D14，乓清FIFO，清FIFO同时将状态机状态归零，进行乓发送控制初始化。D12-0，写入乓要发送的数据个数。复位：全‘0’。

高速复接器同步串行接口通信协议约定，共三个信号线完成数据传输：波门、码元时钟和数据线。其中波门、码元时钟为高速复接器同步串行接口的输入信号，数据线为高速复接器同步串行接口的输出信号。

高速复接器同步串行接口的外部控制源之一，当波门和码元时钟均有效，同时处理器配置相应寄存器为有效时，高速复接器同步串口输出数据。

处理器为通用的处理器(如DSP、单片机、CPU等)，其作用为从状态寄存器中读取数据，获取当前高速复接器同步串行接口的工作状态。以及向控制寄存器中写入相应配置数据，控制高速复接器同步串行接口发送数据。

乒乓缓冲区用来缓存要发送的数据，外部处理器将要发送数据写入乒乓缓冲区，当波门和码元时钟均有效，同时处理器配置相应寄存器为有效时，高速复接器同步串口并串转换模块在乒乓总线的控制下从数据缓冲区中读取并行数据转换为串行数据输出。

进行输入波门与码元时钟相位关系调节的具体方法如下：

利用6倍码元时钟频率的系统时钟对码元时钟和外部输入的波门分别进行进行二级锁存用于完成防亚稳态处理和四级锁存，使得锁存后的输入波门上升沿滞后于内部码元时钟sync_clk的上升沿两个系统时钟周期宽度的时间。

其目的是由于电缆、PCB等链路延时，造成波门信号与码元时钟信号之间产生相位偏差，使得波门信号的上升沿可能超前于时钟沿，也可能滞后于时钟沿，甚至在时钟沿附近电平处于不稳定状态，数据发送受波门和码元时钟的控制，波门与码元时钟相对相位关系的变化将对数据传输的正确产生影响。将内部使用波门gate上升沿固定设置为滞后于内部码元时钟sync_clk的上升沿两个系统时钟周期宽度的时间后，可以使其相对相位关系稳健固定，便于后续可信数据处理。

对所述锁存后的输入波门进行修正的具体实现方法如下：

同步串行通讯接口检测到锁存后的输入波门上升沿后，同步串行通讯接口的内部波门置位为有效态1，在每一码元时钟下降沿对内部波门进行计数，当累加至步骤(1)中波门发送字节个数时，内部波门置位为无效态0，停止接收锁存后的输入波门；若锁存后的外部波门停止输入时，内部波门计数未达到步骤(1)中波门发送字节个数时则内部波门置位为无效态0，生成输入波门故障标志，并返回至外部。(动态的调节配置波门宽度，合理利用时隙，提高传输速度。)

(3)根据步骤(2)中修正后的波门和外部处理器(处理器用于配置高速复接器同步串行通讯接口中的控制寄存器，进而控制高速复接器同步串行通讯接口的数据信号的接发)访问的相对时延进行防冲突处理，调节数据发送时机；对修正后的波门和处理器访问的相对时延进行自适应防冲突处理的具体实现如下：

步骤a：当处理器向高速复接器的控制寄存器操作，写入要发送数据个数时，若乒或乓已使能，则进入步骤b；若乒或乓正在发送，则进入状态c；若乓既未发送，也未使能，则进入状态d；若乒既未发送，也未使能，则进入状态f；

步骤b：若乒已使能，则等待乓发送完成并进入步骤d，或若乓已使能，则等待乒发送完成并进入状态d；

步骤c：若乒正在发送，则等待乓发送完成并进入步骤d，或若乓正在发送，则等待乒发送完成并进入状态d；

步骤d：当修正后的波门为1有效时，则乒或乓开始发送数据，并进入状态e；否则修正后的波门为0时表示发送结束，进入步骤f；

步骤e：上一帧乒或乓发送数据未完成，则等待下一个修正后的波门上升沿起始，并进入步骤g；

步骤f：当前无乒乓发送，则等待修正后的波门上升沿起始，并进入步骤g；

步骤g：若乒或乓已发送数据个数等于写入的发送数据个数，进入步骤h；

步骤h：若高速复接器检测到修正后的波门的下降沿，则跳转到步骤a。

另外状态机的跳转需外部信号触发，为避免外部设备故障或单粒子效应影响造成状态机等待外部信号触发陷入死锁，本设计在控制寄存器中设置了清FIFO位，可通过软件操作在任一状态机状态下，通过处理器操作将状态机强制拉回初始态，避免死锁。

(4)处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控制，实现乒乓缓冲区的控制切换；根据状态寄存器进行乒乓总线控制的具体实现方法如下：

处理器读取高速复接器的状态寄存器的信息并对该信息进行判断，若乒或乓已使能，则禁止向乒或乓缓冲区写入和发送下一帧待数据；若当前乒或乓的未使能，向乒或乓写入和发送下一帧数据(乒使能或者未使能不影响乓使能或未使能，比如乒使能时，禁止向乒写入和发送下一帧数据，此时乓可能未使能，可以向乓写入和发送下一帧数据)。乓区总线控制与乒总线控制原理相同，可有效避免乒乓总线的访问冲突。

(5)在处理器控制下和步骤(2)中修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。

将乒乓数据缓冲区内数据转换为串行数据并完成乒乓数据仲裁后输出的具体实现方法如下：

(5a)当处理器向高速复接器的控制寄存器写入要发送的数据个数以及控制乒或乓使能发送时并且步骤(2)中修正后的波门为1有效时，处理器从乒乓数据缓冲区读取需要发送的数据并将该数据的第一个字节的第一bit数存放在高速复接器的数据线上；由3可知，波门信号上升沿延迟码元时钟上升沿两个系统时钟周期，这要求必须在发送数据之前先将第一个要发送的bit数提前放到数据线上。要在每一帧数据第一个波门到来前预置一个bit数据，以便在波门到来后第一个码元时钟下降沿进行取数操作。预置数据由处理器读写操作完成。

(5b)、第一个字节后续的多位bit数据以及缓存区中第一字节后的待发送数据按照并串转换顺序在修正后的波门有效期间内以及每个码元时钟的上升沿依次发送到数据线。

本发明未公开技术属本领域技术人员公知常识。

Claims (7)

1.一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于包括步骤如下：

(1)根据外部输入的波门信号的宽度，确定高速复接器同步串行通讯接口的发送字节数；

(2)高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正；

(3)根据步骤(2)中修正后的波门和外部处理器访问的相对时延进行防冲突处理，调节数据发送时机；

(4)处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控制，实现乒乓缓冲区的控制切换；

(5)在处理器控制下和步骤(2)中修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。

2.根据权利要求1所述的一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于：所述步骤(1)中的发送字节数为128或64。

3.根据权利要求1所述的一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于：所述步骤(2)中进行输入波门与码元时钟相位关系

调节的具体方法如下：

利用6倍码元时钟频率的系统时钟对码元时钟和外部输入的波门分别进行二级锁存用于完成防亚稳态处理和四级锁存，使得锁存后的输入波门上升沿滞后于内部码元时钟sync_clk的上升沿两个系统时钟周期宽度的时间。

4.根据权利要求3所述的一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于：对所述锁存后的输入波门进行修正的具体实现方法如下：

同步串行通讯接口检测到锁存后的输入波门上升沿后，同步串行通讯接口的内部波门置位为有效态1，在每一码元时钟下降沿对内部波门进行计数，当累加至步骤(1)中波门发送字节个数时，内部波门置位为无效态0，停止接收锁存后的输入波门；若锁存后的外部波门停止输入时，内部波门计数未达到步骤(1)中波门发送字节个数时则内部波门置位为无效态0，生成输入波门故障标志，并返回至外部。

5.根据权利要求1所述的一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于：所述步骤(3)中对修正后的波门和处理器访问的相对时延进行自适应防冲突处理的具体实现如下：

步骤a：当处理器向高速复接器的控制寄存器操作，写入要发送数据个数时，若乒或乓已使能，则进入步骤b；若乒或乓正在发送，则进入状态c；若乓既未发送，也未使能，则进入状态d；若乒既未发送，也未使能，则进入状态f；

步骤b：若乒已使能，则等待乓发送完成并进入步骤d，或若乓已使能，则等待乒发送完成并进入状态d；

步骤c：若乒正在发送，则等待乓发送完成并进入步骤d，或若乓正在发送，则等待乒发送完成并进入状态d；

步骤d：当修正后的波门为1有效时，则乒或乓开始发送数据，并进入状态e；否则修正后的波门为0时表示发送结束，进入步骤f；

步骤e：上一帧乒或乓发送数据未完成，则等待下一个修正后的波门上升沿起始，并进入步骤g；

步骤f：当前无乒乓发送，则等待修正后的波门上升沿起始，并进入步骤g；

步骤g：若乒或乓已发送数据个数等于写入的发送数据个数，进入步骤h；

步骤h：若高速复接器检测到修正后的波门的下降沿，则跳转到步骤a。

6.根据权利要求1所述的一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于：所述步骤(4)的根据状态寄存器进行乒乓总线控制的具体实现方法如下：

处理器读取高速复接器的状态寄存器的信息并对该信息进行判断，若乒或乓已使能，则禁止向乒或乓缓冲区写入和发送下一帧数据；若当前乒或乓的未使能，向乒或乓写入和发送下一帧数据。

7.根据权利要求1所述的一种用于乒乓防冲突的高速复接器同步串行接口设计方法，其特征在于：所述步骤(5)的将乒乓数据缓冲区内数据转换为串行数据并完成乒乓数据仲裁后输出的具体实现方法如下：

(5a)当处理器向高速复接器的控制寄存器写入要发送的数据个数以及控制乒或乓使能发送时并且步骤(2)中修正后的波门为1有效时，处理器从乒乓数据缓冲区读取需要发送的数据并将该数据的第一个字节的第一bit数存放在高速复接器的数据线上；

(5b)、第一个字节后续的多位bit数据以及缓存区中第一字节后的待发送数据按照并串转换顺序在修正后的波门有效期间内以及每个码元时钟的上升沿依次发送到数据线。