CN1617589A - 大容量数字视频广播多节目传输流传输系统及其方法 - Google Patents

Abstract

本发明公开一种大容量DVB多节目TS流传输系统及其方法，在传输过程中复合TS流包含TS包到达的时间标签、端口路由，仅利用单根光纤在单一光波长即可按照端口路由分组传输大容量DVB节目码流，传输过程中不改变DVB传输流的特性，实现多路TS流的复接，解复接过程。

Description

大容量数字视频广播多节目传输流传输系统及其方法

【技术领域】：

本发明涉及一种数字视频广播DVB传输流TS的传输系统及方法。

【背景技术】：

目前还没有专门用于大容量数字视频广播传输流即DVB--TS流的传输技术和设备，在骨干网上的数字视频广播节目传输流长距离传输一般是通过SDH系统在光纤中传输，上载到SDH系统或下载都要通过网络适配器进行数字码流格式的变换，由于SDH帧结构中安排了大约占总信号5％的丰富的开销比特，以加强网络的运行、管理和维护能力，因此网络资源开销大，传输效率不高，同时SDH每个通道不管所传数字视频广播节目传输流的码率如何变化，都必须占用固定量的网络资源，所以造成大量的网络资源浪费，使运行费用或租金高居不下。IP Over SDH目前尚不支持虚拟专用网VPN和电路仿真；对大规模的网络须处理庞大、复杂的路由表，而且查找困难，路由信息占用较大的带宽。

SDH传输技术，广泛应用于传输领域，它的一系列优点非常适合于广播信号的传输。但由于SDH技术原主要是为传输话音和数据业务而制定的，对视频而言它还有许多需完善的地方，如使用SDH技术传输广播电视信号时，要求有较好的时钟同步性能和抖动性能。网络的同步性能差会引起指针调整，而指针调整会使彩色电视信号瞬时变色，网络的抖动性能不好，会引起解码器输出端产生抖动，引起信号色彩变化。

近年我国开始全面推进有线电视从模拟向数字整体转换，百姓将通过有线数字电视收听收看更加丰富多彩的广播电视节目，享受多样化、对象化、个性化的综合信息服务。据估计，到2005年我国有线数字电视用户将达3000万，并将于2015年停止模拟电视的播出。

广播电视数字化将带来一场革命，有线电视分配网可传送的节目容量，将从现在的50套左右，增加到500套左右，因此大容量的数字视频广播节目流的长距离传输在未来将有很大的需求，而业界尚无专门远距离高效传输大容量数字视频广播数字流的技术和设备。

【发明内容】：

本发明的目的就是为了解决以上问题，提供一种大容量的数字视频广播传输流按照端口路由分组传输的系统和方法。

为实现上述目的，本发明提出一种大容量DVB多节目TS流传输系统，包括一级或多级复接器、一级或多级解复接器，所述复接器将多路TS流插入路由信息，复接为复合TS流输出，或转换为光信号流由光路传输；所述解复接器接收所述复合TS流或光信号流，进行解复接，并根据路由信息将还原后的源TS流分发到各个输出端口输出。

上述的大容量DVB多节目TS流传输系统，所述复接器包括复接ASI输入处理模块、复接轮询模块、光口驱动模块和/或ASI输出驱动模块、MCU控制模块；所述MCU控制模块用于对其他各模块进行控制；所述复接ASI输入处理模块用于接受ASI码流的输入，并将其转换为标准的TS流，插入路由信息，经所述复接轮询模块复用为一路复合TS流输出，或经所述光口驱动模块将复合TS流转换为光信号流输出到光路中。还包括码率计数模块，用于对所述ASI输入模块各路输入端口的码率计算，和对复接输出的总码率进行监控。

上述复接ASI输入处理模块包括ASI接口模块、包同步恢复模块、写RAM控制模块、双端口RAM、读RAM控制模块；所述ASI接口模块将ASI流转换为标准TS流，完成物理层同步控制；所述包同步恢复模块将前述TS流进行包同步恢复和包长测定、包长的自适应调节；所述写RAM控制模块将所述TS流写入所述RAM的同时，对TS流写入包括同步头信息、时间标签、时间间隔、包长信息的临时扩展数据；所述读RAM控制模块读出所述带临时扩展数据的TS流，修改路由信息，写入路由级数，再传送出去。

上述解复接器包括解复接ASI输入处理模块或光端输入处理模块、输入缓冲模块、路由处理模块、输出处理模块；所述解复接ASI输入处理模块接收复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述光端输入处理模块接收由所述复接器发出的光信号流，转换为复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述路由处理模块读取前述路由信息进行分析，并根据路由信息将TS包分发到各端口按FIFO输出；所述输出处理模块将前述各端口按FIFO输出的数据进行输出码率分析，并恢复原始码流形式进行输出。

上述解复接器的另一优选例包括解复接ASI输入处理模块、光端输入处理模块、输入选择模块、输入缓冲模块、路由处理模块、输出处理模块；所述输入选择模块用于选择ASI输入或光端输入工作模式；所述解复接ASI输入处理模块接收复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述光端输入处理模块接收由所述复接器发出的光信号流，转换为复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述路由处理模块读取前述路由信息进行分析，并根据路由信息将TS包分发到各端口按FIFO输出；所述输出处理模块将前述各端口按FIFO输出的数据进行输出码率分析，并恢复原始码流形式进行输出。

上述输入缓冲模块包括输入信号DPRAM写模块、输入缓冲双口RAM模块依次连接，所述输入信号DPRAM写模块用于将TS流输入数据转成写DPRAM时序，输入缓冲双口RAM模块用于完成对TS信息的存储。所述输出处理模块包括FIFO读取模块、输出TS双口RAM缓存模块、输出恢复模块、ASI输出控制模块，依次连接；所述FIFO读取模块完成数据的搬移工作，将数据从FIFO送至输出DPRAM中；所述输出TS双口RAM模块用于对前述输出TS流进行缓存；所述输出恢复模块将要输出的TS流数据存放在DPRAM中，特殊信息存放在DFF中；所述ASI输出控制模块将前述内部数据输出转换成驱动ASI接口芯片的时序。

本发明提出的一种大容量DVB多节目TS流传输方法，其步骤是：

1)复接器对ASI码流进行包括TS包的路由信息插入的处理；

2)实现多路TS流的以时分复用方式进行复接；

3)将经复接输出的TS流经光口驱动模块转换为光信号码流输出；

4)经解复接器进行带路由信息和时钟信息的TS流解复接；

5)根据路由信息将TS包分发到各个输出端口处输出。

上述ASI码流处理的步骤如下：

1)接口逻辑完成将ASI码流转换成标准逻辑接口的TS流；

2)包同步恢复逻辑从标准逻辑接口的TS流中恢复包同步，同时完成了包长识别、同步锁定判别、码流格式判别等信息识别，写RAM控制逻辑将其写入到特定的位置保留下来；

3)写RAM控制逻辑写入TS包时间标签信息；

4)RAM控制逻辑将双端口RAM中的两包TS流数据分别读出，并判别自定义数据，在此插入路由信息，将TS流和TS流生成的扩展字段写入FIFO。

上述步骤4)中插入路由信息的步骤为：

判断输入码流的包结构，当输入码流为：标准的DVB-TS流时，不需要判别自定义字段同步头，直接使用临时扩展字段加入路由信息输出到FIFO；

当输入码流包含纯粹TS数据流和自定义扩展数据时，则执行以下步骤：

1)利用RAM读出纯粹TS数据和后续的自定义扩展数据；

2)在中断的同步下，分别读出A块和纯粹TS包数据，写入FIFO；

3)读完TS包数据之后判别A块或者B块的同步头，

如果为有处理标志，表示写入RAM的TS流数据已经被前面一级的复接过程处理过，读RAM逻辑直接修改路由信息即可输出到FIFO；

如果不是自定义同步头，表示写入RAM的TS流数据没有被前面一级复接过程处理过，读RAM逻辑丢弃此扩展数据，采用临时扩展字段数据A块或者B块取代自定义字段，同时加入路由信息输出到FIFO。

上述步骤3)TS包插入时间标签信息的步骤为：

1、写RAM控制逻辑记录每一包同步字到达时刻的时间标签以及两包同步字之间的时间间隔；

2、根据包同步恢复逻辑送来的Sync信号启动写RAM操作；

3、将前述时间标签信息写入RAM的临时扩展数据的特定位置。

上述路由修改，由修改路由状态机完成如下步骤：

1)将当前地址的数据读出加1，写入FIFO，取代原始值，作为当前路由级数；

2)当前地址计数器自增1，读取下一个路由内容，写入FIFO中；

3)判断当前路由级数是否等于当前地址计数器减去当次复接的TS流数，如果相等则表示已经到了路由最后一级，需要加入该路的路由信息，取代原来读出的内容，写入FIFO，该路的路由信息由前一级复接输出的数据判决输入；

4)后面剩余的内容填0，直到8个字节写全为止。

传输方法过程中，在所述复合TS流经光驱动模块转换输出光信号流时，先将高速输出的数据在读写单元IOE上加一级触发器进行锁存，再输出到光路，以保证数据的稳定。

上述解复接过程包括路由分析，TS数据的恢复和输出；所述路由分析的方法为：

1)在DPRAM写模块中，在进行TS包写入的同时，将TS包中对应的路由信息提取出来，放到路由信息缓冲器中；

2)路由处理模块首先将包的路由级数进行锁存，然后根据路由级数将对应的路由输出端口号锁存在控制输出的选择器选择端，保证整包数据准确送到输出端口FIFO中；

3)在输出路由级数值时相应(路由端口号或路由级数？)减1后输出。

上述TS流的恢复和输出过程：

首先按照输入缓冲数据的形式将数据送入双口RAM中，同时对应的标志信息(时间信息与码流信息)被送到移位DFF中，对TS包的标志信息做预处理；

在输出处理的模块中，判断码流是否为最末级输出，如果是，将根据码流信息中的包长信息与时间信息恢复码流；

如果码流并不是末级输出，则以Burst模式进行码流的输出，在此基础上在完成码流速率恢复的功能；

数据通过ASI接口芯片的控制模块送出，完成数据的所有处理输出。

由于采用了以上的方案，在传输过程中复合TS流包含端口路由，采用单根光纤在单一光波长即可照端口路由的分组传输大容量DVB节目码流。由于直接在时分复用的读写过程中插入路由信息，在解复用过程中同时进行路由分析，无须采用复杂的路由表，占用大量的带宽，传输效率高误码低，节省网络资料，降低使用费用，设备维护简单，运行费用低。

在传输过程中，复合TS流还包含TS包到达的时间标签，传输过程中不改变DVB传输流的特性，实现多路TS流的复接，解复接过程，在输出端再现原输入端的数据流。

在传输中，采用多级缓存、锁存，有效克服输出数据的抖动，提高数据传输的质量。

【附图说明】：

图1是本发明的传输系统构成示意图；

图2是本发明传输系统的实施例结构示意图；

复接器部分的附图：

图3是复接器逻辑结构示意图；

图4复接ASI输入处理模块逻辑结构示意图；

图5-A是复接ASI输入处理模块的933接口逻辑框图；

图5-B是933接口输出的时序波形图；

图5-C是双时钟同步时序示意图；

图6是包同步恢复逻辑实现的框图；

图7是同步状态检测的状态跳转图；

图8是RAM控制逻辑的内部设计框图；图9读RAM控制逻辑框图；

图10读RAM控制逻辑的状态跳转图；

图11 FIFO的实现框图；

图12复用轮询模块的逻辑实现框图；

图13 MuxCtrl逻辑的状态跳转图；

图14复用ASI输出驱动部分的逻辑实现框图；

图15光口驱动输出数据的锁存示意图；

图16总体码率计数模块框图；

图17端口码率计数框图；

图18复接总输出的码率计数框图；

图41是双端口RAM的内部地址分配图；

解复接器部分的附图

图19所示解复接数据流程框图；

图20解复接ASI输入部分设计框图；

图21解复接输入缓冲部分结构框图；

图22路由处理部分框图；

图23解复接输入部分结构框图；

图24是光口输入模块逻辑结构示意图；

图25输入数据缓冲部分的框图；

图27输入信号DPRAM写模块结构框图；

图26路由控制状态机跳转图；

图28其他一些信号控制逻辑结构示意图；

图29输出路由部分框图；

图30是FIFO状态跳转图；

图31输出传输双口RAM缓存模块逻辑结构示意图；

图32是输出恢复模块的状态跳转示意图；

图33 ASI输出时序转换仿真波形图；

图34 ASI输入模块原理框图；

图35 ASI输入的8bit包同步恢复模块原理图；

图36 ASI输入的8bit包同步恢复模块仿真波形图；

图37光纤输入的包同步恢复模块原理图；

图38输入选择模块逻辑实现图；

图39输入缓冲双口RAM模块原理图；

图40 ASI输出923控制模块原理图；

【具体实施方式】：

下面通过具体的实施例并结合附图对本发明作进一步详细的描述。

如图1所示，整个系统由一级或多级复接器、一级或多级解复接器两大部分构成；如图2所示为本发明的具体实施例，本实施例由二级复接器、二级解复接器构成，第一级复接器共有八个，每一个复接器8个ASI高速复合TS流输入端口和1个高速码流光输出端口。

第二级复接器每路ASI码流口输入端口可联接1个第一级复接器，一个第二级复接器共可联接8个第一级复接器，每个复接器共有8个ASI或DS3复合码流输入端口和1个ASI复合码流输出端口，第一级复接器的每个ASI或DS3复合码流输入端口可联接1台常用节目流TDM复用器或SDH系统上的一个DS3端口，每个端口可输入6-8套DVB节目TS流，一台第一级复接器一般可输入64套DVB节目流，一个二级复接器满配置联接8个一级复接器后一般可输入64×8＝512套DVB节目流。

当系统所要传输的DVB节目数量超过512套时，可将最后一级复接器输出的光信号流按照波分复接的要求配置成不同的波长，则每个波长最多可传输512套DVB节目，系统总容量可升级到传输DVB节目流达数千套以上。

反之，一级解复接器有一个高速码流的光接收端口、8个ASI的高速码流输出端口；每台二级解复接器的输入端口与一级复接器的一个输出端口连接，而其8个输出端口分别可连接8台QAM调制器将信号送入HFC接入网。

复接器

主要完成以下功能：

实现8路TS流的时分复用方式进行复接；

进行TS包的时间信息插入，用于解复接器恢复码流；

进行TS包的路由信息插入，用于解复接器的分流操作；

将各路复接状态反馈到MCU接口，同时通过MCU接口控制复接器的内部状态。其输入参数指标：

输入接口：DVB-ASI标准输入流8路，兼容突发和恒定时钟模式，BNC75欧姆物理接口；

输入包结构：204或者188字节/包自适应；

输入节目流：MPEG-2标准的TS流，SCTS或者MCTS格式；

输入流的码率：0～216Mbps。

输出参数指标：

输出接口：DVB-ASI标准输出流1路，突发时钟模式，BNC75欧姆物理接口。光纤接口输出一路，由甲方提供方案；

输出包结构：204字节/包，后16字节为自定义扩展；

输出节目流：MPEG-2标准的TS流，SCTS或者MCTS格式；

输出流的码率：ASI：216Mbps；光纤：1.5Gbps。

功能指标：

实现多路TS流的复接，包括TS包到达的时间标签插入，端口路由插入等；将多路TS流复接到一路TS流输出；

PCR域抖动不超过Base域的1字段；

通过面板可以设置相关出入输出参数等等。

以下对复接器的结构构架进行详述：

1、逻辑部分分为：复接ASI输入处理、复用轮询、光口驱动逻辑、ASI输出逻辑、码率统计、MCU控制以及各种数据缓存FIFO等10个部分。复接器整体逻辑框图如图3所示：

1.1复接ASI输入部分处理(InputASI)

模块功能：ASI输入处理部分主要完成对接口芯片时序转换、包同步恢复与包长识别、时间间隔标签的插入、路由信息的插入、双端口RAM的写入以及读出控制。

ASI输入处理部分结构比较庞大，主要完成复接系统在复接前的所有处理工作。这个部分对ASI码流处理的顺序如下：

第一步：933接口逻辑完成将ASI码流转换成标准逻辑接口的TS流，此逻辑含有双时钟FIFO，用于将不同的CY933芯片的27MHz时钟转换为内部统一的54MHz时钟操作。

第二步：包同步恢复逻辑从标准逻辑接口的TS流中恢复包同步，同时完成了包长识别、同步锁定判别、码流是否为Burst方式等判别，用于解复接器恢复TS码流。这些信息会在写RAM控制逻辑步骤里面被写入到特定的位置保留下来。

第三步：写RAM控制逻辑继续计算每个TS包到达的时间和相邻两个TS包的间隔记录下来，写入特定的位置保留下来。

第四步：读RAM控制逻辑将双端口RAM中的两包TS流数据分别读出，同时判别16个扩展字段是否为自定义数据，加入路由信息，将TS流和16字节的扩展字段写入后面的复接前的FIFO。

设计中的注意事项：

第一：双端口RAM留有两包TS包的空间，分别为256字节。前204或者188用来缓存TS包(最大到0xCC)，后面从208(0xD0)开始的16个字节为临时扩展字段。

第二：不管TS流为标准的TS流还是非标(由于复接级联产生的)TS流，也不管包长是188或者204，都写入前204空间的缓冲区。写RAM控制逻辑不修改原码流中的任何信息。

第三：写RAM控制逻辑将前面包同步恢复逻辑模块产生各种标准以及自己计算的包时间间隔信息写入后面从208(0xD0)开始的16字节临时扩展字段，格式与自定义扩展字段协议一样。

第四：读RAM控制逻辑通过写RAM控制逻辑的中断申请，以乒乓方式从双端口RAM中读出TS包数据，如果是188字节每包的结构，直接采用208后的临时扩展字段的16个字节将包长扩展到204字节每包的结构写入后续的FIFO中；如果是204字节每包的结构，则需要判别188后的16字节是否为自定义协议的扩展字段，如果不是的话，也采用208后的临时扩展字段取代原码流的16字节RS校验字段输出到后续FIFO中，如果188后的16字节是自定义协议的扩展字段的话，表示这个端口进来的码流为级联过的码流，只需要将路由信息修改了写入RAM即可，丢弃208后的临时扩展字段。

1.1.1复接ASI输入处理部分的内部模块

1.1.1.1，933接口逻辑：此模块完成将接口时序转换为标准的TS流逻辑接口，同时完成芯片的物理层同步(RF)控制。

接口逻辑部分为了能够适应接口的时钟的Burst输出需要，码流数据的获取采用接口芯片提供的时钟输入进行采样，得到的码流数据写入双时钟FIFO中，在读出端口使用高倍率系统时钟进行同步，从而解决了输入时钟与系统异频异相的问题，933逻辑图如图5-A所示。设计中要求在CKR上升沿时候进行采用，而且同时对nRDY、SC/D和RVS状态进行判别，决定数据Q0～Q7的取舍。当nRDY＝0、SC/D＝0、RVS＝0时，通过CKR采集进来的数据才是有效数据。

在ASI锁定(Latch)设计中采用局部时钟方法设计数据采集逻辑，以及CY933芯片物理层同步逻辑。通过双时钟FIFO转换成为内部统一的54MHz时钟同步的逻辑信号。CY7B933输出的时序波形图如图5-B所示。

设计中使用双时钟FIFO解决CKR和内部统一的54MHz时钟的同步问题，设计时序示意图如图5-C所示；54MHz时钟驱动的DataEna和Data[7..0]可能延时了多个时钟周期才出现，这是由于FIFO的延时造成的。

1.1.1.2，包同步恢复(SyncRecover)：

此模块主要负责TS流的包同步恢复和包长测定，同时给出包长测定的状态ModCnt[3..0]用于测量包长自适应状态。为保证TS流的数据层同步，系统实现了能够对输入的TS流的包长(188字节/包或者204字节/包)进行自适应操作。

包同步恢复是使用计数器来对收到的TS流同步字0x47进行计数，这两个计数器只有188模和204模，通过计数器的最高位进行自动切换，同时同步字受同步状态机的锁定条件约束，当以下三种情况同时成立的时候表示包同步锁定并且当前位置就是包同步位置：188或者204模计数器满模标志出现、同步字0x47出现、同步状态机锁定。

包同步恢复逻辑实现的框图如图6所示，包同步恢复逻辑中的同步状态检测模块实现整个同步恢复的状态监控和锁定判别控制。同步状态检测的状态跳转通过判别计数器模进位CntFlag标志为和同步字判别SyncByte标志位，不同的状态下控制不同的跳转来实现同步状态的锁定检测。同步状态检测的状态跳转如图7所示。

1.1.1.3，写RAM控制逻辑(含时间标签产生)(WriteRam)：

写RAM控制逻辑主要完成以下几个功能操作：

1、记录每一包同步字到达时刻的时间标签以及两包同步字之间的时间间隔。

2、根据包同步恢复逻辑送来的Sync信号启动写RAM操作，其中写RAM操作包括以下两个内容：TS流的数据(188或者204字节每包)、临时扩展数据。

3、将前面模块送来的格式标志和码流形式标志写入RAM的临时扩展数据的特定位置。

利用同步启动来同步所有写RAM操作。将当时的接口时钟计数器的值记录下来，并将16比特的计数器的值记录下来然后对其清零。如果16比特计数器计数溢出，则以0xFFFF表示，输出溢出状态。利用同步对RAM的地址计数器清零，联合数据使能DataEna一起控制双端口RAM的地址发生和复位。

使用前16字节写入RAM的同时，对临时扩展数据写入。并将同步头信息、时间标签、时间间隔、包长信息写入到RAM中。RAM控制逻辑的内部设计框图如图8所示。

1.1.1.4双端口RAM的地址分配设计(DpRam)

双端口RAM的作用是实现读写速度的匹配，同时实现写入读出不连续，避免FIFO结构的先进先出造成数据结构不好处理。

双端口RAM为9比特数据宽度，工作在乒乓方式，分为高256字节和低256字节。利用Wen和Ren来控制写入，读写的数据端口和地址端口均独立。

双端口RAM的内部地址分配如图41所示：

其中临时扩展字段的数据协议跟自定义扩展字段的数据协议相似，只是不需要加入路由信息。请见下表。

地址	0	1	2	3		4	5	6	7
										数据	字段同步头0x55AA55			码流信息		47到达时的计数器值		本包与后一个TS包的47的时间差
地址	8	9	10	11		12	13	14	15
										数据	路由级数	第一级端口号	第二级端口号	0x00		0x00	0x00	0x00	0x00
D3码流信息
										位地址	7	6	5		4	3	2	1	0
位定义	0	0	0		0	0	0	204B/P	Burst

1.1.1.5读RAM控制逻辑(含路由信息产生)(ReadRam)

读RAM控制逻辑主要完成以下几个功能操作：

第一：通过写RAM模块的INT和CS信号来读取双端口RAM的数据，以连续的系统时钟速度写入FIFO中。

第二：根据188后面的16字节数据判别是否需要置换临时扩展字段的数据。

第三：加入固定路由信息，写入DataMux前的FIFO。

利用RAM可以随意读出任何地址的数据的特定，读出纯粹TS数据(188字节)和后续的16字节数据(自定义扩展字段)。

在INT的同步下，读出0x00～0xBB(A块)或者0x100～0x1BB(B块)的纯粹TS包数据，写入FIFO。

读完TS包数据之后判别0xBC～0xBE(A块)或者0x1BC～0x1BE(B块)的同步头，如果为0x55AA55的话，表示写入RAM的TS流数据已经被前面一级的复接器处理过，后面的16字节数据为自定义扩展字段，读RAM逻辑直接修改路由信息即可输出到FIFO；如果不是自定义同步头的话，表示写入RAM的TS流数据没有被前面一级复接器处理过，读RAM逻辑丢弃这16字节数据，采用临时扩展字段数据0xD0～0xDF(A块)或者0x1D0～0x1DF(B块)取代自定义字段，同时加入路由信息输出到FIFO；如果输入码流为188字节每包结构的话，不需要判别自定义字段同步头，直接使用临时扩展字段加入路由信息输出到FIFO。具体状态跳转参见3.1.4.5.4的时序说明。

路由信息格式参见双端口RAM地址分配的自定义扩展字段的数据协议。

读RAM控制逻辑框图如图9所示，地址发生器可以跟读RAM控制合成。

读RAM控制逻辑的状态跳转图如图10所示，其中修改路由状态机主要完成的工作如下：

1、将当前地址(相对扩展字段或者临时扩展字段偏移地址为8)的数据读出+1，写入FIFO，取代原始值，这个值我们称之为当前路由级数。

2、当前地址计数器自增1，读取下一个路由内容，写入FIFO中。

3、如果当前路由级数等于当前地址计数器-8的话，表示已经到了路由最后一级，需要加入该路的路由信息，取代原来读出的内容，写入FIFO。该路的路由信息由顶层参数输入。

4、剩余的内容填0，直到8个字节写全为止。

1.1.1.6，路由设定逻辑(适用于最后一级光口输出)(RouteSet)

这个逻辑设计用于光口驱动输出中，主要完成将输入的204字节包长的TS数据的路由信息修改。将路由级数进行增量，并且加入相应的端口号信息。

使用计数器对进来的TS流计数，当遇到Address＝188+8时候，修改路由级数增量；当遇到Address＝188+8+2，加入相应的路由端口号。

1.2缓冲FIFO(FIFO18*256)：

缓冲FIFO作用是将8路经过ASI输入处理的TS流数据，将数据进行轮询复用操作。FIFO不对包同步进行修正和检测，并作输出输入的奇偶校验操作。

利用FPGA内嵌的ESB宏块实现18比特宽度的FIFO接口。设定中断标志位为写满一包为触发复用条件。

FIFO的每深度的内容的比特使用如下表所示：

	7	6	5	4	3	2	1	0
									D17～D16							奇偶校验	同步标志
D15～D8	高字节TS流数据
									D7～D0	低字节TS流数据

FIFO的实现框图如图11所示。

1.3复用轮询部分(DataMux)

此模块主要完成将8路TS流按照最高复用速度均等机会轮询输出，中间不插入空包操作。

复用轮询部分采用16bit宽度进行数据轮询操作，以增加复用总码率速度。

轮询策略采用均等中断相应策略，对8路中断信号进行顺序轮询，每轮询到一个中断信号发出一包，每包数据204字节。

从FIFO口端读数据的时候同时判别包同步标志位，如果没有正确同步的话，轮询模块进入自调整包同步空读操作，以保证输出的每一包数据都是严格同步的。

采用多路切换器切换8路中断信号和输入码流，通过轮询逻辑来集中控制，并且发出读取Ren信号。

复用轮询模块的逻辑实现框图如图12所示。MuxCtrl逻辑的状态跳转图如图13所示。

1.4复用ASI输出驱动(含FIFO18X512缓冲)(OutputASI)：

ASI输出驱动部分主要完成将复用轮询模块输出的16比特TS流数据缓存进FIFO，从FIFO另外一端以27MByte的速度读取一包完整数据，直接到输出接口芯片中。

将复用轮询部分的16比特TS流数据写入输出FIF0中，当FIFO内部不为空时候输出中断信号，后面的输出控制模块收到中断信号之后，读出102个深度的TS数据，转换成8比特的27MHz速度的ASI数据输出。

ASI输出驱动部分的逻辑实现框图如图14所示，

1.5光输出驱动(OpticalOutput)

光纤输出部分主要完成对光纤传输驱动芯片的数据传输控制。同时带有驱动芯片和信道检测功能。

根据光纤传输驱动芯片要求的写时序把输出缓存里的数据送到接口芯片完成数据传输控制；利用光纤传输驱动芯片的环路测试功能(LOOPEN)来检测1501的外围电路和可编程逻辑器件FPGA对1501的驱动时序是否正确；利用光纤传输驱动芯片的伪随机码流测试功能(PRBSEN)来发送伪随机码流供接受端来检测信道特性。

由于光口的数据输出是54MHz，速度比较高，如果直接用内部LE驱动IO，可能会造成数据的抖动，所以要在高速输出的数据上在IOE上加一级触发器进行锁存，如图15所示，以保证数据的稳定。

1.6码流统计(BitratePortCnt、BitrateMuxCnt)

该模块完成对各路输入端口的码率计算(端口选择通过寄存器来选择)，和对复接输出的总码率进行监控。

通过InputASI模块输出的写允许信号来进行计数驱动，端口选择通过串口寄存器设置。总体码率计数模块框图如图16所示，端口码率计数框图如图17所示，复接总输出的码率计数框图如图18所示。

1.7 MCU控制(UART)

本发明的系统可以采用MCU对其进行控制：MCU可以通过串口对复接器的控制寄存器进行写操作，对状态寄存器进行读操作。也就是说，所有的MCU要发给复接器的信息都通过控制寄存器写入，MCU所有的要从复接器读取的信息都通过状态寄存器来读取。本模块就是用来完成与MCU的串口通信。

MCU作为主控器件，而本模块作为受控器件。MCU可以选择是写控制寄存器还是读状态寄存器。但无论是写控制寄存器还是读状态寄存器，都应由主控器件MCU先发控制信息，再由本模块作相应处理，MCU若是想写控制寄存器，只要按照约定数据格式从串口发送数据即可。

以下是具体的读写过程和数据格式

(寄存器都是4Bit的)定义。

MCU若是想写控制寄存器，只要按照下列数据格式从串口发送数据即可：

A3

A2

A1

A0

D3

D2

D1

D0

目的控制寄存器地址(D7....D4)    目的控制寄存器数据(D3....D0)

MCU若是想读状态寄存器，按照以上数据格式，在目的控制寄存器地址一栏填入0xf，在目的控制寄存器数据一栏填入想读的状态寄存器的地址(见下图)。

1

1

1

1

A3

A2

A1

A0

              (D7....D4)                       (D3....D0)

而本模块将会把MCU想读的状态寄存器的数据按照下面的格式送回到MCU的串口。

A3

A2

A1

A0

D3

D2

D1

D0

            要读的寄存器的地址(D7....D4)       要读的寄存器的数据(D3.....D0)

本串口是采用54MHz的时钟设计的异步串口，而且波特率、奇偶校验位等均可以由编译参数设定。54MHz的时钟经过一个参数可以设定的分频器就可以使串口得到合适的波特率(即BaudRate模块)，详细的波特率设置方法见内部模块中的BaudRate模块。本串口的校验位一律采用偶校验位，串口的接收模块和发送模块都应该可以通过参数设定是否需要偶校验位。

解复接器

解复接完成的主要功能：

1、光端数据接口的纠错，路由分析，输出时钟的恢复，TS数据的输出；实现自定义格式的TS流(带路由信息和时钟信息)使用FPGA进行设计，FPGA实现数据码流的硬件解复用。

2、根据路由信息将TS包分发到各个输出端口处。

3、如果TS包已处于最后一级解复接器中，则需要将TS包根据时钟信息恢复源TS流的输出格式(包括码率及包长短格式)进行输出。如果TS包不是处于最后一级解复接状态，则以Burst格式进行输出到后级解复接器中。

输入参数指标：

1、输入接口：单端DVB-ASI标准输入流1路，数据格式为自定义标准格式，兼容Burst和恒定时钟模式，BNC75欧姆物理接口。

2、输入包结构：自定义，过光接收与纠错模块后204或者188字节/包自适应。

3、输入节目流：MPEG-2标准的TS流，SCTS或者MCTS格式。

4、输入流的码率：0～600Mbps。

输出参数指标：

1、输出接口：DVB-ASI标准输出流8路，兼容Burst和“恢复”时钟模式，BNC75欧姆物理接口。

2、输出包结构：如果已是完全解路由的TS流，根据源端对应端口的输入包进行输出，否则按照自定义的204数据包格式进行输出。

3、输出流的码率：5～150Mbps。

模块划分和功能描述

解复用数据流程框图，如图19所示。

2.1解复接ASI接口输入和光端接口输入：

输入部分完成TS流接入和缓存功能。其中包括ASI接口输入和光端接口输入，两个接口都要进行TS同步信号的恢复。缺省输入为ASI，如果ASI输入不能同步(没有码流输入或码流输入不正确)才转为光端输入。TS信号同步后必须形成17bit(16bit数据+1bit同步)的“全TS数据宽度”给后级的DPRAM写模块。

在DPRAM写模块中，首先区分输入数据是使用ASI输入抑或光端输入。同时产生DPRAM的写时序(地址信号与写信号)，另外还要根据后级对DPRAM读取的情况判断是否有溢出的情况，以此控制写信号，并产生溢出报警信号。在进行TS包写入的同时，要将TS包中对应的路由信息提取出来，放到对应的移位缓冲器中，则后级路由处理部分可以直接对路由信息分析，提高处理速度。

解复接ASI输入部分设计框图如图20所示。

2.2输入数据缓冲

输入的TS数据经过DPRAM模块后，将会存放在此处。这部分包括两个缓存器：TS包缓存器和路由信息缓存器，另外有相应的标志位以表明那些存储区中的TS包处理完成或未进行处理。TS包缓存器采用DPRAM的完成，路由信息缓存器使用移位寄存器完成。解复接输入缓冲部分如图21所示。

2.3路由处理

路由处理是此设备的关键模块之一，它主要负责对TS包的路由信息进行分析，并根据路由信息将TS包分发到各条输出FIFO中，每条FIFO采用一个M4K ESB，为两个TS包的缓存空间。

这个路由部分是以一个状态机完成，此模块的框图如图22。

2.4输出处理

输出处理模块负责将FIFO中的数据进行输出码率分析，并恢复原始码流形式进行输出。一个输出处理部分分别对应一个输出。

在码流恢复的时候，首先按照输入缓冲数据的形式将数据送入双口RAM中，同时对应的标志信息(时间信息与码流信息)被送到移位DFF中，这样可以将TS包的标志信息做预处理。

在输出处理模块中采用与路由分析同样的策略，用一个状态机完成码流恢复，首先判断码流是否为最末级输出，如果是的话，将根据码流信息中的包长信息与时间信息恢复码流；如果码流并不是末级输出，则以Burst模式进行码流的输出。

在第一阶段，先实现Burst方式进行码流输出，在此基础上在完成码流速率恢复的功能。

最后数据通过ASI接口芯片923控制模块送出，完成数据的所有处理输出。

模块接口

3.1输入部分

3.1.1输入部分如图23：包括ASI输入模块和光口输入模块。

ASI输入模块是负责ASI并行信号的接入，并可以将信号做成符合内部同步总线规则的8位位宽的TS数据总线时序。如果有流的话应该是一个204格式的TS包，这里能完成数据流的同步，能够恢复出包同步信号

本模块使用了原复用器的设计思路。模块中有两个子模块，分别是：ASI物理层及链路层上的同步恢复控制，TS包同步检测与恢复。其模块框图如图34所示。

ASI物理层及链路层上的同步恢复控制是根据同步状态标志决定是否重锁923，并对923的输入作一层转换，将数据变成内部总线形式。

TS同步恢复主要是用0x47来同步，准确地恢复出包同步信号。

光口输入模块是用于将光纤接收芯片输入的数据进行解析恢复，产生相应的内部信号时序。模块实际就是将系统时钟和外部时钟利用FIFO进行数据的传输。接收的数据实际上是与内部总线数据一样的时序，但是由于芯片的数据时钟是根据发送端的54M恢复，与本地的54M肯定有频差和相差，因此不能直接用这个54M直接驱动内部大逻辑，必须使用双时钟的FIFO，以外部的54M作为FIFO写入时钟，而本地54M作为FIFO的读入时钟，这样可以做到数据的平滑输入。

在这里对FIFO数据的读入采用“有就读”的策略，当发现FIFO中发现有数据，则产生Dv信号，并把数据读取后送到后端逻辑中。具体的实现如下图24。

在这个模块中由于使用外部信号，因此使用外部的接口芯片读取信号FRxClk作为内部的全局时钟，并以此对所有与光纤接口芯片相关的信号进行数据同步。在实际调试中可以消除偶然出现的马赛克。

ASI输入的8bit包同步恢复模块(InputSyncAsiTs)

此模块的功能做了修改，由于包的同步与933的重锁有关系，因此将包的同步放置在ASI输入模块中，此模块只完成8bit-＞16bit的转换。

在转换过程中，包同步的0x47必须在数据的高位，如0x4701。此模块中将包同步信号引出来。

此模块相对比较简单，因为此模块只需要使用两个8位DFF可以完成，关键是必须ENA和包同步信号的产生。

其原理图如图35所示。

其波形仿真图如图36所示。

光纤输入的包同步恢复模块(InputSyncOptiTs)

此模块用于对光线输入数据进行包同步，产生相应的包同步信号。由于此处输入的数据肯定是204长度的数据，因此这里主要以204作为包长进行同步。具体采用的是与ASI输入同步一样的逻辑，只不过是做了一定简化。

对ASI输入同步模块进行简化，具体框图如图37所示。

输入选择模块

输入选择模块是将输入数据进行解散复用、输出，它有两个输入：ASI输入和光纤输入。缺省是ASI输入，在配置后可以使用光纤输入。此模块完成ASI输入和光纤输入进行选择输入。此模块比较简单，直接采用一个MUX模块就可以了。此模块针对三组信号进行数据复用，非别对应有复用模块。其逻辑实现图如图38。

3.2输入数据缓冲

输入数据缓冲部分的框图如图25

数据缓冲部分接口内部模块包括：

3.2.1输入信号DPRAM写模块(InputDpramWrite)，

如图27，此模块是将TS流输入数据转成写DPRAM时序的模块，除了有对应多的数据线外，还有专门的地址线，同时要产生后端DPRAM的数据情况。因为后端的DPRAM采用乒乓模式，两块DPRAM空间轮换使用。

模块保证碰到帧同步信号，必须将同步对应的同步写入到RAM的对应地址空间中，也就是说一个包(204Bytes＝102words)将放在0x00-0x66或0x80-0xE6中。

在数据进行传递的同时，此模块将会进行DPRAM存取标志的更新，这里将有两个全局标志，它的置1端接在此模块中，清0端接在后端读取DPRAM模块(路由处理模块)中。在这个模块中，它不保证数据过快产生的冲突，如果需要检测的话，还要做另外一个模块进行判断。

此模块关键点就是速度问题，一定要在数据输入的时候产生正确地址写入，另外当数据写入是但是RAM中对应的模块仍然有未处理的数据，则数据采用相应的策略处理，针对以上的速度问题，必须认真考虑此模块与路由处理模块(将数据缓冲DPRAM中数据读走的模块)的设计。此模块中使用一个状态机进行处理，此状态机保证每个系统时钟周期处理一个数据。

在写完路由数据的时候将DpRam标志置1，表示此DpRam块已使用。路由处理将此块数据送完后，将此标志清0。

3.2.2输入缓冲双口RAM模块(InputTsBuf)

此模块完成对TS信息的存储，主要使用FPGA内部的DPRAM库。由于考虑到路由数据是放在包的末尾，因此采用乒乓模式，将DPRAM分成两个块，进行时分复用。对于数据，采用类FIFO模式。

由于用于Ts存储的DPRAM模块(InputTsBuf)与用于存储路由信息的路由信息移位存储器模块(InputTsRouterBuf)用途上非常相近，而且两者的耦合性(与前后模块)非常强，另外两个模块也相对比较简单。综合以上原因，现将两个模块合并，因此这个部分只有一个子模块，统称为输入数据缓冲模块(InputBufModule)。

此模块中分两个部分：

①数据存储DPRAM模块(InputTsBuf)；

②路由信息移位存储器模块(InputTsRouterBuf)。

模块设计主要采用Altera公司提供的LPM库，包括移位寄存器DFF和DPRAM。

DPRAM模块使用标志采用两个DFF完成，分别描述两个DPRAM和路由信息的使用情况，输入信号DPRAM写模块可以将此DFF置1，路由处理模块将此DFF标志清0。

TS数据存储采用DPRAM实现，由于考虑到帧同步标志，因此采用17bit宽的DPRAM模块。设计图如图39。

3.3路由处理部分(RouterDealModule)

路由部分的框图如图22，

路由信息处理模块(RouterDeal)

路由处理模块是本系统关键模块之一。此模块通过对路由信息的分析，将TS包发送至对应的输出模块中(FIFO)。

在前一模块中，TS整包数据放置在DPRAM中，使用乒乓模式使用DPRAM，类似的方式，使用两组DFF用于存取包中的路由信息，这样可以保证路由信息提前分析。减少包的等待。

此模块首先将包的路由级数进行锁存，然后根据路由级数将对应的路由输出端口号锁存在控制输出的选择器选择端，这样可以保证整包数据准确送到输出端口FIFO中。最后，在输出路由级数值时减1后输出。

此模块主要由一个状态机完成控制路由信息的处理，包括读RAM和写FIFO的控制。其状态机跳转图如图26，在Idle和WaitingReady两个状态不写FIFO，在其他状态中写FIFO，在状态中海产生其他控制信号，如对路由信息的锁存，高位地址的变换等。

其他一些信号控制如图28所示。

3.4输出处理部分(OutputModule)

输出处理路由部分的框图如图29

FIFO读取模块(OutputTsFifoRead)

此模块完成数据的搬移工作，将数据从FIFO送至输出DPRAM中。首先检测输出DPRAM中是否有可用空间(整个Block)，如果有空余空间，则开始判断FIFO中是否有数据，如果有数据的话就将FIFO中的数据搬到DPRAM空闲的Block中。

本模块大体结构与输入写DPRAM模块的功能类似，例外加上对FIFO数据的判断和读取的控制状态机，将FIFO中的数据送到输出DPRAM中，另外将码流信息、时间信息和路由信息都放到另外的寄存器中，这样可以保证数据可以提前得到分析。

此模块由一个状态机完成控制，状态跳转图如图30：

这个状态机主要控制FifoReadEna信号、RamWriteEna信号和SpecialDataWriteEna信号，分别是对FIFO的读取、DPRAM的写和特殊信息的写信号。

输出TS双口RAM缓存模块(OutputTsBuf)

如图31，此模块用于对输出TS流进行缓存，由于TS包中特殊信息(路由信息、包信息、时间信息)都是后置的，因此必须将TS包整包进行缓存，同时将特殊信息存放在可以直接读取的寄存器中，这样可以保证特殊信息的提前分析。这里采用乒乓方式的DPRAM进行处理。具体方式与输入TS缓冲模块类似，不过，这里有更多的数据进行分析，采用64bit的数据进行特殊信息的存储。

模块框图如下图29：

此模块的设计思路与输入缓冲模块是一样的，对于普通的TS数据使用DPRAM存储，对于特殊信息，采用DFF进行存储。DPRAM和DFF都采用乒乓模式。

输出恢复模块(OutputTsRecover)

将要输出的TS流数据存放在DPRAM中，特殊信息存放在DFF中。此模块就是根据DFF中的特殊信息对TS流数据进行恢复，如果TS流不是最末级输出则直接采用Burst模式输出，不管时间信息；如果TS流输出已经最末级输出，则根据TS特殊信息恢复TS包，如204/188包格式、是否Burst模式、TS包的时间长度。

这里要使用光复接器对TS包进行的打包数据，其具体数据格式如下表。

地址	0	1	2	3	4	5	6	7
									数据	字段同步头0x55AA55			码流信息	47到达时的计数器值		本包与后一个TS包的47的时间差

地址	8	9	10	11		12	13	14	15
										数据	路由级数	第一级端口号	第二级端口号	0x00		0x00	0x00	0x00	0x00
D3码流信息
										位地址	7	6	5		4	3	2	1	0
位定义	0	0	0		0	0	0	204B/P	Burst

此模块的设计模式如前面的读DPRAM模块类似，读取一个Word然后分两次发送，每次发送一个Byte。在输出的时候有三种模式选择：

1、末级Burst输出；

2、末级非Burst输出，根据TS时间标签和包信息恢复TS流；

3、中间级Burst输出。

每一个输出模式对应有一个输出状态流程控制。具体状态跳转图如图32。在进行输出判断的时候，有几个计数器进行控制：输出包字节计数器、输出码率调整计数器。

ASI输出923控制模块(Output923Control)

由于系统时钟使用的是倍频时钟(相对于接口)，而在输出接口芯片923使用27M时钟，因此必须设计一个模块完成时序转换，将内部数据输出转换成驱动ASI接口芯片的时序。

此模块技术关键点在时钟的转换，由于内部是54MHz，而输出给923的是54MHz做了分频的27MHz，这两部分必须采用很好的策略进行数据的同步采集。

模块中，仍然使用54MHz作为系统时钟，在输出的时候对DataValid信号进行延长，从输入的1个54M长度变成2个54MHz的长度，然后再用27MHz信号作为采数允许信号，这样可以保证数据与27M时钟同步。具体设计图如下图40。

Claims (12)

1、一种大容量DVB多节目TS流传输系统，其特征是：包括一级或多级复接器、一级或多级解复接器，所述复接器将多路TS流插入路由信息，复接为复合TS流输出，或转换为光信号流由光路传输；所述解复接器接收所述复合TS流或光信号流，进行解复接，并根据路由信息将还原后的源TS流分发到各个输出端口输出。

2、根据权利要求1所述的大容量DVB多节目TS流传输系统，其特征是：所述复接器包括复接ASI输入处理模块、复接轮询模块、光口驱动模块和/或ASI输出驱动模块、MCU控制模块；所述MCU控制模块用于对其他各模块进行控制；所述复接ASI输入处理模块用于接受ASI码流的输入，并将其转换为标准的TS流，插入路由信息，经所述复接轮询模块复用为一路复合TS流输出，或经所述光口驱动模块将复合TS流转换为光信号流输出到光路中。

3、如权利要求2所述的大容量DVB多节目TS流传输系统，其特征是：所述复接ASI输入处理模块包括ASI接口模块、包同步恢复模块、写RAM控制模块、双端口RAM、读RAM控制模块；所述ASI接口模块将ASI流转换为标准TS流，完成物理层同步控制；所述包同步恢复模块将前述TS流进行包同步恢复和包长测定、包长的自适应调节；所述写RAM控制模块将所述TS流写入所述RAM的同时，对TS流写入包括同步头信息、时间标签、时间间隔、包长信息的临时扩展数据；所述读RAM控制模块读出所述带临时扩展数据的TS流，修改路由信息，写入路由级数，再传送出去。

4、如权利要求1-3中任一项所述的大容量DVB多节目TS流传输系统，其特征是：所述解复接器包括解复接ASI输入处理模块或光端输入处理模块、输入缓冲模块、路由处理模块、输出处理模块；所述解复接ASI输入处理模块接收复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述光端输入处理模块接收由所述复接器发出的光信号流，转换为复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述路由处理模块读取前述路由信息进行分析，并根据路由信息将TS包分发到各端口按FIFO输出；所述输出处理模块将前述各端口按FIFO输出的数据进行输出码率分析，并恢复原始码流形式进行输出。

5、如权利要求1-3中任一项所述的大容量DVB多节目TS流传输系统，其特征是：所述解复接器包括解复接ASI输入处理模块、光端输入处理模块、输入选择模块、输入缓冲模块、路由处理模块、输出处理模块；所述输入选择模块用于选择ASI输入或光端输入工作模式；所述解复接ASI输入处理模块接收复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述光端输入处理模块接收由所述复接器发出的光信号流，转换为复合TS流，并将其中的TS包与对应的路由信息分别取出并输出；所述路由处理模块读取前述路由信息进行分析，并根据路由信息将TS包分发到各端口按FIFO输出；所述输出处理模块将前述各端口按FIFO输出的数据进行输出码率分析，并恢复原始码流形式进行输出。

6、一种大容量DVB多节目TS流传输方法，其步骤是：

1)复接器对ASI码流进行包括TS包的路由信息插入的处理；

2)实现多路TS流的以时分复用方式进行复接；

3)将经复接输出的TS流经光口驱动模块转换为光信号码流输出；

4)经解复接器进行带路由信息和时钟信息的TS流解复接；

5)根据路由信息将TS包分发到各个输出端口处输出。

7、如权利要求6所述的传输方法，其特征是，所述ASI码流处理的步骤如下：

1)接口逻辑完成将ASI码流转换成标准逻辑接口的TS流；

2)包同步恢复逻辑从标准逻辑接口的TS流中恢复包同步，同时完成了包长识别、同步锁定判别、码流格式判别等信息识别，写RAM控制逻辑将其写入到特定的位置保留下来；

3)写RAM控制逻辑写入TS包时间标签信息；

4)RAM控制逻辑将双端口RAM中的两包TS流数据分别读出，并判别自定义数据，在此插入路由信息，将TS流和TS流生成的扩展字段写入FIFO。

8、如权利要求7所述的传输方法，其特征是，所述步骤4)插入路由信息的步骤为：

判断输入码流的包结构，当输入码流为标准的TS数据流时，不需要判别自定义字段同步头，直接使用临时扩展字段加入路由信息输出到FIFO；

当输入码流包含纯粹TS数据流和自定义扩展数据时，则执行以下步骤：

1)利用RAM读出纯粹TS数据和后续的自定义扩展数据；

2)在中断的同步下，分别读出双端口RAM的A块和纯粹TS包数据，写入FIFO；

3)读完TS包数据之后判别A块或者B块的同步头；

如果为有处理标志，表示写入RAM的TS流数据已经被前面一级的复接过程处理过，读RAM逻辑直接修改路由信息即可输出到FIFO；

如果不是自定义同步头，表示写入RAM的TS流数据没有被前面一级复接过程处理过，读RAM逻辑丢弃此扩展数据，采用临时扩展字段数据A块或者B块取代自定义字段，同时加入路由信息输出到FIFO。

9、如权利要求8所述的传输方法，其特征是，所述步骤3)TS包插入时间标签信息的步骤为：

1、写RAM控制逻辑记录每一包同步字到达时刻的时间标签以及两包同步字之间的时间间隔；

2、根据包同步恢复逻辑送来的Sync信号启动写RAM操作；

3、将前述时间标签信息写入RAM的临时扩展数据的特定位置。

10、如权利要求8所述的传输方法，其特征是，所述路由修改，由修改路由状态机完成如下步骤：

1)将当前地址的数据读出加1，写入FIFO，取代原始值，作为当前路由级数；

2)当前地址计数器自增1，读取下一个路由内容，写入FIFO中；

3)判断当前路由级数是否等于当前地址计数器减去当次复接的TS流数，如果相等则表示已经到了路由最后一级，需要加入该路的路由信息，取代原来读出的内容，写入FIFO，该路的路由信息由前一级复接输出的数据判决输入；

4)后面剩余的内容填0，直到8个字节写全为止。

11、根据权利要求6-10中任一项所述的传输方法，其特征是，所述解复接过程包括路由分析，TS数据的恢复和输出；所述路由分析的方法为：

1)在DPRAM写模块中，在进行TS包写入的同时，将TS包中对应的路由信息提取出来，放到路由信息缓冲器中；

2)路由处理模块首先将包的路由级数进行锁存，然后根据路由级数将对应的路由输出端口号锁存在控制输出的选择器选择端，保证整包数据准确送到输出端口FIFO中；

3)在输出路由级数值时相应路由端口号或路由级数减1后输出。

12、根据权利要求11所述的传输方法，其特征是，所述TS流的恢复和输出过程：

首先按照输入缓冲数据的形式将数据送入双口RAM中，同时对应的标志信息(时间信息与码流信息)被送到移位DFF中，对TS包的标志信息做预处理；

在输出处理的模块中，判断码流是否为最末级输出，如果是，将根据码流信息中的包长信息与时间信息恢复码流；

如果码流并不是末级输出，则以Burst模式进行码流的输出，在此基础上在完成码流速率恢复的功能；

数据通过ASI接口芯片的控制模块送出，完成数据的所有处理输出。

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