KR100450672B1 - 포인트 대 포인트 버스 구성을 갖는 메모리 시스템 - Google Patents

포인트 대 포인트 버스 구성을 갖는 메모리 시스템 Download PDF

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KR100450672B1 KR10-2002-0010538A KR20020010538A KR100450672B1 KR 100450672 B1 KR100450672 B1 KR 100450672B1 KR 20020010538 A KR20020010538 A KR 20020010538A KR 100450672 B1 KR100450672 B1 KR 100450672B1
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Abstract

포인트 대 포인트 버스 구조(point-to-point bus configuration)를 가지는 클럭킹 시스템 및 방법은 종래 기술이 가진 한계점들을 극복한다. 일 실시예에 있어서, 본 발명은 모듈들 사이의 모든 데이터 전송을 위해 기입 방향에서 기입 클럭 신호에 대해 동일한 위상 관계를 보증하고, 이와 유사하게, 모듈 위치에 상관없이 모듈들 사이의 모든 데이터 전송을 위해 독출 방향에서 독출 클럭에 대해 동일한 위상 관계를 제공한다. 다른 실시예에 있어서, 기입 및 독출 방향에서 주어진 모듈 상의 데이터 버퍼와 메모리 장치 사이의 데이터의 모든 전송은, 버퍼와 메모리 장치 사이에서 데이터 버스와 동일한 위상 관계 및 동일한 전파 지연을 갖는 독출 클럭 신호 및 기입 클럭 신호에 의해 클럭킹 된다.

Description

포인트 대 포인트 버스 구성을 갖는 메모리 시스템{Memory system having point-to-point bus configuration}
본 발명은 메모리 시스템에 관한 것으로, 특히 포인트 대 포인트 버스 구성을 갖는 메모리 시스템에 관한 것이다.
메모리 시스템들은, 통상적으로 스터브 구조(stub architecture)로 배열된다. 이 같은 구조에 있어서, 메모리 모듈들(memory modules)은 공통 데이터 버스(common data bus), 제어/어드레스 버스(control/address bus), 및 클럭 버스(clock bus)를 따라 스터브들(stubs)처럼 병렬로 배치된다. 스터브 버스 구조를 갖는 메모리 시스템에서 데이터 전송률을 증가시키기 위해서는 신호 보전(signal integrity)에 대한 신중한 제어, 즉, 스터브 로드(stub load)에 의해 번갈아 영향을 받는 신호 보전이 필요하다. 스터브 로드는 전송 라인 상에서 불연속 포인트로 작용하여 신호 반사(signal reflection)를 유발한다. 스터브 로드에 기인하는 신호 반사는 신호 보전을 저하시킨다. 그 결과, 시스템의 전체 데이터 전송률이 제한된다.
SSTL(stub-series-terminated-logic) 구조를 따르는 스터브 버스 구성에 의해서 스터브 로드의 불리한 영향을 억제하려는 시도들이 있어 왔다. 그러나, 이 같은 구성은 스터브 로드의 불리한 효과를 완화시켜 줌에도 불구하고, 상기 구성에는 로드가 여전히 포함되어 있기 때문에 데이터 전송률을 증가시키는 데에는 근본적인 한계를 가지고 있다.
스터브 버스 구조에 의해 당면하게 되는 한계들을 극복하기 위해서, SLT(short-loop-through)구조가 제안되었다. SLT 버스 구조에서, 시스템 구성 요소들은 신호 라인 상에 직렬로 배열된다. 메모리 모듈의 경우, 예를 들어, 신호 라인은 모듈 커넥터(module connector)를 통해 마더보드(motherboard)를 따라서 상기 모듈의 제 1 면과 상기 모듈 상에 있는 원하는 구성 요소까지 이르게 된다. 신호 라인은 그 다음에 상기 모듈의 제 2 면 상에 있는 제 2 구성 요소까지 모듈 바디(module body)를 통과하고, 모듈 커넥터 상에 있는 제 2 연결 장치(second coupling)를 통해 마더 보드로 복귀한다. 신호 라인은 제 1 모듈 커넥터로부터 제 2 모듈 커넥터, 제 2 모듈 등에 이르기까지 마더보드 상에 확장된다. 그러므로, SLT 버스 구조에서는 스터브 로드로 인한 불연속 포인트들이 없게 되어, 신호 보전이 향상되고 데이터 전송률이 증가될 수 있다. 그러나, 각각의 신호를 위해 2 개의 핀들이 요구되기 때문에, 모듈 핀들의 개수는 스터브 버스 구조에 의해 요구되는 개수의 2 배가 되며, 이는 시스템의 가격을 상승시킨다. 더욱이, 모듈의 대수가 증가함에 따라 신호 라인의 로드가 증가하게 되어, 동작 가능한 최대 데이터 전송률을 제한한다.
SLT 버스 구조에서 접하게 된 한계점들을 처리하기 위해 포인트 대 포인트 버스 구조(point-to-point bus structure)가 제안되었다. 예를 들면, Hansen 등에 의한 U. S. Pat. Num. 5,742,840은 도 13과 같은 구조를 제안한다. 포인트 대 포인트 버스 구조에서는, 단일 소오스(single source)에 의해 단지 하나의 로드만 구동되고, 스터브와 같은 불연속 포인트는 존재하지 않는다. 이 방식에서 데이터 전송률은 상당히 증가될 수 있다. 모듈들 사이에서의 각각의 데이터 전송은 그것의 자신의 위상 관계(phase relationship)를 가질 수 있다. 따라서, 독출 방향과 기입 방향에서의 클럭 신호들의 위상 관계가 모듈 위치에 따라 달라지게 되므로, 데이터가 모듈에서 모듈로 전달될 때 복잡한 클럭 스킴이 요구된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 포인트 대 포인트 방식의 메모리 버스 구조에 적합하도록 효율적인 클럭킹을 제공할 수 있는 시스템 및 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 포인트 대 포인트 메모리 시스템의 개략적인 블록도이다.
도 2는 본 발명에 따른 클럭킹 기술에 적합한 메모리 모듈의 데이터 버퍼 및 메모리 장치 사이에서 데이터와 관련되어 전달되는 클럭 신호들을 설명하는 개략적인 블록도이다.
도 3은 본 발명에 따른 데이터 버퍼 및 메모리 장치 사이에서 전송되는 데이터의 클럭킹을 위해, 수신된 모듈 기입 클럭 신호(WCLK_MDL)를 리턴 하여 메모리 장치에서 모듈 독출 클럭 신호(RCLK_MDL)를 발생하는 것을 설명하는 도면이다.
도 4는 입력 기입 클럭 신호(WCLK_IN)에 응답해서 출력 독출 클럭 신호(RCLK_OUT)가 발생되는, 본 발명에 따른 독출 동작을 보여주는 개략적인 블록도이다.
도 5는 입력 기입 클럭 신호(WCLK_IN)에 응답해서 출력 기입 클럭 신호(WCLK_OUT)가 발생되는, 본 발명에 따른 기입 동작을 보여주는 개략적인 블록도이다.
도 6은 독출 클럭 신호(RCLK)가 외부 독출 클럭 발생기(50)에 의해 발생되는, 본 발명의 제 2 실시예에 따른 포인트 대 포인트 메모리 시스템의 개략적인 블록도이다.
도 7은 본 발명에 따른, 입력 독출 클럭 신호(RCLK_IN)에 응답하는 출력 독출 클럭 신호(RCLK_OUT)의 발생, 및 입력 기입 클럭 신호(WCLK_IN)에 응답하는 출력 기입 신호(WCLK_OUT)의 발생을 보여주는 개략적인 블록도이다.
도 8은 모듈 기입 클럭 신호(WCLK_MDL)의 더미 로드로의 연결에 의한, 본 발명에 따른 모듈 독출 클럭 신호(RCLK_MDL)의 발생을 보여주는 개략적인 블록도이다.
도 9는 모듈 기입 클럭 신호(WCLK_MDL)에 응답해서 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는, 본 발명에 따른 모듈 독출 클럭 신호(RCLK_MDL)의 발생을 보여주는 개략적인 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
40 : 메모리 컨트롤러 42 : 메모리 모듈
44 : 메모리 장치(DRAM) 46 : 명령/어드레스 신호 버퍼
48 : 데이터 버퍼
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 포인트 대 포인트 버스 구조에서의 클럭 시스템 및 방법은, 포인트 대 포인트 버스 구조 사이에서 수행되는 모든 데이터 전송에 대해 기입 방향 내의 기입 클럭 동안 동일 위상 관계를 보장하고, 이와 유사하게, 모듈 위치에 상관없이 모듈들간의 모든 데이터 전송에 대해 독출 방향 내의 독출 클럭 동안 동일한 위상 관계를 유지하는 것을 특징으로 한다.
일 실시예에 있어서, 본 발명은 포인트 대 포인트 구성을 가지는 메모리 시스템에서 사용되기 위한 메모리 모듈을 나타낸다. 상기 메모리 모듈은 메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이며, 제 1 양방향 데이터 버스 및 제 2 양방향 데이터 버스에 연결된다. 상기 메모리 모듈은, 기입 명령이 상기 시스템에 있는 다른 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 상기 제 1 전송 방향으로 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하고, 기입 명령이 상기 모듈에 있는 상기 메모리에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 더 발생한다. 상기 메모리 모듈은 상기 독출 명령이 상기 모듈에 있는 상기 메모리로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리로부터 상기 버퍼로 데이터를 독출하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 더 발생한다.
상기 메모리 모듈은 상기 독출 명령이 상기 시스템에 있는 다른 메모리 모듈로부터 데이터가 독출되는 것을 나타낼 때, 상기 버퍼로부터 데이터를 상기 제 2 전송 방향으로 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 더 발생할 수 있다.
상기 메모리 독출 클럭 신호는 바람직하게 상기 메모리 기입 클럭 신호의 리턴 신호를 포함한다. 이 경우, 상기 메모리 독출 클럭 신호는 상기 메모리 기입 클럭 신호의 전송 경로에 연결되는 전송 경로 상에 발생된다. 더미 로드는 상기 메모리 독출 경로 클럭 신호 및 상기 메모리 기입 클럭 신호의 상기 전송 경로에 연결될 수 있다. 상기 메모리 독출 클럭 신호의 상기 전송 경로 길이와 상기 메모리 기입 클럭 신호의 상기 전송 경로 길이는, 바람직하게 상기 메모리와 상기 버퍼 사이의 데이터 신호들의 상기 전송 경로 길이와 같다.
상기 제 2 기입 클럭 신호, 상기 제 2 독출 클럭 신호, 상기 메모리 기입 클럭 신호, 및 상기 메모리 독출 클럭 신호는, 바람직하게 상기 제 1 기입 클럭 신호에 응답해서 발생된다. 발생된 상기 신호들은, 예를 들면, 위상 동기 루프(phase locked loop) 또는 지연 동기 루프(delay locked loop)에 의해서 상기 제 1 기입 클럭 신호와 동기된다.
다른 실시예에 있어서, 본 발명은 포인트 대 포인트 버스 구조를 가지는 메모리 시스템에 사용되기 위한 메모리 모듈을 나타낸다. 상기 메모리 모듈은 메모리 장치 및 버퍼를 포함하며, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이며, 제 1 양방향 데이터 버스 및 제 2 양방향 데이터 버스에 연결된다.
상기 메모리 모듈은 기입 명령이 상기 시스템 내에 있는 다른 메모리 모듈로 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 제 1 전송 방향으로 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생한다.
상기 메모리 모듈은 상기 기입 명령이 상기 시스템 내에 있는 메모리로 데이터를 기입하는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리로 데이터를 제 1 전송 방향으로 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생한다.
상기 메모리 모듈은 독출 명령이 상기 모듈 내에 있는 상기 메모리로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리로부터 상기 버퍼로 데이터를 독출하기 위해, 제 1 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생한다.
상기 메모리 모듈은 상기 독출 명령이 상기 시스템 내에 있는 다른 메모리로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 상기 제 2 전송 방향으로 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 메모리 독출 클럭 신호를 발생한다.
다른 실시예에 있어서, 본 발명은 포인트 대 포인트 버스 구조를 가지는 메모리 시스템을 나타낸다. 상기 시스템은 기입 또는 독출 명령을 구비한 제어 신호 및 제 1 기입 클럭 신호를 발생하는 메모리 컨트롤러; 및 메모리 장치 및 버퍼를 구비한 메모리 모듈을 포함한다. 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이며, 제 1 양방향 데이터 버스 및 제 2 양방향 데이터 버스에 연결된다. 상기 메모리 모듈은, 기입 명령이 상기 시스템에 있는 다른 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 상기 기입 명령이 상기 모듈에 있는 상기 메모리에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생한다. 상기 메모리 모듈은 독출 명령이 상기 모듈에 있는 상기 메모리로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리로부터 상기 버퍼로 데이터를 독출하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 더 발생한다.
다른 실시예에 있어서, 본 발명은 포인트 대 포인트 버스 구조를 가지는 메모리 시스템을 나타낸다. 상기 시스템은, 제 1 기입 클럭 신호를 발생하기 위해서, 기입 또는 독출 명령을 구비한 제어 신호 및 제 1 기입 클럭 신호를 발생하는 메모리 컨트롤러를 포함한다. 메모리 모듈은 메모리 장치 및 버퍼를 구비하며, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이며, 제 1 양방향 데이터 버스 및 제 2 양방향 데이터 버스에 연결된다. 상기 메모리 모듈은 기입 명령이 상기 시스템 내에 있는 다른 메모리 모듈로 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 상기 제 1 전송 방향으로 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 상기 제 2 기입 클럭 신호를 발생하고, 상기 기입 명령이 모듈 내에 있는 상기 메모리로 데이터를 기입하는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리로 데이터를 상기 제 1 전송 방향으로 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생한다. 상기 메모리 모듈은 독출 명령이 상기 시스템 내에 있는 상기 메모리로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리로부터 상기 버퍼로 데이터를 독출하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하고; 상기 버퍼로부터 데이터를 상기 제 2 전송 방향으로 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 메모리 독출 클럭 신호를 발생한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의해 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 바람직한 실시예를 예시하는 첨부 도면및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 포인트 대 포인트 메모리 시스템의 개략적인 블록도이다. 메모리 시스템은 메모리 컨트롤러(memory controller ; 40)와, 복수 개의 메모리 모듈들(42A, 42B)을 포함한다. 예를 들어, 마더보드(motherboard) 상에 배치된 복수 개의 신호 라인들(56)은, 메모리 컨트롤러(40)와 여러 모듈들(42A, 42B) 사이에서 신호들을 전달한다.
각각의 메모리 모듈들(42A, 42B)은 데이터 버퍼(data buffer ; 48), 명령/어드레스 신호 버퍼(command/address signal buffer ; 46), 및 복수 개의 메모리 장치들(memory devices ; 44)을 구비한다. 일 예로, 메모리 장치(44)는 DRAM(dynamic random access memory) 장치들을 포함할 수 있다. 데이터 버퍼(48)는 데이터 버스(DQ) 상에 데이터 신호들의 버퍼링을 관리하고, 기입 클럭 신호(WCLK) 및 독출 클럭 신호(RCLK)에 응답해서 다른 것들과의 데이터 전송을 수행한다. 명령/어드레스 신호 버퍼(46)는 명령 신호들, 어드레스 신호들, 및 플래그 신호들의 버퍼링을 관리하고, 제어 명령(control command), 어드레스, 및 플래그 신호들에 부합되는 데이터 버퍼(48) 및 메모리 장치들(44)을 제어한다. 기입 동작 동안 데이터 버퍼(48)는 버퍼링된 데이터를 메모리 장치들(44)에게 전송한다. 한편, 데이터 버퍼(48)는 독출 동작 동안 메모리 장치로부터 데이터를 받아들인다. 도 1에는 42A,42B라 명명된 단지 두 개의 메모리 모듈들만 도시되어 있으나, 추가 메모리 모듈들이 상기와 같은 방식으로 상기 시스템에 추가될 수 있음은 자명하다.
본 발명에 따른 포인트 대 포인트 시스템 구조에 있어서, 데이터 버스(DQ)는 제 1 메모리 모듈(42A)의 메모리 컨트롤러(40)로부터 데이터 버퍼(48)로 독립적인 라인을 통해 전송된다. 이와 유사하게, 메모리 컨트롤러(40)로부터 발생된 기입 클럭 신호(WCLK)는, 독립적인 라인을 통해서 제 1 메모리 모듈(42A)의 명령/어드레스 버퍼(46)와 데이터 버퍼(48)에게 전달된다. 제 1 메모리 모듈(42A)의 데이터 버퍼(48)로부터 전송되는 독출 클럭 신호(RCLK)는 독립적인 라인을 통해 메모리 컨트롤러(40)로 수신된다. 또, 명령/어드레스 신호들(C/A 및 DFLAG)은 독립적인 라인을 통해 메모리 컨트롤러(40)로부터 제 1 메모리 모듈(42A)의 명령/어드레스 버퍼(46)로 전달되고, 제 1 메모리 모듈(42A)의 명령/어드레스 버퍼(46)로부터 발생된 RFLAG 신호는 독립된 라인을 통해 메모리 컨트롤러(40)로 수신된다.
신호들은 메모리 컨트롤러(40)와 제 1 메모리 모듈(42A) 사이에서 신호 라인들(DQ1, WCLK1, RCLK1, C/ADFLAG1, 및 RFLAG1)을 통해서 유사하게 전달된다. 상기 신호 라인들(DQ1, WCLK1, RCLK1, C/ADFLAG1, 및 RFLAG1)은, 제 1 메모리 모듈(42A)과 제 2 메모리 모듈(42B) 사이에서 신호들을 전달하기 위해 독립적으로 구성된다.
신호 라인들의 다른 집합(DQ2, WCLK2, RCLK2, C/ADFLAG2, 및 RFLAG2)은, 제 2 메모리 모듈(42B)과 제 3 메모리 모듈(미 도시됨) 등의 사이에서 신호들을 전달한다. 앞에서 설명한 바와 같이, 포인트 대 포인트 구조에서는 단일 신호소오스(single signal source)에 의해서 단일 로드(single load) 하나만 구동된다. 그 결과, 추가 메모리 모듈들의 추가는 신호 라인들 상에 추가적인 로드를 부과하지 않는다.
앞에서 설명한 바와 같이, 데이터는 국소(local)적이고 독립적인 데이터 버스(DQ) 상에 있는 메모리 컨트롤러(40)와, 제 1 및 제 2 메모리 모듈(42A, 42B) 사이에서 교환된다. 기입 클럭 신호(WCLK)는 메모리 컨트롤러(40)에 의해 발생되고, 기입 클럭 신호(WCLK)의 상승 및 하강 에지들과 동기 되어, 메모리 컨트롤러(40)로부터 제 1 메모리 모듈(42A)로의 데이터(DQ) 전송을 위한 참조(reference)로서, 제 1 메모리 모듈(42A)의 데이터 버퍼(48) 및 명령/어드레스 버퍼(46)에게 전송된다. 마찬가지로, 명령/어드레스 신호들(C/A)은 기입 클럭 신호(WCLK)에 동기 되어 메모리 컨트롤러(40)로부터 제 1 메모리 모듈(42A)로 전송된다. 이와 같은 방법에 있어서, 기입 클럭 신호(WCLK)는, 데이터 버퍼(48)에 의해 수신될 때 데이터 버스(DQ) 상에 수신된 데이터를 샘플링 하는 데 사용되는 반면, 같은 기입 클럭 신호(WCLK)는, 명령/어드레스 버퍼(46)에 의해 수신될 때 명령/어드레스 버퍼(46)에 의해서 명령/어드레스 버스 상에 수신된 명령/어드레스 신호(C/A)를 샘플링 하는 데 사용된다.
명령/어드레스 신호(C/A)를 받아들이는 제 1 메모리 모듈(42A)의 명령/어드레스 버퍼(46)는, 수신된 명령/어드레스 신호(C/A)를 버퍼링 하고, 그리고 나서 버퍼링된 명령/어드레스 신호(C/A)를 제 1 메모리 모듈(42A)의 메모리 장치(44)로 전송한다. 그리고, 이와 동시에 상기 명령/어드레스 신호(C/A)를 제 2 메모리모듈(42B)의 명령/어드레스 버퍼(46)에게 전달한다. 각 메모리 모듈(42A, 42B)의 명령/어드레스 버퍼(46)는, 모듈(42A, 42B) 상에서 주인 노릇을 하는 각각의 메모리 장치(44)와, 주변 모듈 상에 있는 명령/어드레스 버퍼(46)에게 입력 명령/어드레스 신호를 전달하는 기능을 주로 수행한다. 그리고, 데이터 신호(DQ)의 입력/출력 방향 모듈 상에 데이터 버퍼(48)에 대응되는 디코딩 신호(47)를 전송하기 위해 최소 레벨의 명령/어드레스 디코딩을 수행하는 기능 또한 수행한다. 즉, 명령/어드레스 버퍼는 데이터 버퍼(48) 내에 존재하는 데이터 신호(DQ)가 로컬 모듈(local module) 내의 메모리 장치들(44)로, 시스템 내부의 다른 모듈 내의 메모리 장치들(44)로, 또는 메모리 컨트롤러(40)로 전송될 것인 지 여부를 데이터 버퍼(48)에게 알려준다.
전통적인 메모리 시스템들에서, 데이터 버스가 명령/어드레스(C/A) 버스 보다 두 배 빠른 속도로 동작하는 것은 일반적인 사실이다. 이러한 이유에서, 제어 명령들은 데이터 보다 앞서서 메모리 모듈들(42A, 42B)로 제공된다. 그 결과, 모듈 상에 있는 메모리 장치들은 데이터 기입 또는 독출 동작을 준비하기에 충분한 시간을 가진다. 명령과 데이터 신호들 사이의 대기 시간(latency)은 일반적으로 칼럼 어드레스 스트로브(column address strobe ; CAS) 대기 시간으로 여겨진다. 도 1을 참조하면, 메모리 컨트롤러(40)에 의해 발생된 임의의 데이터 플래그 신호(DFLAG)는 기입 및 독출 동작을 위해 메모리 모듈들(42A, 42B)에게 CAS 지연 시간 정보를 제공한다. C/A 버퍼(46A, 46B)는 메모리 컨트롤러(40)로부터 데이터 플래그 신호(DFLAG)를 받아들이고, DFLAG_MDL 신호(45)를 버퍼링 하여 모듈(42A, 42B) 상에 있는 각각의 메모리 장치(44)에게 집중된 데이터 플래그 신호(localized data flag signal)를 출력한다. DFLAG 신호 내의 천이(transition)를 감지함으로써, 모듈(42A, 42B) 상에 있는 각각의 메모리 장치(44)는 기입 또는 독출 데이터를 미리 정해진 시간 간격 이후에 데이터 버스(DQ) 상에 출력한다. DFLAG 신호는 기입 클럭 신호(WCLK)와 동기된 명령/어드레스 버퍼(46)에 의해 수신된다. DFLAG 신호는 메모리 컨트롤러(40)와 메모리 모듈들(42A, 42B) 사이의 전파 방향(direction of propagation)에서 WCLK과 동일한 전파 지연을 경험하게 될 것이다.
C/A 버퍼(46)는 DFLAG 신호에 응답해서 리턴 경로를 위한 리턴 플래그 신호(return flag signal ; RFLAG)를 임의로 발생할 수 있다. 독출 데이터(DQ)와 동기된 독출 클럭 신호(RCLK)와, 컨트롤러에 의해 발생된 DFLAG 신호 사이의 위상 차이가 존재하는 경우, 임의의 RFLAG 신호가 필요로 될 수 있다. 만약 메모리 컨트롤러가 상기 위상 차를 보상할 수 있다면, RFLAG 신호는 생략될 수 있다. RFLAG 신호는, 메모리 장치(44)에 의해 출력되는 독출 데이터(DQ)가 언제 메모리 컨트롤러(40)에 도착하게 되는지에 대한 타이밍 정보를 전달한다. 메모리 컨트롤러(40)가 메모리 모듈(42A)로부터 전달된 독출 클럭 신호(RCLK)에 동기 되어 메모리 모듈로부터 전달된 유효 데이터를 받아들일 수 있는 동안, 상기 컨트롤러에서 WCLK 및 RCLK 신호들의 시간 차이가 1 클럭 사이클 보다 크면, 메모리 컨트롤러는 메모리 모듈(42A)로부터 유효 데이터를 받아들이는 것이 가능해 진다. RFLAG 신호는 유효 데이터가 메모리 컨트롤러(40)에 의해 받아들여지는 것을 항상 보증한다. 이와 같이 메모리 컨트롤러(40)는 제 1 메모리 모듈(42A)로부터 전송된 독출플래그 신호(RFLAG) 및 독출 클럭 신호(RCLK)에 응답해서 데이터를 받아들인다.
따라서, 메모리 컨트롤러(40)는 C/A 버퍼(46A)에 의해 출력된 RFLAG 신호를 통해 독출 데이터(DQ) 도착 시간을 인식한다. RFLAG 신호는 바람직하게 라인과 마찬가지로 독출 데이터(DQ) 신호들과 동일한 전파 지연 시간을 갖는다. 여기에 RFLAG 신호가 운반되고, 바람직하게 순서의 결정이 수행된다. 그러므로, 리턴 클럭 신호(RCLK)와 데이터 버스 신호들(DQ)과 동일한 전파 지연을 갖게 된다.
데이터 버퍼(48)는 기입 또는 독출 동작이 수행될지 여부에 따라서 데이터를 받아들이거나 전송한다. 기입 동작의 경우, 데이터 버퍼(48)는 컨트롤러(40)에 의해 출력된 기입 클럭 신호(WCLK)에 동기 되어 메모리 컨트롤러(40)로부터 전송된 데이터 신호들(DQ)을 받아들인다. 그리고 나서 데이터 버퍼(48)는 제어/어드레스 버퍼(48)에 의해 발생된 제어/어드레스 신호(47)를 근거로 하여 로컬 모듈 상에 장착된 메모리 장치들(44)로 데이터 신호들(DQ)을 전송할지 여부를 결정한다. 도 2를 참조하면, 데이터가 모듈(42)에 배치된 메모리 장치(44)로 기입될 경우, 데이터 버퍼(48)는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 모듈 기입 클럭 신호(WCLK_MDL)를 발생하고, 모듈 기입 클럭 신호(WCLK_MDL)에 동기 되어 메모리 장치들(44)에게 데이터 신호들(DQ)을 전송한다. 바람직한 실시예에 있어서, 모듈 기입 클럭 신호는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 발생되고, 상기 두 신호들은 서로 위상이 일치한다.
데이터 독출 동작에 있어서, 데이터 버퍼(48)는 메모리 장치들(44)에 의해 수신된 모듈 기입 클럭 신호(WCLK_MDL)를 근거로 하여 발생된 모듈 독출 클럭신호(RCLK_MDL)에 동기 되어 독출 데이터(DQ)를 받아들인다. 이어서, 도 1을 참조하면, 데이터 버퍼(48)는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 제 1 모듈(42A)에 의해 발생된 출력 독출 클럭 신호(RCLK_OUT)에 동기 되어 메모리 컨트롤러(40)에게 버퍼링된 독출 데이터(DQ)를 출력한다. 반면, 제 2 모듈(42B)에 있는 데이터 버퍼(48)는, 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 발생된 출력 독출 클럭 신호(RCLK_OUT)에 동기 되어, 주변 모듈(42A)의 데이터 버퍼(48)에게 상기 독출 데이터(DQ)를 출력한다.
도 3은 주어진 메모리 모듈(42A, 42B)의 데이터 버퍼(48) 및 메모리 장치들(44) 사이에서 전송되는 데이터(DQ)를 전송하기 위해 사용되는 모듈 독출 클럭 신호(RCLK_MDL) 및 모듈 기입 클럭 신호(WCLK_MDL)의 상호 작용을 설명하는 개략적인 블록도이다. 앞에서 설명한 바와 같이, 데이터는 모듈 기입 클럭 신호(WCLK_MDL)에 동기 되어 데이터 버퍼(48)로부터 메모리 장치(44)로 기입된다. 유사하게, 데이터는 모듈 독출 클럭 신호(RCLK_MDL)에 동기 되어 메모리 장치(44)로부터 데이터 버퍼(48)로 독출된다. 모듈 기입 클럭 신호 라인(WCLK_MDL)과 모듈 독출 클럭 신호 라인(RCLK_MDL)은, 바람직하게 데이터 버퍼(48)와 메모리 장치(44) 사이의 메모리 모듈 상에 있는 데이터 버스 라인들(DQ)에 의해 순서가 정해진다. 이 같은 클럭 신호들(WCLK_MDL, RCLK_MDL)과 데이터 신호들(DQ)은 동일한 전파 지연을 나타낸다. 이와 같이, 전송된 데이터와 클럭 신호들은 수신 유닛(receiving unit)으로 동시에 도착될 것이므로, 도착된 클럭 신호는 데이터 신호들을 정확하게 클럭킹 하는 데 사용될 수 있다.
본 발명의 바람직한 실시예에 있어서, 도 3에 도시된 바와 같이, 모듈 독출 클럭 신호(RCLK_MDL) 상의 라인은, 메모리 장치(44)에 연결 가능한 상기 라인으로 이동된다. 여기서, 상기 라인에는 모듈 기입 클럭 신호(WCLK_MDL)가 전송된다. 이와 같은 방법으로, 모듈 독출 클럭 신호(RCLK_MDL)는 각각의 메모리 장치(44)로부터 출력된 독출 데이터(DQ)를 샘플링 하기 위해 데이터 버퍼(48)로 리턴 된다. 도 2에 도시된 바와 같이, 본 실시예에 있어서, 각각의 모듈 기입 클럭 신호(WCLK_MDL)에 응답해서 복수 개의 모듈 독출 클럭 신호들(RCLK_MDL)이 각각의 메모리 장치(44)로부터 발생된다.
도 8에 도시된 다른 실시예에 있어서, 단일 모듈 독출 클럭 신호(RCLK_MDL)가 모듈 기입 클럭 신호들(WCLK_MDL)에 응답해서 데이터 버퍼(48)로 리턴 된다. 도 8에 도시된 바와 같이, 4 개의 메모리 장치들(44) 각각은 모듈 기입 클럭 신호(WCLK_MDL)를 받아들인다. 반면, 다섯 번째 모듈 기입 클럭 신호(WCLK_MDL)가 발생되고, 더미 로드(52)로 묶이게 된다. 더미 로드(52)로 묶인 모듈 기입 클럭 신호(WCLK_MDL)의 라인 길이는 실제 메모리 장치들(44)에 묶인 모듈 기입 클럭 신호(WCLK_MDL)의 라인 길이와 일치하도록 구성된다. 모듈 독출 클럭 신호 라인(RCLK_MDL) 역시 더미 로드(52)로 묶이고, 데이터 버퍼(48)로 리턴 된다. 모듈 독출 클럭 신호 라인(RCLK_MDL)의 길이는 메모리 장치들(44)과 데이터 버퍼(48) 사이의 데이터 버스(DQ)의 경로 길이와 일치하도록 구성된다. 더미 로드(52)는 바람직하게 정전 용량(capacitance)을 가지도록 구성된다. 이는 모듈 기입 클럭 신호(WCLK_MDL)를 받아들이는 메모리 장치들(44)의 클럭 핀의 정전 용량과 일치한다. 이 같은 방법으로 데이터 버퍼(48)에 의해 요구되는 클럭 핀들의 개수를 줄이는 동안, 더미 로드(52)는 마치 메모리 장치처럼 모듈 기입 클럭 신호(WCLK_MDL)를 로딩한다.
도 9에 도시된 또 다른 실시예에서, 단일 모듈 독출 클럭 신호(RCLK_MDL)는 모듈 기입 클럭 신호(WCLK_MDL)에 응답해서 위상 동기 루프(phase locked loop ; PLL)(또는 지연 동기 루프(delay locked loop ; DLL))에 의해 발생될 수 있다. 도 9에 도시된 바와 같이, 4 개의 메모리 장치들(44) 각각은 대응되는 모듈 기입 클럭 신호(WCLK_MDL)를 받아들인다. 여기서 다섯 번째 모듈 기입 클럭 신호(WCLK_MDL) 역시 PLL(또는 DLL)(54)에 의해 발생되나, 이는 수신된 모듈 기입 클럭 신호(WCLK_MDL)에 응답해서 모듈 독출 클럭 신호(RCLK_MDL)를 리턴 시킨다. 위상 동기 루프와 지연 동기 루프는 출력 신호가 발생되는 것을 보장하기 위한 메커니즘으로 잘 알려져 있다. 그 결과, 출력 신호의 천이 에지들(transition edges)은 입력 신호의 그것과 일렬로 정렬된다. 즉, RCLK_MDL 신호의 천이 에지들은 WCLK_MDL 신호의 천이 에지와 일렬로 정렬된다. 위상 동기 루프(PLL)의 경우, 출력 RCLK_MDL 신호의 클럭 에지가 입력 WCLK_MDL 신호의 클럭 에지로 정렬될 때까지 전압 조정 발진기(voltage controlled oscillator)의 위상이 조정된다. 지연 동기 루프(DLL)의 경우, 출력 RCLK_MDL 신호의 클럭 에지가 입력 WCLK_MDL 신호의 클럭 에지로 정렬될 때까지 입력 WCLK_MDL 신호가 가변 딜레이 라인(variable delay line)으로 인가되어, DLL의 딜레이가 조정된다.
도 4는 입력 기입 클럭 신호(WCLK_IN)에 응답해서, 또는 근거로 하여 발생되는 출력 독출 클럭 신호(RCLK_OUT)의 독출 동작에 대한 개략적인 블록도이다. 이 경우에 있어서, 제 1 모듈(42A)은, 여기서 입력 기입 클럭 신호(WCLK_IN)로 간주되는 기입 클럭 신호(WCLK)를 메모리 컨트롤러(40) 또는 주변 메모리 모듈로부터 받아들인다. 메모리 모듈(42A)은 제 2 메모리 모듈(42B)로 전송되는 출력 기입 클럭 신호(WCLK_OUT)를 번갈아 발생한다. 출력 기입 클럭 신호(WCLK_OUT)는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 발생되고, 그 결과 위상이 같게 된다. 입력 기입 클럭 신호(WCLK_IN)를 근거로 하는 동상(in-phase) 출력 기입 클럭 신호(WCLK_OUT)를 발생하는 일 실시예로서, 출력 기입 클럭 신호(WCLK_OUT)는 입력 신호로서 입력 기입 클럭 신호(WCLK_IN)를 받아들이는 PLL 또는 DLL의 출력으로서 발생될 수 있다.
유사하게, 출력 독출 클럭 신호(RCLK_OUT)는 입력 기입 클럭 신호(WCLK_IN)에 응답해서 제 1 메모리 모듈(42Q)에 의해서 발생된다. 출력 독출 클럭 신호는 메모리 컨트롤러(40)로 전달되거나, 독출 방향에서의 데이터(DQ)의 전달을 위해서 주변 메모리 모듈로 전달된다. 모듈 기입 클럭 신호(WCLK_MDL)는 또한, 앞에서 설명한 바와 같이, 데이터 버퍼(48)와 메모리 장치들(44) 사이의 데이터의 내부 전송을 클럭킹하기 위해서, 수신된 입력 기입 클럭 신호(WCLK_IN)에 응답해서 발생된다.
제 1 메모리 모듈(42A)의 데이터 버퍼(48)는, 제 2 메모리 모듈(42B)로부터 전송된 독출 데이터(DQ)를 샘플링하기 위해, 제 2 메모리 모듈(42B)에 의해 발생된 입력 독출 클럭 신호(RCLK_IN)를 더 받아들인다. 즉, 제 1 메모리 모듈(42A)의 데이터 버퍼(48)는, 제 2 메모리 모듈(42B)에 의해 발생된 입력 독출 클럭신호(RCLK_IN)에 동기되어, 제 2 메모리 모듈(42B)로부터 전송된 독출 데이터(DQ)를 받아들인다.
제 1 메모리 모듈(42A)의 출력 기입 클럭 신호(WCLK_OUT)는 제 2 메모리 모듈(42B)로 전송되고, 제 2 메모리 모듈(42B)에서 입력 기입 클럭 신호(WCLK_IN)로서 받아들여진다. 제 2 메모리 모듈(42B)은, 제 1 메모리 모듈(42A)과 유사한 방식으로, 상기 수신된 입력 기입 클럭 신호(WCLK_IN)에 응답해서, 출력 기입 클럭 신호(WCLK_OUT)와 출력 독출 클럭 신호(RCLK_OUT)를 발생한다. 마찬가지로, 모듈 기입 클럭 신호(WCLK_MDL)는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 발생된다.
도 4에 도시된 독출 동작에서는, 독출 데이터(DQ)의 동기된 전송(synchronized transfer)을 위해서, 입력 독출 클럭 신호(RCLK_IN)및 출력 독출 클럭 신호(RCLK_OUT)를 사용하는 오른쪽에서 왼쪽 방향(right-to-left direction)을 따라서 제 2 메모리 모듈(42B)에서 제 1 메모리 모듈(42A)로 데이터가 전송된다고 가정한다. 데이터는 제 2 메모리 모듈(42B)로부터 제 1 메모리 모듈(42A)로 독출되고, 제 2 메모리 모듈(42B)의 데이터 버퍼(48)는 출력 독출 클럭 신호(RCLK_OUT)에 동기하여 제 1 메모리 모듈(42A)의 데이터 버퍼(48)로 독출 데이터(DQ)를 출력한다고 가정한다. 앞에서 설명한 바와 같이, 이 예에서, 출력 독출 클럭 신호(RCLK_OUT)는 제 2 메모리 모듈(42B)에 의해 수신된 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 발생된다. 독출 동작은, 독출 방향에서의 데이터 전송을 위해 제 1 메모리 모듈(42A)로부터 메모리 컨트롤러(40)에 이르기까지 유사한 방식으로 동작한다.
이 같은 예에 있어서, 입력 기입 클럭 신호(WCLK_IN)에 응답해서 출력 독출 클럭 신호(RCLK_OUT)가 발생되기 때문에, 고차 메모리 모듈(이 경우, 제 2 메모리 모듈(42B))은 입력 독출 클럭 신호(RCLK_IN)를 필요로 하지 않는다. 그러므로, 이 실시예에서 독출 클럭 신호(RCLK)를 위한 별도의 소오스가 필요로 하지 않는다. 모든 기입 클럭 신호(WCLK)와 독출 클럭 신호(RCLK)들은 기입 클럭 신호(WCLK)를 근거로 하여 메모리 컨트롤러(40)에서 발생된다.
도 5를 참조하면, 기입 동작 동안 데이터는 제 1 메모리 모듈(42A)로부터 제 2 메모리 모듈(42B)로, 그리고/또는 메모리 컨트롤러(40)로부터 제 1 메모리 모듈(42A)로, 왼쪽에서 오른쪽 방향(left-to-right direction)을 따라 전달된다. 제 1 메모리 모듈(42A)의 데이터 버퍼(48)는 입력 기입 클럭 신호(WCLK_IN)에 동기 되어 메모리 컨트롤러(40)로부터 기입 데이터(DQ)를 받아들인다. 그리고 나서, 제 1 메모리 모듈(42A)의 C/A 버퍼(46)로부터 발생된 C/A 디코딩 신호를 근거로 하여 제 1 메모리 모듈(42A) 상에 있는 메모리 장치(44)에게 상기 데이터(DQ)를 전달할 수 있는지 여부를 결정한다. 만일 C/A 디코딩 신호에 의해서 데이터(DQ)가 제 2 메모리 모듈(42B)로 전달되어야 한다면, 제 1 메모리 모듈(42A)의 데이터 버퍼(48)는 제 2 메모리 모듈(42B)의 데이터 버퍼에게 수신된 데이터(DQ)를 전달한다. 제 1 메모리 모듈(42A)은 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 출력 기입 클럭 신호(WCLK_OUT)를 발생하고, 데이터 버퍼(48)의 데이터(DQ)는 제 1 메모리 모듈(42A)에 의해 발생된 출력 기입 클럭 신호(WCLK_OUT)에 동기 되어 제 1 메모리 모듈(42A)로부터 제 2 메모리 모듈(42B)에게 전달된다. 제 1 메모리 모듈(42A)로부터 제 2 메모리 모듈(42B)로 전달된 데이터로 클럭킹을 수행하기 위해서, 제 1 메모리 모듈(42A)에 의해 발생된 출력 기입 클럭 신호(WCLK_OUT)는, 제 2 메모리 모듈(42B)에서 입력 기입 클럭 신호(WCLK_IN)로서 받아들여진다.
이 같은 방법으로, 주어진 메모리 모듈(42A, 42B)의 데이터 버퍼(48)는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여, 출력 기입 클럭 신호(WCLK_OUT), 출력 독출 클럭 신호(RCLK_OUT), 및 모듈 기입 클럭 신호(WCLK_MDL)로 명명된 적어도 3 개의 클럭 신호들을 발생한다. PLL 또는 DLL은, 예를 들어, 입력 기입 클럭 신호(WCLK_IN)에 응답해서 상기 세 개의 클럭 신호들을 발생하기 위해 사용될 수 있다. 게다가, 데이터 버퍼(48)는 모듈 기입 클럭 신호(WCLK_MDL)에 응답해서 메모리 장치(44)로부터 모듈 독출 클럭 신호(RCLK_MDL)를 받아들이고, 주변 모듈(42B)로부터 입력 독출 클럭 신호(RCLK_IN)를 받아들인다.
그 결과, 데이터 버퍼(48)는 3 개의 클럭 도메인들을 구비하게 된다. 제 1 클럭 도메인은 근접하고 있는 하위 메모리 모듈, 또는 메모리 컨트롤러로부터 수신된 입력 기입 클럭 신호(WCLK_IN)에 의해 결정된다. 제 2 클럭 도메인은 로컬 메모리 장치들(44)로부터 수신된 모듈 독출 클럭 신호(RCLK_MDL)에 의해 결정된다. 제 3 클럭 도메인은 주변 상위 메모리 모듈로부터 수신된 독출 클럭 신호(RCLK_IN)에 의해 결정된다.
주어진 클럭에 동기 되어 데이터 전송을 수행하기 위한 데이터 라인들이, 메모리 모듈들과 메모리 컨트롤러를 연결하는 마더 보드 상의 양면에 있는 클럭을 위한 라인에 대해, 그리고 주어진 모듈에서 순위가 정해진 데이터 라인들에 대해 우선 순위가 정해짐에 의해서, 본 발명은 시스템에서 전송될 모든 데이터에 대해 동일한 위상을 갖는 적정 클럭을 제공한다. 즉, 데이터와, 관련 클럭은, 동일한 전파 경로(propagation path)를 가진다. 그 결과, 동일한 전파 지연을 갖는다. 이러한 관점에서 볼 때, 데이터와 클럭은 동일한 단위 위상을 받아들임에 의해서 받아들여지고, 그 결과, 수신된 클럭은 높은 정확도를 가지고 수신된 데이터를 샘플링 하는 데 사용될 수 있다. 이러한 특성은 시스템 전체의 효율과 신뢰도를 증가시킨다.
앞의 예에서, 메모리 컨트롤러(40)와 제 1 모듈(42A) 사이의 데이터 신호들(DQ)을 전달하는 라인들, 그리고 제 1 모듈(42A)과 제 2 모듈(42B) 사이에서 데이터 신호들(DQ)을 전달하는 라인들은 바람직하게 WCLK 및 RCLK 신호들에 대응되는 라인들은 물론, 제어/어드레스와 DFLAG 및 RFLAG 신호들에 대응되는 라인들의 순위를 정한다. 마찬가지로, 데이터 버퍼(48)와 주어진 메모리 장치(44) 사이의 데이터 신호들(DQ)은, 데이터와 클럭 신호가 서로에 대해 동기된 수신 유닛에 의해 수신되는 것을 보장하기 위해서, 바람직하게 해당 모듈 기입 클럭 신호(WCLK_MDL)와 해당 모듈 독출 클럭 신호(RCLK_MDL)의 라인들의 우선 순위를 정한다.
입력 기입 클럭 신호를 근거로 하는 제 1 클럭 도메인과 수신된 모듈 기입 클럭 신호(WCLK_MDL)를 근거로 하는 제2 클럭 도메인 사이의 위상 차이는, 모듈 기입 클럭 신호(WCLK_MDL)와 모듈 독출 클럭 신호(RCLK_MDL)에 대해서, 데이터 버퍼(48)로부터 메모리 장치(44)로의 왕복 전파 지연(round-trip propagation delay)이 된다. 그러나, 이러한 왕복 지연(round-trip delay)은 상기 모듈의 물리적 설계, 즉, WCLK_MDL 및 RCLK_MDL 신호의 순위 라우팅(routing)에 의해서 고정된다. 그러므로, 데이터 버퍼는 단순한 클럭 도메인 교차 회로(clock domain crossing circuitry)를 통해 상기 데이터를 각각의 클럭 도메인으로/으로부터 데이터를 쉽게 전달할 수 있다. 클럭 도메인 교차는 출력 독출 클럭 신호(RCLK_OUT)에 동기 되어 모듈로부터 전송될 독출 데이터를 데이터 버퍼(48)에서 제공하기 위해서, 모듈 독출 클럭 신호(RCLK_MDL)에 동기 되어 메모리 장치(44)로부터 수신된 데이터를 전달하는 데 사용된다. 그러나, 제 3 및 제 1 클럭 도메인들 사이의 딜레이는 고정되어 있기 때문에, 도메인 교차는 비교적 쉽게 이루어진다. 그러므로, 데이터는 RCLK_MDL 클럭 도메인으로부터 RCLK_OUT 클럭 도메인으로 전송될 수 있다.
데이터 버퍼(48)에서의 클럭 도메인 교차에 대한 다른 필요성은, 입력 독출 클럭 신호(RCLK_IN)를 근거로 하는 제 3 클럭 도메인과, 독출 동작 동안 데이터를 전송하기 위한 제 1 클럭 도메인(입력 기입 클럭 신호(WCLK_IN)를 근거로 하는)의 출력 독출 클럭 신호(RCLK_OUT) 사이에서 비롯된다. 주어진 데이터 버퍼(48) 내의 입력 독출 클럭 신호(RCLK_IN)와 출력 독출 클럭 신호(RCLK_OUT) 사이에서의 위상 차이는, 하나의 모듈로부터 주변 모듈로 왕복 지연(round-trip delay)이 된다. 이 같은 위상 차이는 일정하거나, 또는 고정되기 때문에, 모듈들의 위치는 고정된 거리에 있는 것으로 가정한다. 이와 같은 보정은 취급하기에 용이하다.
두 클럭 사이의 위상 차이가 제 1 모듈 및 제 2 모듈에서 다르다고 가정할 때, 버퍼는 두 클럭 도메인들 사이에서 데이터를 전송하기 위해 가변적인 위상 차이를 처리할 수 있어야만 한다. 그러나, 본 발명에서 입력 독출 클럭 신호(RCLK_IN)와 출력 독출 클럭 신호(RCLK_OUT) 사이의 위상 차이는, 모든 메모리모듈에서 동일하게 나타난다. 따라서, 상기 버퍼는 일반적인 RAMBUS 시스템들과는 현저히 다르게 된다. 여기서, 전진 클럭 및 후진 클럭(CTM, CFM) 사이의 위상 차는 메모리 장치의 위치에 따라 달라진다. 상기 시스템들 내에 있는 이 같은 메모리 장치들은 복잡한 도메인 교차 회로(complex domain crossing circuitry)를 필요로 한다.
출력 기입 클럭 신호(WCLK_OUT)는 입력 기입 클럭 신호(WCLK_IN)를 근거로 하여 발생되기 때문에, 기입 방향에서는 어떠한 도메인 교차도 필요로 하지 않는다. 따라서, 같은 클럭 도메인, 즉, 앞에서 언급된 제 1 클럭 도메인을 공유하게 된다.
도 6은 본 발명의 제 2 실시예의 개략적인 블록도이다. 이 실시예에 있어서, 출력 기입 클럭 신호(RCLK_OUT)는, 앞에서 설명한 바와 같이, 입력 기입 클럭 신호(WCLK_IN)를 근거로 하고 상기 클럭 신호에 동조되어, 주어진 모듈에 의해 발생되지 않는다. 대신, 수신된 입력 독출 클럭 신호(RCLK_IN)를 근거로 하여 출력 기입 클럭 신호(RCLK_OUT)가 발생된다. 입력 독출 클럭 신호(RCLK_IN)는 상위 메모리 모듈(이 예에서는 제 2 메모리 모듈(42B)에 의해 수신되는, 마스터 독출 클럭 발생기(master read clock generator ; 50)에 의해 발생된 첫 번째 신호이다. 제 2 메모리 모듈(42B)(제 1 메모리 모듈(42A) 역시)은, 앞에서 설명한 바와 같이 입력 독출 클럭 신호(RCLK_IN)를 근거로 하고 상기 클럭에 동조되어 출력 기입 클럭 신호(RCLK_OUT)를 발생한다.
도 7에 도시된 바와 같이, 독출 동작 동안 데이터(DQ)는, 해당 입력 독출 클럭 신호(RCLK_IN)에 응답해서 발생되는 출력 독출 클럭 신호(RCLK_OUT)에 동기 되어, 제 2 메모리 모듈(42B)로부터 제 1 메모리 모듈(42A)로 전송되고, 그리고 제 1 메모리 모듈(42A)로부터 메모리 컨트롤러(40)로 전송된다. 상기 실시예에서의 기입 동작은, 앞에서 설명한 실시예에서의 기입 동작과 유사하다.
입력 독출 클럭 신호(RCLK_IN)와 출력 독출 클럭 신호(RCLK_OUT)는 동일한 위상 관계를 공유하기 때문에, 상기 두 신호들을 위한 어떠한 클럭 도메인 교차도 필요로 하지 않는다. 그러나, 기입 클럭 신호(WCLK)와 독출 클럭 신호(RCLK)는 다른 소오스들에서 발생되고, 반대 위치에 전달되기 때문에, 입력 기입 클럭 신호(WCLK_IN)와 입력 독출 클럭 신호(RCLK_IN) 사이의 위상 관계는 주어진 모듈의 위치에 의존하여 변화한다. 그러므로, 이와 같은 구성에서 도메인 교차의 레졸루션(resolution)은 매우 어렵게 된다.
이러한 구성은 RAMBUS의 구성과 개념적으로 유사하다. 시스템에 10 개의 메모리 모듈들이 구비되어 있는 것으로 가정하자. 이 경우, 입력 기입 클럭 신호(WCLK_IN)와 입력 독출 클럭 신호(RCLK_IN) 사이의 위상 차는 각 메모리 모듈에서 다르다. 상기 체인에서 마지막 모듈에서의 위상 차는, 예를 들면, 제 1 모듈의 위상차의 10 배가 될 수도 있다. 마지막 모듈에서의 위상 차 결과는 클럭 주기 시간(clock cycle time) 또는 클럭 주기 시간의 수 배 보다도 더 클 수 있다. 이 경우, 데이터 전송 오류를 피하기 위해서, 버퍼는 위상차 검출 회로(phase difference detection circuitry)를 구비하여야 한다. RAMBUS의 경우, CTM 및 CFM 클럭들 사이의 위상 차를 검출하기 위해 파워-업 단계에서 트레이닝시퀀스(training sequence)가 사용된다.
이와 같이, 본 발명은 포인트 대 포인트 메모리 시스템에서 데이터, 명령 및 어드레스 신호들이, 데이터 신호들과 동일한 전파 지연을 갖는 적정 클럭 신호들에 동기 되어, 모듈들 사이에서, 그리고 모듈과 메모리 컨트롤러 사이에서 전달되는 클럭킹 기술을 제공한다. 그리고, 상기 클럭킹 기술은, 출력 기입 클럭 신호(WCLK_OUT)를 발생하고, 입력 기입 클럭 신호(WCLK_IN)에 응답해서 모듈 기입 클럭 신호(WCLK_MDL)를 발생하고, 그리고 모듈 기입 클럭 신호(WCLK_MDL)에 응답해서 모듈 독출 클럭 신호(RCLK_MDL)를 발생함에 의해서, 각 모듈에서 간략화 된다. 그리고, 바람직한 실시예에 있어서, 상기 클럭킹 기술은 입력 기입 클럭 신호(WCLK_IN)에 응답해서 출력 독출 클럭 신호(RCLK_OUT)를 발생함에 의해서 각 모듈에서 간략화 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 점대점 버스 구성을 갖는 메모리 시스템은, 모듈의 위치에 따라 위상 관계가 달라지는 점대점 방식의 메모리 버스 구조에 적합한 클럭 신호를 효율적으로 제공할 수 있는 장점이 있다.

Claims (51)

  1. 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:
    메모리 장치 및 제 1 버퍼를 구비하되, 상기 제 1 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 2 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈;
    상기 기입 명령이 상기 메모리 시스템에 있는 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 그리고 상기 기입 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 상기 제 1 메모리 모듈; 및
    상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 제 2 버퍼로 데이터를 독출하기 위해 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 상기 제 1 메모리 모듈을 포함하며; 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 메모리 모듈은, 상기 제 2 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 더 발생하는 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호에 응답해서 상기 메모리 장치로부터 리턴된 클럭 신호인 것을 특징으로 하는 메모리 모듈.
  4. 제 3 항에 있어서,
    상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 전송 경로 상에 발생되는 것을 특징으로 하는 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 메모리 모듈은, 상기 메모리 독출 클럭 신호 및 상기 메모리 기입 클럭 신호의 상기 전송 경로에 연결된 더미 로드를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  6. 제 4 항에 있어서,
    상기 메모리 독출 클럭 신호의 상기 전송 경로와 상기 메모리 기입 클럭 신호의 전송 경로는, 상기 메모리와 상기 제 2 버퍼 사이에서 상기 데이터 신호들의 전송 경로의 그것과 실질적으로 동일한 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 발생되어, 상기 제 2 기입 클럭 신호가 상기 제 2 메모리 모듈 상에 있는 상기 제 2 버퍼로 전송되는 것을 특징으로 하는 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 상기 제 1 메모리 모듈 상에 있는 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는 것을 특징으로 하는 메모리 모듈.
  9. 제 1 항에 있어서,
    상기 제 2 버퍼는, 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되었는지 여부를 결정하기 위해서, 상기 제 1 버퍼에서 발생된 디코딩 신호를 받아들이는것을 특징으로 하는 메모리 모듈.
  10. 제 1 항에 있어서,
    상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
  11. 제 10 항에 있어서,
    상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  12. 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:
    메모리 장치 및 제 1 버퍼를 구비하되, 상기 제 1 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 2 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및
    상기 기입 명령이 상기 메모리 시스템에 있는 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 상기 제 1 메모리 모듈을 포함하는 것을 특징으로 하는 메모리 모듈.
  13. 제 12 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  14. 제 12 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 제 2 버퍼에게 데이터를 독출하기 위해, 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하며, 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
  15. 제 14 항에 있어서,
    상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호에 응답해서 상기 메모리 장치로부터 리턴된 클럭 신호인 것을 특징으로 하는 메모리 모듈.
  16. 제 14 항에 있어서,
    상기 메모리 모듈은, 상기 메모리 독출 클럭 신호 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 더미 로드를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  17. 제 14 항에 있어서,
    상기 메모리 모듈은, 상기 메모리 독출 클럭 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 위상 동기 루프 또는 지연 동기 루프를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  18. 제 12 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 메모리 시스템에 있는 상기 제 1 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
  19. 제 12 항에 있어서,
    상기 제 2 버퍼는, 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되는지여부를 결정하기 위해, 상기 제 1 버퍼부터 발생되는 디코딩 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
  20. 제 12 항에 있어서,
    상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
  21. 제 20 항에 있어서,
    상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  22. 제 12 항에 있어서,
    상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 상기 제 1 메모리 모듈 상에 있는 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는 것을 특징으로 하는 메모리 모듈.
  23. 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:
    메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및
    상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 상기 제 1 메모리 모듈을 포함하는 것을 특징으로 하는 메모리 모듈.
  24. 제 23 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
  25. 제 24 항에 있어서,
    상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 상기 제 1 메모리 모듈 상에 있는 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는 것을 특징으로 하는 메모리 모듈.
  26. 제 23 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 데이터를 독출하기 위해, 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  27. 제 26 항에 있어서,
    상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호에 응답해서 상기 메모리 장치로부터 리턴된 클럭 신호인 것을 특징으로 하는 메모리 모듈.
  28. 제 26 항에 있어서,
    상기 메모리 모듈은, 상기 메모리 독출 클럭 신호 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 더미 로드를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  29. 제 26 항에 있어서,
    상기 메모리 모듈은, 상기 메모리 독출 클럭 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 위상 동기 루프 또는 지연 동기 루프를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  30. 제 23 항에 있어서,
    상기 메모리 모듈은, 상기 독출 명령이 상기 메모리 시스템 내의 상기 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
  31. 제 23 항에 있어서,
    상기 버퍼는, 제 1 버퍼 및 제 2 버퍼를 포함하며, 상기 제 2 버퍼는 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되는지 여부를 결정하기 위해 상기 제 1 버퍼로부터 발생된 디코딩 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
  32. 제 27 항에 있어서,
    상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
  33. 제 28 항에 있어서,
    상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  34. 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:
    메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및
    상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼로 데이터를 독출하기 위해 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 상기 제 1 메모리 모듈을 포함하며; 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
  35. 제 34 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  36. 제 34 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
  37. 제 34 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 메모리 시스템 내의 상기 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 독출하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
  38. 제 34 항에 있어서,
    상기 버퍼는, 제 1 버퍼 및 제 2 버퍼를 포함하며, 상기 제 2 버퍼는 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되는지 여부를 결정하기 위해 상기 제 1 버퍼로부터 발생된 디코딩 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
  39. 제 38 항에 있어서,
    상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
  40. 제 39 항에 있어서,
    상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  41. 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:
    메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및
    상기 독출 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 독출하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 상기 제 1 메모리 모듈을 포함하는 것을 특징으로 하는 메모리 모듈.
  42. 제 41 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 메모리 시스템 내의 상기 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
  43. 제 41 항에 있어서,
    상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  44. 제 41 항에 있어서,
    상기 메모리 모듈은, 상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하며, 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
  45. 독출 또는 기입 명령을 구비하는 제어 신호, 및 제 1 기입 클럭 신호를 발생하기 위한 메모리 컨트롤러; 및
    메모리 장치와 버퍼를 구비하되, 상기 버퍼는 제 1 데이터 버스와 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호 및 상기 제어 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈을 포함하며;
    상기 제 1 메모리 모듈은 기입 명령어가 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 상기 기입 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하고; 그리고
    상기 제 1 메모리 모듈은 상기 독출 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
  46. 독출 또는 기입 명령을 구비하는 제어 신호, 및 제 1 기입 클럭 신호를 발생하기 위한 메모리 컨트롤러;
    제 1 독출 클럭 신호를 발생하기 위한 독출 클럭 발생기; 및
    메모리 장치와 버퍼를 구비하되, 상기 버퍼는 제 1 데이터 버스와 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호 및 상기 제어 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈을 포함하며;
    상기 제 1 메모리 모듈은 기입 명령어가 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 상기 기입 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하고;
    상기 제 1 메모리 모듈은 상기 독출 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하고; 그리고
    상기 제 1 메모리 모듈은 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 독출 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 시스템.
  47. 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:
    메모리 장치를 구비한 제 1 메모리 모듈 상의 제 1 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;
    상기 제 1 메모리 모듈 상의 제 1 데이터 버스 및 제 2 데이터 버스에 연결된 제 2 버퍼에서 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 상기 제 1 독출 클럭 신호를 상기 제 2 전송 방향으로 받아들이는 단계;
    상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 상기 제 1 전송 방향으로 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하고, 그리고 상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 단계; 및
    상기 독출 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해, 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 단계를 포함하되; 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 클럭 신호 발생 방법.
  48. 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:
    메모리 장치를 구비한 제 1 메모리 모듈 상의 제 1 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;
    상기 제 1 메모리 모듈 상의 제 1 데이터 버스 및 제 2 데이터 버스에 연결된 제 2 버퍼에서 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 상기 제 1 독출 클럭 신호를 상기 제 2 전송 방향으로 받아들이는 단계; 및
    상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 상기 제 1 전송 방향으로 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
  49. 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:
    메모리 장치를 구비한 제 1 메모리 모듈 상의 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;
    제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이되, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되는 단계; 및
    상기 기입 명령이 상기 제 1 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타낼 때, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
  50. 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:
    메모리 장치를 구비한 제 1 메모리 모듈 상의 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;
    제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이되, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되는 단계;
    상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 단계; 및
    상기 독출 클럭 신호가 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터가 독출되기 위해, 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
  51. 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:
    메모리 장치를 구비한 제 1 메모리 모듈 상의 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;
    제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이되, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되는 단계; 및
    상기 독출 클럭 신호가 상기 메모리 시스템 내의 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터가 상기 제 2 전송 방향으로 전송되기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
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