TW548546B - Memory system having point-to-point bus configuration - Google Patents

Description

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相關專利 本申請案是在2001年3月6曰由& t 60/273,890 〇 日申凊的美…案號 發明背景 記憶體糸統時常是以一短戴線 A 一 ^ '果木構配置。在此一架構中 ’記憶體板組是沿菩一丘同咨柯 ;η , 者』貝抖匯流排、控制/位址匯流排 、與牯脈匯以排而以短截線並聯 配置。為了要增加在具有 一短截線匯流排架構記憶體系統中 制信號完整性是必需的·m 枓傳輸率，小心控 ：性會受到短戴線負載的 ^。一短i泉負載在-傳輸線上的行為如同一分連續點 ，造成信號影響。由於短恭妗备# 裝 ⑭士 *於短戴線負载的信號影響會使信號完 王性變差，造成對系統的整個資料傳輸率的限制。 嘗試根據-短_列串聯終端邏輯(sstl)架構建構短 訂 戴線匯流排而抑制一短戴線負載的有害影響 '然而，此組 態在增加資料傳輸率方面具有基本限制，因為雖然短戴線 的負載影響是可減輕’但是負载仍然包含在組態中。 若要克服短戴線匯流排架構所遇到的限制，一短迴路流 通（SLT)組態提議使用。在SLT匯流排結構中，系統元件是 在-信號線上串聯配置。在一記憶體模組的情況中，例如 ，信號線可經由一模組連接器而沿著主機板延伸到模組的 -第-端及延伸到模組的_想要元件。信號線然後可經由 模組主體而延伸到模組第二面的一第二元件，並且經由模 組連接為上的一第二耦合而返回主機板。從第一模組連接 器，信號線是在主機板上延伸到一第二模組連接器、到第 -4 -

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資料匯流排相同的相位關係與相同的傳遞延遲。 在:觀點方面’本發明是真對使用在具有—點對點匯流 排組悲的記憶體系統的記憶體模組。該記憶模㈣包括一 記憶裝置及-緩衝器；緩衝器’肖以接收一第_寫時脈信 號及一控制信號，包括在一第一 # _ ..... 乐得翰方向的讀或寫命令， 該緩衝器係用以在一第二俚銓古a 4立a — / 你罘得輸方向接收一第一讀時脈信號 ’該緩衝器係.馬合到-第一冑向資料匯流排& _第二雙向 資料匯流排。如果該寫命令係表示資料是寫到系統的：一 記憶體模組，該記憶體模組可響應用以在第一傳輸方向將 貧料從緩衝器傳輸的該第一寫時脈信號而產生一第二寫時 脈信號，而且如果該寫命令係表示資料是寫到模組的記憶 體，可響應用以將貢料從緩衝器寫到記憶體的該第一寫時 脈信號而進一步產生一記憶體寫時脈信號。如果該讀命令 仏表不資料疋從模組的記憶體讀取，記憶體模組係響應用 以將資料從記憶體讀到緩衝器的該第一寫時脈信號^進一 步產生一記憶體讀時脈信號。 如果該讀命令係表示資料是將從系統的另一記憶體模組 讀取，記憶體模組是響應用以在第二傳輸方向將資料從缓 衝器傳輸而進一步產生一第二讀時脤信號。 記憶體讀時脈信號最好包含記憶體寫時脈信號的一返回 仏號，在此情況中，圮憶體讀時脈信號是在輕合到記憶體 寫時脈信號的一傳輸路徑的傳輸路徑上產生。一虛擬負載 係轉合到記憶體讀時脈信號與記憶體寫時脈信號的傳輸路 徑。記憶體讀時脈信號的傳輸路徑長度與記憶體寫時脈信 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 548546 A7 B7 五、發明説明（4 號的傳輪路;具；$：田，β # > σ 二又又取好疋寺於在記憶體與緩衝器之間資料 化號的傳輸路徑長度。 、 \ ”、Τ脈仏旎、第二讀時脈信號、記憶體寫時脈信號 ::、記憶體讀時脈信號最好;是響應第一寫時脈信號而例如 透過g相位鎖定迴路或延遲鎖定迴路產生，以致於產生的 信號是與第-寫時脈信號同相位。 v 在另^一觀點中，本發明是針對使用在具有一點對點匯流 排組悲的一記憶體系統的記憶體模組。該記憶體模組係包 =一=憶裝置及一缓衝器，該緩衝器是用以接收一第一寫 才脈L n㉟制信號’包括在_第一傳輸方向的讀或寫 命令’錢衝器是以一第二傳輸方向而接收一第一讀時脈 信號，該緩衝器係耦合到一第一雙向資料匯流排及一第二 雙向資料匯流排。 如果該寫命令係表示f料是寫到系統的另—記憶體模組 。己杈組可響應用以在第一傳輸方向將資料從緩衝器 傳輸的該第-寫時脈信號而產生_第二寫時脈信號。 如果該寫命令係表示資料是寫到模組的記憶體，記憶體 模組可響應用以將資料從缓衝器寫到記憶體的該第一寫時 脈信號而產生一記憶體寫時脈信號。 如果該讀命令係表示資料是從模組的記憶體讀取，記憶 體模組可響應用以將資料從記憶體讀到緩衝器而產生一記 憶體讀時脈信號。 如果該讀命令係表示資料是從系統的另一記憶體模組讀 取’記憶體模組可響應用以在第二傳輸方向將資料從緩衝 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548546 五、發明説明（5 器傳輸的該寫時脈信號而產生—第二讀時脈信號。 在另觀點中，本發明是針對具有一點對點匯流排組態 的記憶體系統。該系統係包括-記憶體控制器，用以產生 —第一寫時脈信號及-控制信號’包括-讀或寫命令；及 —記:隐體模組，包括-記憶裝置及-缓衝器，該缓衝器是 在一弟一傳輸方向接收第一寫時脈信號及控制信號，該緩 衝為疋在-第二傳輸方向接收一第一讀時脈信號，該緩衝 器係麵合到-第一雙向資料匯流排及一第二雙向資料匯流 排如果4寫命令係表示資料是寫到系統的另一記憶體模 組’該記憶體模組可響應在第一傳輸方向將資料從緩衝哭 傳輸的㈣—寫時脈信號而產生H時脈信號，而且 如果該寫命令係表示資料是寫到模組的記憶體，可塑應用 以將資料從緩衝器寫到記憶體的該第一寫時脈信號而產生 —I己憶體寫時脈信號。如果該讀命令係表示資料是從模组 的咖讀取’該記憶體模組可響應將資料從記憶體讀到 緩衝器的該第—寫時脈信號而進一步產生—記時 信號。 在另一觀點中’本發明是針對具有—點對點匯流排組態 =記憶體系統。該系統係包含一記憶體控制器，用以產生 -弟-寫時脈信號及一控制信號’包括一讀或寫命令；及 ::買：脈產生器1以產生一第一讀時脈信號。一記憶體 吳.且^包括—記憶裝置及—缓衝器，該緩衝器是在-第-=輸方向接收第一寫時脈信號及控制信號，該緩衝器是在 -第二傳輸方向接收第一讀時脈信號，該緩衝器係搞合到

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548546 A7 B7 五、發明説明（7 ) 圖4係根據本發明的一讀操作方塊圖，其中該輸出讀時脈 RCLK—OUT是響應輸入寫時脈WCLK_IN而產生。 圖5係根據本發明而描述一寫操作方塊圖，其中輸出寫時 脈WCLK_OUT是響應輸入寫時脈WCLK_IN而產生。 圖6是本發明的一第二具體實施例的方塊圖，其中該讀時 脈RCLK是經由一外部讀時脈產生器50產生。 圖7係根據本發明而描述響應該輸入讀時脈RCLK_IN而產 生輸出讀時脈RCLK_0UT，及響應該輸入寫時脈WCLK_IN 而產生輸出寫時脈WCLK—OUT的方塊圖。 圖8係根據本發明而描述透過將該模組寫時脈WCLK_MDL 耦合到一虛擬負載而產生該模組讀時脈RCLK_MDL信號的 方塊圖。 圖9係根據本發明描述響應該模組寫時脈WCLK_MDL而經 由一相位鎖定迴路或延遲鎖定迴路產生該模組讀時脈 RCLK_MDL的方塊圖。 較佳具體實施例之詳細說明 圖1係根據本發明的一記憶體系統方塊圖。記憶體系統係 包括一記憶體控制器40、複數個記憶體模組42 A、42B。例 如安裝在一主機板上的許多信號線56可在記憶體控制器40 與各種不同模組42 A、42B之間傳輸信號。 每個記憶體模組42A、42B係包括一資料缓衝器48、一命 令/位址信號緩衝器46、與複數個記憶裝置44。在一範例中 ，記憶裝置44係含動態隨機存取記憶體（DRAM)裝置。資料 缓衝器48係管理資料匯流排DQ的信號資料缓衝，並且響應 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂

548546 A7 B7 五、發明説明（8 ) 一寫時脈信號WCLK及一讀時脈信號RCLK而傳輸資料。命 令/位址緩衝器46可根據命令、位址、與旗號信號而管理命 令信號、位址信號、與旗號信號的緩衝器，及控制資料緩 衝器48與記憶裝置44。在一寫操作期間，資料缓衝器48可 將緩衝的資料傳輸給記憶裝置44，而在一讀操作期間，資 料緩衝器48可從記憶裝置44接收資料。當只有兩記憶體模 組42 A、42B是在圖1的範例說明中顯示時，可了解到額外 記憶體模組能以類似方式加到系統。 在本發明的點對點系統架構中，資料匯流排DQ是在一獨 立信號線上從記憶體控制器40傳輸給第一記憶體模組42 A的 資料緩衝器48。同樣地，寫時脈信號WCLK是在獨立信號線 上從記憶體控制器40傳遞給資料緩衝器48、及第一記憶體 模組的命令/位址緩衝器46。讀時脈RCLK是在一獨立信號 線上經由記憶體控制器40而從第一記憶體模組42 A的資料緩 衝器48接收。而且，命令/位址C/A和DFLAG信號是在一獨 立信號線上經由記憶體控制器40從第一記憶體模組的命令/ 位址緩衝器46接收，而且RFLAG信號是在一獨立信號線上 經由記憶體控制器而從第一記憶體模組42 A的命令/位址缓 衝器46接收。 信 f尤同樣是在信 f虎線 DQ1、WCLK1、RCLK1、C/A&DFLAG1 與RFLAG1上的第一記憶體模組42A與第二記憶體模組42B 之間傳輸，而且該等信號線是與在記憶體控制器40與第一 記憶體模組42 A之間傳遞信號的信號線無關。另一組信號線 DQ2、WCLK2、RCLK2、C/A&DFLAG2、與 RFLAG2 是傳 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 參 裝 訂

548546 A7 B7 五、發明説明（9 ) 輸在第二記憶體模組42b與第三記憶體模組（未在圖顯示）之 間的信號等。如上述，在點對點匯流排組態中，只有單一 負載是經由單一信號源驅動；因此，進一步記憶體模組的 增加不會影響到信號線的額外負載。 如上述，資料是在一區域獨立資料匯流排DQ上的記憶體 控制器40與第一及第二記憶體模組之間42A、42B交換。一 寫時脈WCLK是透過記憶體控制器40產生，而且是傳送給第 一記憶體模組42A的資料缓衝器48與命令/位址緩衝器46， 而且是視同在與寫時脈WCLK的升緣與下緣同步而將資料 DQ從記憶體控制器40傳輸給第一記憶體第一模組42A。同 樣地，命令/位址信號（C/A)是與寫時脈信號WCLK同步而從 記憶體控制器40傳輸給第一記憶體模組42A。在此方式方面 ，經由資料缓衝器48接收的寫時脈信號WCLK可透過資料緩 衝器48而用來取樣在資料匯流排DQ上接收的資料，而經由 命令/位址缓衝器46接收的相同寫時脈信號WCLK可透過命 令/位址緩衝器46而用來取樣在命令/位址匯流排C/A上接收 的命令/位址信號。 只要接收一命令/位址C/A信號，第一記憶體模組的命令/ 位址緩衝器46可緩衝接收的命令/位址C/A信號，然後將緩 衝的命令/位址C/A信號傳輸到第一記憶體模組42 A的記憶裝 置44，而且同時經由信號45而將命令/位址C/A同時傳輸給 第二記憶體模組42B的命令/位址缓衝46。每個模組42A、 42B的命令/位址緩衝器46的主要功能是將輸入命令/位址信 號傳輸給在模組42A、42B的每個記憶裝置44與相鄰模組的 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂

線 548546 A7 B7 五、發明説明（10 ) 命令/位址緩衝器，而且其功能亦可執行用以傳輸一解碼信 號47的最小程度的命令/位址解碼，以通知在資料信號DQ的 輸入/輸出方向模組上的對應資料缓衝器48。換句話說，命 令/位址缓衝器可通知資料緩衝器48有關在資料緩衝器48出 現的資料信號DQ是否傳送給區域模組的記憶裝置44、或系 統的另一模組的記憶裝置44、或記憶體控制器40。 在傳統記憶體系統中，對於資料匯流排以兩倍快於命令/ 位址C/A匯流排的一速率操作是普通的。對於此理由而言， 控制命令是在資料之前提供給記憶體模組42 A、42B，所以 模組的記憶裝置具有足夠時間準備資料讀取或資料寫入操 作。在命令與資料信號之間的延遲普遍是稱為欄位址激勵 (CAS)延遲。如圖1所示，經由記憶體控制器40產生的一可 選擇資料旗號DFLAG信號可將讀與寫操作的CAS延遲資訊 提供給記憶體模組42A、42B。C/A緩衝器46A、46B可在模 組42A、42B上經由缓衝的DFLAG—MDL信號45而從記憶體 控制器40接收DFLAG信號，並且將一區域的資料旗號信號 輸出給每個記憶裝置44。只要感測到一 DFLAG信號轉變， 模組42 A、42B的每個記憶裝置44B可隨著一預定時間間隔 而在資料匯流排DQ上輸出讀或寫資料。DFLAG信號是與寫 時脈WCLK信號同步而由命令/位址緩衝器46接收。DFLAG 信號會受到與在記憶體控制器40與記憶體模組42 A、42 B之 間WCLK傳遞方向的相同傳遞延遲。 C/A缓衝器46是響應DFLAG信號而選擇性產生有關返回路 徑的一傳回旗號信號RFLAG。選擇性RFLAG信號在與讀資 -13- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂

線 548546 A7 B7 五、發明説明（11 ) 料DQ同步的讀時脈RCLK與控制器所產生DFLAG信號之間 存在一相位差的情況是需要。如果可使記憶體控制器補償 相位差，RFLAG信號可免除。RFLAG信號可運送有關經由 記憶裝置44輸出的讀資料DQ何時到達記憶體控制器40的時 序資訊。雖然記憶體控制器40能與從記憶體模組42A傳輸的 讀時脈信號RCLK同步而接收從記憶體模組42A傳輸的有效 資料，但是記憶體控制器可從記憶體模組42 A接收無效資料 ，而且在控制器上的WCLK與RCLK信號之間的時間差是大 於一時脈週期。RFLAG信號可確保有效資料始終由記憶體 控制器40接收；同樣地，記憶體控制器40是響應從第一模 組42 A傳輸的讀旗號信號RFLAG與讀時脈信號RCLK而接收 資料。 因此，記憶體控制器40可經由C/A缓衝器46 A輸出的 RFLAG信號而確認讀資料DQ。當RFLAG信號傳輸的信號線 最好配置用於路由時，RFLAG信號最好具有與讀資料DQ信 號相同的傳遞延遲時間，因此具有與返回時脈RCLK與資料 匯流排DQ信號相同的傳遞延遲。 緩衝器48可根據一寫操作或一讀操作是否執行而接收或 傳送資料。在一寫操作情況，資料緩衝器48能與控制器40 輸出的寫時脈信號WCLK同步而接收從記憶體控制器40傳輸 的資料信號DQ。資料缓衝器48然後可決定是否根據控制/位 址緩衝器46產生的控制/位址信號47而將資料信號DQ傳輸給 安裝在區域模組的記憶裝置44。如圖2所述，假設資料是寫 到模組42的記憶裝置44，資料緩衝器48可根據該輸入寫時 -14- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂

線 548546 A7 B7 五、發明説明（12 ) 脈信號WCLK_IN而產生一模組寫時脈WCLK_MDL，並且能 與模組寫時脈信號WCLK_MDL同步而將資料信號DQ傳輸給 記憶裝置。在一較佳具體實施例中，該模組寫時脈信號是 根據該輸入寫時脈信號WCLK_IN而產生，以致於兩信號是 彼此同相位。 在一資料讀操作的情況中，資料緩衝器48能與一模組讀 時脈信號WCLK_MDL同步接收讀資料DQ，其中該時脈信號 是根據記憶裝置44所接收的模組寫時脈信號RCLK_MDL而 產生。其次，如圖1和圖2所示，資料缓衝器48能與根據輸 入寫時脈信號WCLK_IN的第一模組42A所產生的讀時脈信 號RCLK_〇UT同步而將缓衝的讀資料DQ輸出給記憶體控制 器40。或者，在一第二模組42B的情況中，資料缓衝器48是 與根據該接收的寫時脈WCLK_IN信號所產生的一輸出讀時 脈RCLK—OUT信號同步而將讀資料DQ輸出給相鄰模組42A 的資料緩衝器4 8。 圖3係描述用於在一特定記憶體模組42A、42B的資料緩衝 器48與記憶裝置44之間傳輸資料DQ的模組讀時脈 RCLK—MDL與模組寫時脈WCLK—MDL信號互作用方塊圖。 如上述，資料是與模組寫時脈WCLK—MDL同步而從資料緩 衝器48寫到記憶裝置44。同樣地，資料是與模組讀時脈 RCLK—MDL同步而從記憶裝置44讀到資料缓衝器48。模組 寫時脈信號WCLK_MDL線與模組讀時脈信號RCLIC_MDL線 最好是在資料緩衝器48與記憶裝置44之間的記憶體模組上 使用資料匯流排線DQ路由，以致於時脈信號WCLK_MDL、 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂

548546 A7 __________B7_____ 五、發明説明（13 ) ""— "" RCLK—MDL、與資料信號DQ具有相同傳遞延遲。在此方式 中，傳輸的資料與時脈信號將同時到達接收單元，因此接 收的時脈信號可用來精確計時資料信號時脈。 在本發明的一較佳具體實施例中，如圖3所示，模組讀時 脈RCLK—MDL傳輸的信號線是在記憶裝置44耦合到模組寫 時脈WCLK一MDL傳輸的信號線。在此方式中，模組讀時脈 信號RCLK_MDL會回到資料緩衝器48，為了要取樣從每個 記憶裝置44輸出的讀資料DQ。如圖2所示，在此具體實施 例中，許多模組讀時脈RCLK 一 MDL信號是響應每個模組寫 時脈信號WCLK 一 MDL而由每個記憶裝置44產生。 在圖8描述的另一具體實施例中，單一模組讀時脈信號 RCLK 一 MDL是響應多重模組寫時脈信號WCLK—MDL而返回 貢料緩衝器48。如圖8所示，四個記憶裝置44之中每一者是 接收對應的模組寫時脈信號WCLK一MDL。然而，一第五模 組寫時脈信號WCLK—MDL亦可產生，而且連接到一虛擬負 載。連接到虛擬負載52的模組寫時脈信號WCLK—MDL的 信號線長度配置是符合連接到實際記憶裝置44的模組寫時 脈WCLK_iMDL的信號線長度。一模組讀時脈{1(：1^—“]^線 亦連接到虛擬負載52，並且返回資料緩衝器48。模組讀時 脈化號RCLK—MDL的仏號線長度配置係符合在記憶裝置44 與資料缓衝器48之間的資料匯流排DQ的路徑長度。虛擬負 載52的配置最好具有匹配用以接收模組寫時脈信號 WCLK—MDL的一記憶裝置44的時脈接腳虛擬負載的一電容 。在此方式中’當減少資料緩衝器48所需的時脈接腳數量 -16- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 548546 A7 B7 五、發明説明（14 ) 時，虛擬負載52係如同一記憶裝置而承載WCLK__MDL信號。 在圖9描述的一第二替代具體實施例中，單一模組讀時脈 信號RCLK—MDL是響應模組寫時脈信號WCLK_MDL而透過 一相位鎖定迴路PLL(或延遲鎖定迴路DLL)產生。如圖9所 示，四個記憶裝置44之中每一者可接收一對應模組寫時脈 / 信號WCLK—MDL。一第五模組寫時脈信號WCLK—MDL亦可 產生，而且在此情況是透過一相位鎖定迴路P L L (或延遲鎖 定迴路DL’L)54產生，而且可響應接收的模組寫時脈 WCLK_MDL信號而傳回模組讀時脈RCLK_MDL信號。相位 鎖定迴路與延遲鎖定迴路是眾所週知用以確保一輸出信號 產生的機構，所以輸出信號的轉變邊緣會對準一輸入信號 的轉變邊緣；即是，RCLK—MDL信號的轉變邊緣是與 WCLK—MDL信號的轉變邊緣對準。在一相位鎖定迴路 (PLL)的情況中，一電壓控制振盪器的相位可受控制，直到 輸出RCLK—MDL信號的時脈邊緣對準輸入WCLK—MDL信號 的時脈邊緣為止。在一延遲鎖定迴路（DLL)的情況中，輸入 信號WCLK_MDL是運用在一可變延遲線，而且它的控制可 受控制，直到輸出信號RCLK_MDL的時脈邊緣對準輸入信 號WCLK—MDL的時脈邊緣為止。 圖4是輸出讀時脈RCLK_OUT響應、或根據該輸入寫時脈 WC LK__IN而產生的一讀操作方塊圖。在此範例中，第一模 組42 A可例如從記憶體控制器40或相鄰記憶體模組接收在此 視為一輸入寫時脈WCLKJN的寫時脈WCLK。記憶體模組 42A然後能產生一輸出寫時脈WCLK—OUT，以傳輸給第二 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548546 A7 ___ B7 五、發明説明（15 ) 記憶體模組42B。輸出寫時脈WCLK_〇UT是根據輸入寫時 脈WCLK 一 IN產生，而且是同相位。如同根據該輸入寫時脈 信號WCLK—IN而產生一同相位輸出寫時脈信號WCLK_0UT 的具體實施例，該輸出寫時脈WCLK_OUT信號可當作一 PLL或DLL的輸出而產生，而且該Pll或DLL是接收當作一 輸入的輸入寫時脈信號WCLK_IN。 同樣地’ 一輸出讀時脈RCLKjUT是響應輸入寫時脈 WCLK一IN信號而經由第一記憶體模組42a產生。輸出讀時 脈是在讀方向而傳輸給記憶體控制器40或一相鄰記憶體模 組’用以傳輸資料DQ。如上述，一模組寫時脈信號 WCLK—MDL亦響應輸入寫時脈信號WCLKJN而產生，用以 計時在資料緩衝器48與記憶裝置44之間的内部資料傳輸時 脈。第一記憶體模組42A的資料缓衝器48可進一步接收由第 二記憶體模組42B產生的一輸入讀時脈rcLK_1N，以取樣從 第二記憶體模組42B傳輸的讀資料DQ。即是，第一記憶體 模組42A的資料缓衝器48能與產生的輸入讀時脈RCLK_IN同 步而接收從第二記憶體模組42B傳輸的讀資料DQ，並且經 由第二記憶體模組42B當作信號RCLK_OUT輸出。

第一記憶體模組42A的輸出寫時脈WCLK_〇UT是傳輸給 一第二記憶體模組42B，而且在第二記憶體模組42B當作一 輸入寫時脈WCLK JN接收。第二記憶體模組42B能以類似 一第一記憶體模組42 A的方式而響應接收的輸入寫時脈 WCLK 一 IN信號而產生一輸出寫時脈WCLK—OUT及一輸出讀 時脈RCLK—OUT。同樣地，一内部模組寫時脈WCLK—MDL -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548546 A7 B7 五、發明説明（16 ) 是根據輸入寫時脈WCLK_IN信號而產生。 假設如圖4所示的一讀操作，此範例的資料是使用讀資料 DQ同步傳輸的輸入讀時脈RCLK_IN與輸出讀g寺脈 RCLK一OUT而以右到左的方向從第二記憶體模組42B傳輸給 苐一 §己憶體模組4 2 A。假設資料是從第二記憶體模組4 2 B讀 到第一記憶體模組42 A ’第二記憶體模組42B的資料緩衝器 48能與輸出讀時脈RCLK一OUT信號同步而將讀資料dq輸出 給第一記憶體模組42A的資料緩衝器48。如上述，在此範例 中’輸出讀時脈RCLK 一 OUT是根據第二記憶體模組42B接收 的輸入寫時脈WCLK一IN而產生。在讀方向上將資料從第一 € fe體模組4 2 A傳輸給記憶體控制器4 0的一讀操作是以類似 方式操作。 在此範例中，既然，輸出讀時脈RCLK—OUT信號是響應 輸入寫時脈WC LK_IN而產生’最高順序記憶體模組（在此情 況是第二記憶體模組42B)不需要一輸入讀時脈rcLK_1N信 號。因此，對於此具體實施例的讀時脈信號rCLK_IN的一 分開來源是不需要。所有寫時脈WCLK與讀時脈RCLK信號 疋根據在έ己憶體控制恭4 0上產生的寫時脈信號w C L K而產 生。 請即參考圖5，在一寫操作期間，資料是以左到右的方向 而從第一記憶體模組42Α傳輸給第二記憶體模組42Β(及/或 從記憶體控制器40到第一記憶體模組42 A)。第一記憶體模 組42A的資料緩衝器48是與輸入寫時脈\VCLK_IN信號同步 而從控制器40接收寫資料DQ。資料緩衝器48然後可根據第 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548546 A7 B7 五、發明説明（17 ) 一記憶體模組42A的C/A緩衝器所產生的C/A解碼信號而決 定是否將寫資料DQ傳輸給在第一記憶體模組42A的記憶裝 置DRAM 44。如果資料DQ是根據C/A解碼信號而傳輸給第 二記憶體模組42B，第一記憶體模組42A的資料緩衝器48可 將接收的資料DQ傳輸給第二記憶體模組42B的資料缓衝器 48。第一記憶體模組42A可根據輸入寫時脈WCLK_IN信號 而產生一輸出寫時脈WCLK—OUT信號，而且來自資料緩衝 器48的資料DQ是與第一記憶體模組所產生的輸出寫時脈 WCLK—OUT信號同步而從第一記憶體模組42A傳輸給第二 記憶體模組42B。經由第一記憶體模組產生的WCLK—OUT 信號是在第二記憶體模組42B當作輸入寫時脈WCLK_IN信 號接收，用以計時將資料從第一記憶體模組42 A傳輸給第二 記憶體模組42B的時脈。 在此方式中，一特定記憶體模組42A、42B的資料緩衝器 48可根據該輸入寫時脈信號WCLK_IN而產生至少3個時脈 信號；即是一輸出寫時脈WCLK—OUT、一輸出讀時脈 RCLK_〇UT、及一模組寫時脈 WCLK_MDL。一 PLL 或 DLL 可例如響應該輸入寫時脈WCLK_IN信號而產生3個時脈信 號。此外，資料緩衝器48是響應模組寫時脈信號 WCLK—MDL而從記憶裝置44接收一模組讀日夸脈信號 RCLK—MDL，並且從一相鄰模組42B接收一輸入讀時脈 RCLK_IN。 因此，在此範例的資料緩衝器48係包括3個時脈領域。第 一時脈領域是透過從一相鄰較低順序記憶體模組、或記憶 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

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548546 五、發明説明（18

體控制器接收的輸人寫時脈信號WCLKIN 領域是透過從區域記憶裝置44接收的模紐讀：r: =/DL決定。第三時脈領域是透過從-相鄰較高順： 。己租杈組接收的輸入讀時脈信號RcLK—IN決定。 士經由建立與-特；t時脈同步的資料傳輸的資料線是盘該 暖線路由，而且兩者是在連接到記憶體模組與記憶體控 制為的主機板上’而且亦可用於在_特定模組上路由的資 料線’本發明可提供與在系統傳輸所有資料的資料同相位 的-適當時脈。換句話說’資料與相關的時脈會在相同傳 遞路徑’目此具有相同傳遞延遲。鑑於此這，資料盥時脈 是同相位透過接收單元接收，因此接收的時脈可用來取樣 高精確的接收資料。此特徵可提高整個系統效率與可信度。7 在上面提供的範例中，在記憶體控制器40與第一模組 之間運送資料DQ信號、及在第一模組42A與第二模組42B之 間運送資料DQ信號的信號線最好是使用對應Wclk* ί吕唬的k號線路由，而且是對應控制/位址與和 RFLAG信號的信號線。同樣地，在資料緩衝器“與一特定 記憶裝置44之間運送資料Dq信號的信號線最好是使用對應 模組寫時脈WCLK 一 MDL與對應模組讀時脈rClk MDL的俘 號線路由，以確保資料與時脈能彼此同步由接收單元接收。 在根據輸入寫時脈信號的的第一時脈領域與根據接收模 組寫時脈WCLK—MDL信號的第二時脈領域之間的相位差是 從資料緩衝器48到記憶裝置44的模組寫時脈WCLK—^4〇[與 模組讀時脈RCLK 一 MDL信號的來回傳遞延遲。然而，此來 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線 548546 A7 B7 五、發明説明（19 ) 回傳遞延遲是由模組的實際設計所固定，即是，經由 WCLK—MDL和RCLK—MDL信號的路由。因此，資料缓衝器 可經由簡單時脈領域交錯電路而將資料在每個時脈領域之 間來回傳輸。時脈領域交錯能與在資料緩衝器48的模組讀 時脈信號RCLK—MDL同步而用來傳輸從記憶裝置44接收資 料，其中該資料缓衝器能與輸出讀時脈RCLK_OUT信號同 步而提供從模組傳輸的讀資料。然而，既然在第三及第一 時脈領域之間的延遲是固定，所以領域交錯是相當容易， 因此，資料可從RCLK—MDL時脈領域傳輸給RCLK—OUT時 脈領域。在資料缓衝器48的時脈領域交錯的另一需要是在 根據輸入讀時脈RCLK_IN的第三時脈領域與在一讀操作期 間用於傳輸資料的第一時脈領域的輸出讀時脈RCLK_〇UT( 根據輸入寫時脈WCLK_IN信號而產生）之間發生。在一特定 資料緩衝器48的輸入讀時脈RCLK_IN與輸出讀時脈 RCLK—OUT之間的相位差是從一模組Jij 一相鄰模組的來回 傳輸延遲。既然此相位差是常數或固定，假設模組的相對 配置是模組在一固定距離，此補償是容易處理。假設在兩 時脈之間的相位差在第一模組與第二模組是不同，緩衝器 應該可處理此可變相位差，為了要在兩時脈領域之間傳輸 資料。然而，在本發明中，在輸入讀時脈RCLK_IN與輸出 言買時脈RCLK_OUT之間的相位差在所有記憶體模組是相同 。因此，缓衝器可容易處理領域交錯。此是與傳統 RAMBUS系統大不相同，其中在前向時脈與反向時脈（CTM 、CFM)之間的相位差會根據記憶裝置的位置而改變，以致 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

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線 548546 A7 B7 五、發明説明（2Q ) 於這些系統的記憶裝置需要複雜的領域交錯電路。 在寫方向中，既然輸出寫時脈WCLK—OUT是根據輸入寫 時脈WCLK_IN信號而產生，所以不需要領域交錯，因此共 用相同時脈領域，即是上述的第一時脈領域。 圖6是本發明的一第二具體實施例方塊圖。在此具體實施 例中，輸出讀時脈信號RCLK_OUT不是由根據如上述的輸 入寫時脈WCLKJN的一特定模組所產生。相反地，輸出讀 時脈信號RCLK—OUT是根據接收的輸入讀時脈信號 RCLK—IN產生。經由一主式讀時脈產生器50產生的輸入讀 時脈信號RCLK_IN是經由最高順序的記憶體模組（在此範例 中是第二記憶體模組42B)接收。第二記憶體模組42B(及第 一記憶體模組42A)可產生一輸出讀時脈信號RCLK—0UT， 而且是根據如上述的輸入讀時脈RCLKJN信號。 如圖7所示’在一讀操作期間，資料DQ是與輸出讀時脈信 號RCLK_IN同步而從第二記憶體模組42B傳輸給第一記憶體 模組42 A，及從第一記憶體模組42 A傳輸給記憶體控制器40 ，其中該輸出讀時脈信號RCLK_IN是響應對應的輸入讀時 脈信號RCLK—OUT而產生。此具體實施例的寫操作是類似 上述的具體實施例。既然輸入讀時脈RCLKJN與輸出讀時 脈RCLK—OUT共用相同的相位關係，所以這兩信號不需要 時脈領域交錯。然而，既然寫時脈WCLK與讀時脈RCLK信 號是在不同來源產生，且以相反方向傳遞，所以在輸入寫 時脈WCLKJN與輸入讀時脈RCLK_1N之間的相位關係的改 變是因一特定模組的位置而定。因此，在此組態的領域交 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

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錯解決是非常複雜。此組態的觀念是類似RAMBUS系統。 假叹π統有1 〇個記憶體模組。在此情況，在輸入寫時脈 ⑺^^一川信號與輸入讀時脈^^^反一川信號之間的相位差在 母個圯彳思體模組是不同。在鏈的最後模組上的相位差會是 例如10倍於第一模組的相位差。在最後模組的結果相位差 會大於時脈週期時間，甚至是時脈週期時間的更大倍數。 在此f月况中’緩衝為應包括相位差谓測電路，以避免資料 傳輸失敗。在RAMBUS情況，一調整序列是使用在啟動級 ，以偵測在CTM與CFM時脈之間的相位差。 在此方式，本發明可在一點對點記憶體系統中提供時脈 技術，其中資料、命令與位址信號是在一些模組之間、與 在一模組與記憶體控制器之間與適當時脈信號同步傳輸， 而且與資料信號具有相同的傳遞延遲。此外，時脈技術是 透過響應輸入寫時脈WCLK—IN產生該輸出寫時脈 WCLK 一OUT、模組寫時脈WCLK—MDL，及響應該模組寫時 脈WCLK_MDL產生模組讀時脈RCLK_MDL而在每個模組上 簡化，而且在一較佳具體實施例中，響應該輸入寫時脈 WCLK—IN而產生該輸出讀時脈rcLK_〇UT。 雖然本發明是特別顯示及描述較佳具體實施例，但是在 技藝中Α μ此技者可了解各種不同變化形式與細節可達成 ，而不致於違背文後申請專利範圍所定義本發明的精神與 範圍。

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Claims (1)

1. 548546 AB c D 申請專利範圍 ---- 1. 一種使用在記憶體系統之記憶體模組，係包各： -第-記憶體錢，其係包括一記憶裝y及—第一缓 ㈣，該第-缓衝器可接收一第一寫時脈信號及一控制 μ'包括在-第一傳輸方向的一讀或寫命令二 缓衝器可接收在第一傳輸方向的第一寫時脈信號二 方向的一第—讀時脈’該第二缓衝器係_ 一弟一資料匯流排及一第二資料匯流排； 如果該寫命令係表示資料是寫到記憶體系統的一第二 記憶體模組，該第-記憶體模組可響應㈣ 號=產生—第二寫時脈信號，用以在第―傳輪;向將; 目弟二緩衝器的資料傳輸，而且如果該寫命 一： 料是寫到該第一記憶體模組的記 ：：：貝 :資料從第二緩衝器寫到該記憶裝置的該第== 號而產生一記憶體寫時脈信號；及 σ 讀命令係表示資料是從該第一記憶體模組的2 fe:置項取，該第一記憶體模組便可響應用以將 記憶裝置讀取到㈣三緩衝器的—記憶體寫時辟 產生一記憶體讀時脈信號；g 2 ^ ^ 該寫時脈信號而產生。 脈信號可響應 2. 圍二項之記憶體模組，其中該記憶體模組 'Τ' a £-玄弟一寫犄脈信號而進—步產生一第 號，用以在第二傳輸方向將資料從該第二緩衝哭 '寸“ 如申請專利範圍第！項之記憶體模組，其中該二二。日士 脈信號可響應該記憶體寫時脈信號而從記憶裝置傳= •25- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X 297公釐 548546

   ~時脈信號。 4.如申請專利笳[fi楚，κ 脈俨。# θ 弟J項之記憶體模組，其中該記憶體讀的 “::產：合到該記憶體寫時脈信號傳輸路徑㈠ :專利乾圍第4項之記憶體模組，進一步包含一虛接 6. 恃财宜^虛擬負载係輕合到該記憶體讀時脈信號與該tc 隐肢寫％脈信號的傳輸路徑。 :::專利範圍第4項之記憶體模組，其中該記憶體讀的 • 5的傳輸路與該記憶體寫時脈信號的傳輸路徑是 二：二：記憶體與該第二緩衝器之間的資料信號 從疋貫質相等長度。 9. Π請專利範圍第1項之記憶體模組，其中該第二寫時浙 广y響應該第一寫時脈信號而產生，以致於該第二寫 «信號可傳輸給該第二記憶體模組的第二缓衝器。· 二：凊專利範圍第7項之記憶體模組’其中該第二寫時辦 響應該第一寫時脈信號而經由該第一記憶體模纽 、相位鎖定迴路、或延遲鎖定迴路而產生。 如中請專利範圍第旧之記憶體模組，其中該苐二緩衝哭 ^收找第-緩㈣上產生的_解碼㈣，以決定資 :::子取疋否來自5亥第一，己憶體模組的記憶裝置或該第二 記憶體模組的記憶裝置。 10.如申請專利範圍第】項之記憶體模組，其中該第一緩衝器 ;可響應該：一寫時脈信號而接收_第—延遲信號，及將 该緩衝的第一延遲信號傳輸給記憶裝置。 -26- A B c D 548546 々、申請專利範圍 1 1.如申請專利範圍第10項之記憶體模組，其中該第一緩衝 器可響應該第一延遲信號而產生一第二延遲信號。 12. —種使用在記憶體系統的記憶體模組，包含： 一第一記憶體模組，其係包括一記憶裝置及一第一緩 衝器；該第一緩衝器可接收一第一寫時脈信號及一控制 信號，其包括在一第一傳輸方向的讀或寫命令；一第二 缓衝器可在第一傳輸方向接收該第一寫時脈信號及在一 第二傳輸方向接收一第一讀時脈信號，該第二缓衝器係 耗合到一第一資料匯流排及一第二資料匯流排；及 該第一記憶體模組可響應該第一寫時脈信號而產生一 第二寫時脈信號，如果該寫命令係表示資料是寫到記憶 體系統的一第二記憶體模組，以第一傳輸方向將資料從 第二緩衝器傳輸。 13. 如申請專利範圍第12項之記憶體模組，其中該第一記憶 體模組可響應該第一寫時脈信號而產生一記憶體寫時脈 信號，如果該寫命令係表示資料是寫到第一模組的記憶 裝置，將資料從該第二緩衝器寫到該記憶裝置。 14. 如申請專利範圍第12項之記憶體模組，其中該第一記憶 體模組可響應一記憶體寫時脈信號而產生一記憶體讀時 脈信號，如果該讀命令係表示資料是從第一模組的記憶 裝置讀取，資料便可從記憶體讀到該第二緩衝器讀資料 ，該記憶體寫時脈信號可響應該第一寫時脈信號而產生。 1 5.如申請專利範圍第14項之記憶體模組，其中該記憶體讀 時脈信號可響應該記憶體寫時脈信號而從該記憶裝置傳 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 548546 申請專利範圍 回的一時脈信號。 16:!請專利範圍第14項之記憶體模組，進…八 擬負載’該虛擬負載係轉合到該記憶體：時二虛 記憶體寫時脈信號的-傳輸路徑。心脈㈣與該 17·如申請專利範圍第14項之記憶體模組，進—m 位鎖定迴路或延遲鎖定迴路，苴係 /匕3 一相 18脈信號與該記憶體寫時脈信號的-傳輸^痛體讀時 .如申請專利範圍第12項之記憶體模組 體模組可響應第-寫時脈信號而產生—第記憶 ,__取:=憶體系統的該第二記 輸。、取以弟-傳輸方向將賁料從第二緩衝器傳 19.如中請專利範圍第12項之記憶體模組， 從該第-緩衝器產生的-解碼信Π::: j存取疋否從該第-記憶體模組的記憶裝置或該第二記 憶體模組的記憶裝置。 2〇.如申請專利範圍第12項之記憶體模組，其中該第—緩衝 2響應該第-寫時脈信號而接收_第—延遲信號，及 將一緩衝的第一延遲信號傳輸給該記憶裝置。 ， 21. ^申請專利範圍第2〇項之記憶體模組，其中該第一緩衝 加"T響應δ玄第一延遲信號而產生一第二延遲信號。 一…如申。目專利範圍第12項之記憶體模虹，其中該第二寫時 脈信號可響應該第一寫時脈信號而由該第一記憶體模組 的一相位鎖定迴路，或延遲鎖定迴路產生。 -28 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 裝 訂

   9 〇 3 · 一種使用在記憶體系統的記憶體模組，包含. 一第一記憶體模組，其係包括一記憶裝置及一緩衝哭 ’該緩衝器可接收包括在一第一傳輸方向的讀或寫命Z 的一第一寫時脈信號及一控制信號，該緩衝器是在 輸方向接收一第一讀時脈信號，該緩衝器=輕合= 一第一資料匯流排及一第二資料匯流排；及 如果該寫命令係表示資料是寫到該第一模組的記情裝 置，該第一記憶體模組便可響應用以將資料從緩衝器寫 到記憶裝置的該第一寫時脈信號而產生一記憶體寫時脈 信號。 24·如申請專利範圍第23項之記憶體模組，其中如果該寫命 令係表示資料寫到記憶體系統的一第二記憶體模組··，^ 第一記憶體模組便可響應用以將資料在第一傳輸方向= 緩衝器傳輸的該寫時脈信號而產生一第二寫時脈信號。 2：)·如申請專利範圍第24項之記憶體模組，其中該第二寫時 脈信號可響應該第一寫時脈信號而經由該第一記憶體模 組的一相位鎖定迴路、或延遲鎖定迴路產生。 26_如申請專利範圍第23項之記憶體模組，其中如果該讀命 令係表示資料是從該第一記憶體模組的記憶裝置讀取， 該第一記憶體模組可響應將資料從記憶裝置讀到緩衝器 的該記憶體讀時脈信號而產生。 2入如申請專利範圍第26項之記憶體模組，其中該記憶體讀 時脈信號可響應該記憶體寫時脈信號而從該記憶裝置返 回的一時脈信號。 -29 548546 六、申請專利範圍 28. 如申請專利範圍第26項之記憶體模組，進一步包含一虛 擬負載，該虛擬負載係耦合到該記憶體讀時脈信號與該 記憶體寫時脈信號的一傳輸路徑。 29. 如申請專利範圍第26項之記憶體模組，進一步包含一相 位鎖定迴路或延遲鎖定迴路，其係耦合到該記憶體讀時 脈信號與該記憶體寫時脈信號的一傳輸路徑。 30. 如申請專利範圍第23項之記憶體模組，其中如果該讀命 令係表示資料是從該記憶體系統的一第二記憶體模組讀 取，該第一記憶體模組便可響應用以將來自緩衝器的資 料在第二傳輸方向傳輸的該第一寫時脈信號而產生一第 二讀時脈信號。 3 1.如申請專利範圍第23項之記憶體模組，其中該緩衝器係 包含一第一缓衝器及一第二缓衝器，該第二緩衝器係用 以接收從該第一緩衝器產生的一解碼信號，以決定存取 資料是否來自第一記憶體模組的記憶體資料、或該第二 記憶體模組的記憶裝置。 32.如申請專利範圍第27項之記憶體模組，其中該第一緩衝 器可響應該第一寫時脈信號而接收一第一延遲信號，及 將該緩衝的第一延遲信號傳輸給該記憶裝置。 3 3.如申請專利範圍第28項之記憶體模組，其中該第一緩衝 器可響應該第一延遲信號而產生一第二延遲信號。 34. —種使用在記憶體系統之記憶體模組，包含： 一第一記憶體模組，其係包括一記憶裝置及一缓衝器 ，該緩衝器可接收包括在一第一傳輸方向的讀或寫命令 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 548546

   ^第寫時脈信號及一控制信號，該缓衝器是在一第 —，輸=向接收一第一讀時脈信號，該缓衝器係耦合到 弟田貝料匯流排及一第二資料匯流排；及 ^1讀命令係表示資料是從該第-記憶體模組的記 二二置磺取，該第一記憶體模組係響應用以將資料從記 I二置碩到該缓衝器的一記憶體寫時脈信號而產生一記 〜扭靖蚪脈信號；該記憶體寫時脈信號可響應該第一 時脈信號而產生。 ·… .^申凊專利範圍第34項之記憶體模組，其中如果該寫命 令係2示資料是寫到該記憶體系統的一第二記憶體模組 。亥第一記憶體模組可響應用以將資料在第一傳輸方向 。從緩衝器傳輸的該第一寫時脈信號而產生。 j6· ^申請專利範圍第34項之記憶體模組，其中如果該寫命 =係表示資料是寫到該第一記憶體模組的記憶裝置，該 第5己憶體模組可響應用以將資料從該緩衝器寫到該記 U故置的5己憶體寫時脈信號而產生一第一寫時脈信號。 37. =申請專利範圍第34項之記憶體模組，其中如果該讀命 令係表示資料是從該記憶體系統的第二記憶體模組讀取 ，該第一記憶體模組可響應用以在第二傳輸方向將資料 傳輸的该第一寫時脈信號而產生一第二讀時脈信號。 38. 如申請專利範圍第34項之記憶體模組，其中該緩衝器係 包含一第一緩衝器及一第二缓衝器，該第二緩衝器是接 收從ό玄第一緩衝器產生的一解碼信號，以決定資料存取 是否來自該第一記憶體模組的記憶裝置、或該第二記惶 -31 - 1 本紙張尺度適财S S家標準(CNS) Α4規格(21GX 297公爱) ' ^------ 548546 A8 B8 C8 _________ D8 六、申請專利範圍 體模組的記憶裝置。 39· ’如申請專利範圍第38項之記憶體模組，其中該第一緩衝 為可響應該第一寫時脈信號而接收一第一延遲信號，及 將該緩衝器的第一延遲信號傳輸給記憶裝置。 40 ’如申凊專利範圍第3 9項之記憶體模組，其中該第一緩衝 器可響應該第一延遲信號而產生一第二延遲信號。 4 1. 一種使用在記憶體系統之記憶體模組，包含： 一第一記憶體模組，其係包括一記憶裝置及一緩衝器 緩衝為可接收包括在一第一傳輸方向的讀或寫命令 的一第一寫時脈信號及一控制信號，該緩衝器是在一第 二傳輸方向接收一第一讀時脈信號，該緩衝器係耦合到 一第一貧料匯流排及一第二資料匯流排；及 如果該讀命令係表示資料是從該記憶體系統的_第二 記憶體模組讀取，該第一記憶體模組可響應用以在第二 傳輸方向將資料傳輸的該第一寫時脈信號而產生一第二 讀時脈信號。 42·如申請專利範圍第4丨項之記憶體模組，其中如果該寫命 令係表示資料是寫到該記憶體系統的第二記憶體模組， 該第一記憶體模組可響應用以將資料在第一傳輸方向從 緩衝器傳輸的該寫時脈信號而產生一第二寫時脈信號。 4j.如申請專利範圍第41項之記憶體模組，其中如果該寫命 々ίτ、表示資料是寫到該第一記憶體模組的記憶裝置γ兮 苐一圮憶體模組可響應用以將資料從緩衝器寫到記憔穿 1的4第一寫時脈信號而產生一第一記憶體時脈信號。、 -32-

   44. :::專利範圍第41項之記憶體模 令係表示資料县γ访穿 Τ又禾Α σ貝ρ 二 、 〜 5己憶體模組的記_ f ^ β &， ::憶體模組可響應用以將資料從記憶裝置：=衝 記憶體寫時脈信號而產生-記憶體讀時= 45. 1憶；寫時脈信號是響應該第-寫時脈信號而產生 一種記憶體系統，包含： 厓 讀或寫命令的控制信號；及 、-:1己！，器，用以產生包括-第-寫時脈信號及 第°己十思體柄組，其包括一記憶裝置及一緩衝器， :、’·咖是在一第一傳輸方向接收該第一寫時脈信號與 ::制t號，該緩衝器是在一第二傳輸方向接收一第一 才脈彳口氮，5亥緩衝為係耦合到一第一資料匯流排及一 第二資料匯流排； 一如^該寫命令係表示資料是寫到該記憶體系統的一第 一。己fe體杈組，該第一記憶體模組便可響應用以在第一 ?輸方向將資料傳輸的該第一寫時脈信號產生一第二寫 時脈信號，而且如果該寫命令係表示資料是寫到該第一 纪憶體模組的記憶裝置，響應用以將資料從緩衝器寫到 。己隐衣置的忒第一寫時脈信號而產生一記憶體寫時脈信 號；及 如果该讀命令係表示資料是從該第一記憶體模組的記 憶裝置讀取’該第一記憶體模組便可響應用以將資料從 &己憶裝置讀到緩衝器的該記憶體寫時脈信號而產生一記 憶體讀時脈信號。 -33- 548546

   申凊專利範圍 ABCD 46. 一種記憶體系統，包含： -記憶體控制器，用以產生包括 卜 -寫時脈信號及一控制作铲. -或寫印令的-第 -讀時脈產生器，用以 t生—第〜 -第-記憶體模組，二：脈信號;及 ’該緩衝器是在一第 ：：己隐裝置及-缓衝器 與該控制信號’該緩衝=向接收：第-寫時脈信號 -g# rr ^ w疋在弟一傳輪方向接收該第 -第緩衝器係麵合到-第-資料匯流排及 弟一貝枓匯流排； _ 裝 二二二寫°ρ令係表示資料是寫到該記憶體系統的-第 核組’該第-記憶體模組便可響應用以在第一 傳輸方向將資料傳輸的該第一寫時脈信號而產生一第二 寫時脈信號’而且如果該寫命令係表示資料是寫到該第 。己體杈組的記憶裝置’響應用以將資料從緩衝哭寫 到記憶裝置的該第一寫時脈信號而產生—記憶體寫時脈 信號； _ 如果該讀命令係表示資料是從該第一記憶體模組的記 憶裝置讀取，該第一記憶體模組便可響應用以將資料從， 圮憶裝置讀到緩衝器的該記憶體寫時脈信號而產生一記 憶體讀時脈信號；及 該第一記憶體模組是響應用以在第二傳輸方向將資料 從緩衝器傳輸的該第一讀時脈信號而產生一第二讀時脈 信號。 · 47. —種用以在記憶體系統產生時脈信號之方法，包含： -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 548546 A8 B8 C8

   一第一緩衝器 其包括在一第 包括一圮憶裝置的第一記憶體模組的 上接收一第一寫時脈信號及一控制信號， 一傳輸方向的一讀或寫命令； 〜 向的該第-寫時脈信號及在一第二傳輸二二 排Γ:信號：亥第二緩衝器係輕合到-第-資料匯流 徘及一弟一貧料匯流排； 如果遠寫命令係表示資料是寫到該記憶體系統的—第 -記憶體模組’可響應用以在第一傳輸方向將資料傳輪 的該第-寫時脈信號而產生一第二寫時脈信號，而且如 T該寫命令係表示資料是寫到該第一記憶體模組的記憶 5置’響應用以將資料從第二緩衝器寫到記憶裝置的該 第一寫時脈信號而產生一記憶體寫時脈信號；及 如果該讀命令係表示資料是到是從該第一記憶體模組 的記憶裝置讀取，可響應用以將資料從記憶裝置讀到第 二緩衝器的一記憶體寫時脈信號而產生一記憶體讀時脈 ίβ5虎，该記憶體寫時脈信號是響應該第_寫時脈信號而 產生。 48. 種用以在ό己fe體糸統產生時脈化5虎之方法，包含： 在包括一記憶裝置的第一記憶體模組的—第一緩衝器 上接收一第一寫時脈信號及一控制信號’其包括在一第 一傳輸方向的一讀或寫命令； 在該第一記憶體模組的一第二缓衝器上接收在第一傳 輸方向的該第一寫時脈信號及在一第二傳輸方向的一第 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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   一碩吋脈1§琥，該第 排及一苐一資料匯流排；及 第一資料匯流 如果該寫命令係表示資料是寫到該記憶體,〜 記憶體模組，可燮摩用以右望一 _ '、、、'的第一 緩衝器傳輸的該第一寫時脈信號而 、:坆弟二 -號。 弟二寫時脈信 49. 一種用以在記憶體系統產生一時脈信號之方法，包含· 在包括一記憶裝置的第一記憶體模組的緩衝器^ · 一第一寫時脈信號及一控制信號，其包括在一第—鈐 方向的一讀或寫命令； 、雨 在一第二傳輸方向接收一第一讀時脈信號，該緩衝哭 係耦合到一第一資料匯流排及一第二資料匯流排；及π 如果該寫命令係表示資料是寫到該第一模組的記憶裝 置，可響應用以將資料從緩衝器寫到記憶裝置的該第二 寫時脈信號而產生一記憶體寫時脈信號。 一種用以在記憶體系統產生一時脈信號之方法，包含： 在包括一記憶裝置的第一記憶體模組的緩衝器上接收 一第一寫時脈信號及一控制信號，其包括在一第一傳輸 方向的一讀或寫命令； 在一第二傳輸方向接收一第一讀時脈信號，該緩衝器 係耦合到一第一資料匯流排及一第二資料匯流排； 響應该第一寫時脈信號而產生一記憶體寫時脈信號； 及 如果該讀命令係表示資料是從該第一記憶體模組的記 50 -36- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)

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   548546 A B c D 、申請專利範圍 憶裝置讀取，響應用以將資料從記憶裝置讀到緩衝器的 該記憶體寫時脈信號而產生一記憶體讀時脈信號。 5 1. —種用以在記憶體系統產生一時脈信號之方法，係包含： 在包括一記憶裝置的第一記憶體模組的緩衝器上接收 一第一寫時脈信號及一控制信號，其包括在一第一傳輸 方向的一讀或寫命令； 在一第二傳輸方向接收一第一讀時脈信號，該緩衝器 係耦合到一第一資料匯流排及一第二資料匯流排；及 如果該讀命令係表示資料是從該記憶體系統的第二記 憶體模組讀取，可響應用以在第二傳輸方向將資料從緩 衝器傳輸的該第一寫時脈信號而產生一第二讀時脈信號。 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）