JP2003173290A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JP2003173290A JP2003173290A JP2001372231A JP2001372231A JP2003173290A JP 2003173290 A JP2003173290 A JP 2003173290A JP 2001372231 A JP2001372231 A JP 2001372231A JP 2001372231 A JP2001372231 A JP 2001372231A JP 2003173290 A JP2003173290 A JP 2003173290A
- Authority
- JP
- Japan
- Prior art keywords
- dqs
- sdram
- ddr
- data
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 本発明はディレイ値をメモリシステムのＣＳ
ごとに、かつ１本のＤＱＳごとに設定可能とすることに
より、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣ
Ｓで区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱ
Ｓとデータバスの等長配線の制約緩和ができるメモリ制
御装置を提供することを目的とする。 【解決手段】 本発明のメモリ制御装置は、ＤＤＲ−Ｓ
ＤＲＡＭを記憶手段としてデータの読み書きを行うメモ
リシステムに対し、データストローブ信号であるＤＱＳ
を遅延させるためＣＰＵからのアクセスによりディレイ
調整可能なＰＤＬを搭載し、更に１本のＤＱＳごとにデ
ィレイ値をレジスタに設定可能とする。
ごとに、かつ１本のＤＱＳごとに設定可能とすることに
より、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣ
Ｓで区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱ
Ｓとデータバスの等長配線の制約緩和ができるメモリ制
御装置を提供することを目的とする。 【解決手段】 本発明のメモリ制御装置は、ＤＤＲ−Ｓ
ＤＲＡＭを記憶手段としてデータの読み書きを行うメモ
リシステムに対し、データストローブ信号であるＤＱＳ
を遅延させるためＣＰＵからのアクセスによりディレイ
調整可能なＰＤＬを搭載し、更に１本のＤＱＳごとにデ
ィレイ値をレジスタに設定可能とする。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ制御装置に関
し、詳細にはメモリを制御する半導体集積回路に関す
る。
し、詳細にはメモリを制御する半導体集積回路に関す
る。
【０００２】
【従来の技術】現在、パソコン等に搭載されているメモ
リは、ほとんどがＤＩＭＭというメモリを用いている。
このＤＩＭＭは小型の基板で、その基板上にＳＤＲＡＭ
（Synchronous Dynamic Random Access）の半導体チッ
プが載っている。また、最近は、ＤＤＲ−ＳＤＲＡＭ
（Double Date Rate Synchronous Dynamic Random Acce
ss）と呼ばれる高速な次世代メモリとして注目されてい
る。このＤＤＲ−ＳＤＲＡＭはダブルデータレートモー
ドという高速なデータ転送機能を持ったＳＤＲＡＭであ
って、コンピュータ内で各回路間の同期を取るためのク
ロック信号の立上りと立下り時の両方でデータの読み書
きが行え、従来のＳＤＲＡＭより２倍の速度でデータを
読み書きできるものである。
リは、ほとんどがＤＩＭＭというメモリを用いている。
このＤＩＭＭは小型の基板で、その基板上にＳＤＲＡＭ
（Synchronous Dynamic Random Access）の半導体チッ
プが載っている。また、最近は、ＤＤＲ−ＳＤＲＡＭ
（Double Date Rate Synchronous Dynamic Random Acce
ss）と呼ばれる高速な次世代メモリとして注目されてい
る。このＤＤＲ−ＳＤＲＡＭはダブルデータレートモー
ドという高速なデータ転送機能を持ったＳＤＲＡＭであ
って、コンピュータ内で各回路間の同期を取るためのク
ロック信号の立上りと立下り時の両方でデータの読み書
きが行え、従来のＳＤＲＡＭより２倍の速度でデータを
読み書きできるものである。
【０００３】このようなメモリの制御装置として、従来
からいくつかの提案がなされている。その一つとして、
特開平１１−２５０２９号公報は、データ入力回路のク
ロックを遅延させ、円滑にデータを取り込むことを目的
とし、円滑にデータを取り込むためにＤＱＳを遅延さ
せ、その遅延をレジスタ設定にて可変にできる機構が提
案されている。
からいくつかの提案がなされている。その一つとして、
特開平１１−２５０２９号公報は、データ入力回路のク
ロックを遅延させ、円滑にデータを取り込むことを目的
とし、円滑にデータを取り込むためにＤＱＳを遅延さ
せ、その遅延をレジスタ設定にて可変にできる機構が提
案されている。
【０００４】
【発明が解決しようとする課題】しかし、上述したＤＤ
Ｒ−ＳＤＲＡＭは、Ｒｅａｄ時、ＣＬＫ同期で出力され
るデータラッチ用信号ＤＱＳによりＲｅａｄデータを取
り込むのであるが、Ｒｅａｄデータの有効領域内でラッ
チできるようにメモリ制御装置内でＤＱＳを遅延させな
ければならない。その遅延時間をＣＰＵにてレジスタ設
定し、その値に基づいてＤＱＳを遅延させるというＰＤ
Ｌ（Programmable Delay）を用いるのは公知の技術であ
る。ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣをボード上にレ
イアウトする際、正常にデータをラッチするためにＤＱ
Ｓとこれに対するデータバスの信号到達時間が同等とな
るように、等長配線が行わなければならないのである
が、ＰＤＬに対するディレイ値の設定がひとつである
と、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、かつＣＳで
区切られているメモリ間の全てのＤＱＳとデータ信号を
等長配線するのは、非常に困難である。
Ｒ−ＳＤＲＡＭは、Ｒｅａｄ時、ＣＬＫ同期で出力され
るデータラッチ用信号ＤＱＳによりＲｅａｄデータを取
り込むのであるが、Ｒｅａｄデータの有効領域内でラッ
チできるようにメモリ制御装置内でＤＱＳを遅延させな
ければならない。その遅延時間をＣＰＵにてレジスタ設
定し、その値に基づいてＤＱＳを遅延させるというＰＤ
Ｌ（Programmable Delay）を用いるのは公知の技術であ
る。ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣをボード上にレ
イアウトする際、正常にデータをラッチするためにＤＱ
Ｓとこれに対するデータバスの信号到達時間が同等とな
るように、等長配線が行わなければならないのである
が、ＰＤＬに対するディレイ値の設定がひとつである
と、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、かつＣＳで
区切られているメモリ間の全てのＤＱＳとデータ信号を
等長配線するのは、非常に困難である。
【０００５】本発明はこれらの問題点を解決するための
ものであり、ディレイ値をメモリシステムのＣＳごと
に、かつ１本のＤＱＳごとに設定可能とすることによ
り、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣＳ
で区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱＳ
とデータバスの等長配線の制約緩和ができるメモリ制御
装置を提供することを目的とする。
ものであり、ディレイ値をメモリシステムのＣＳごと
に、かつ１本のＤＱＳごとに設定可能とすることによ
り、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣＳ
で区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱＳ
とデータバスの等長配線の制約緩和ができるメモリ制御
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明のメモリ制御装置は、ＤＤＲ−ＳＤＲＡＭ
を記憶手段としてデータの読み書きを行うメモリシステ
ムに対し、データストローブ信号であるＤＱＳを遅延さ
せるためＣＰＵからのアクセスによりディレイ調整可能
なＰＤＬを搭載し、更に１本のＤＱＳごとにディレイ値
をレジスタに設定可能とすることに特徴がある。よっ
て、メモリシステムに対するＲｅａｄアクセスが実行さ
れるごとにＣＳを判断し、そのＣＳに対するディレイ値
をレジスタからＰＤＬへロード可能とすることにより、
ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間の１本のＤＱＳと
これに対するデータ信号の等長配線とＣＳで区切られて
いるメモリ間の１本のＤＱＳとこれに対するデータ信号
の等長配線に心がければよく、ボードレイアウトの制約
が緩和される。
めに、本発明のメモリ制御装置は、ＤＤＲ−ＳＤＲＡＭ
を記憶手段としてデータの読み書きを行うメモリシステ
ムに対し、データストローブ信号であるＤＱＳを遅延さ
せるためＣＰＵからのアクセスによりディレイ調整可能
なＰＤＬを搭載し、更に１本のＤＱＳごとにディレイ値
をレジスタに設定可能とすることに特徴がある。よっ
て、メモリシステムに対するＲｅａｄアクセスが実行さ
れるごとにＣＳを判断し、そのＣＳに対するディレイ値
をレジスタからＰＤＬへロード可能とすることにより、
ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間の１本のＤＱＳと
これに対するデータ信号の等長配線とＣＳで区切られて
いるメモリ間の１本のＤＱＳとこれに対するデータ信号
の等長配線に心がければよく、ボードレイアウトの制約
が緩和される。
【０００７】また、複数のＣＳにて区切られＤＱＳやデ
ータバスが共通であるメモリシステムのＣＳごとにディ
レイ値をレジスタに設定可能とすることにより、ＤＤＲ
−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣＳで区切られ
ているＤＤＲ−ＳＤＲＡＭ間におけるＤＱＳとデータバ
スの等長配線の制約緩和ができる。
ータバスが共通であるメモリシステムのＣＳごとにディ
レイ値をレジスタに設定可能とすることにより、ＤＤＲ
−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣＳで区切られ
ているＤＤＲ−ＳＤＲＡＭ間におけるＤＱＳとデータバ
スの等長配線の制約緩和ができる。
【０００８】更に、メモリシステムに対しＲｅａｄアク
セスが実行されるたびにＣＳを判断し、予めレジスタに
設定しておいたディレイ値をＰＤＬにロードすることに
より、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣ
Ｓで区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱ
Ｓとデータバスの等長配線の制約緩和ができる。
セスが実行されるたびにＣＳを判断し、予めレジスタに
設定しておいたディレイ値をＰＤＬにロードすることに
より、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣ
Ｓで区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱ
Ｓとデータバスの等長配線の制約緩和ができる。
【０００９】
【発明の実施の形態】本発明のメモリ制御装置は、ＤＤ
Ｒ−ＳＤＲＡＭを記憶手段としてデータの読み書きを行
うメモリシステムに対し、データストローブ信号である
ＤＱＳを遅延させるためＣＰＵからのアクセスによりデ
ィレイ調整可能なＰＤＬを搭載し、更に１本のＤＱＳご
とにディレイ値をレジスタに設定可能とする。
Ｒ−ＳＤＲＡＭを記憶手段としてデータの読み書きを行
うメモリシステムに対し、データストローブ信号である
ＤＱＳを遅延させるためＣＰＵからのアクセスによりデ
ィレイ調整可能なＰＤＬを搭載し、更に１本のＤＱＳご
とにディレイ値をレジスタに設定可能とする。
【００１０】
【実施例】図１は本発明の一実施例に係るメモリ制御装
置におけるメモリ制御部とメモリシステムとの接続を示
す図である。同図において、メモリシステムは複数、例
えば３つのＤＤＲ−ＳＤＲＡＭ１〜３を含んで構成さ
れ、ＤＤＲ−ＳＤＲＡＭ１〜３の各々は、データ制御に
必要な信号であるＤＱＳ１１，１２とデータバスＭＤ
Ｑ、及びアクセス制御に必要な信号がメモリ制御部と接
続されている。同図に示す例は２本のＤＱＳ１１，１２
とこれに対応する１６ｂｉｔのデータバスを示す。ま
た、ＤＤＲ−ＳＤＲＡＭ１〜３の各々にはチップセレク
ト信号ＣＳ２１，２２，２３が接続されている。
置におけるメモリ制御部とメモリシステムとの接続を示
す図である。同図において、メモリシステムは複数、例
えば３つのＤＤＲ−ＳＤＲＡＭ１〜３を含んで構成さ
れ、ＤＤＲ−ＳＤＲＡＭ１〜３の各々は、データ制御に
必要な信号であるＤＱＳ１１，１２とデータバスＭＤ
Ｑ、及びアクセス制御に必要な信号がメモリ制御部と接
続されている。同図に示す例は２本のＤＱＳ１１，１２
とこれに対応する１６ｂｉｔのデータバスを示す。ま
た、ＤＤＲ−ＳＤＲＡＭ１〜３の各々にはチップセレク
ト信号ＣＳ２１，２２，２３が接続されている。
【００１１】図２はＰＤＬの等価回路及びデータラッチ
の構成を示す図である。同図において、ＤＤＲ−ＳＤＲ
ＡＭはクロックに同期してＤＱＳおよびＤＱＭを発する
ので、メモリ制御部内でＤＱＳをＤＱＭの読み込み可能
範囲内に遅延させ、ＤＱＳの立下りもしくは立上りでＤ
ＱＭをラッチする。ＤＱＳの遅延時間は、予め設定して
おいたＣＳごとのレジスタ設定値をレジスタ設定切り替
え信号にて選択し、これをＰＤＬに対しロードすること
で調整できる。
の構成を示す図である。同図において、ＤＤＲ−ＳＤＲ
ＡＭはクロックに同期してＤＱＳおよびＤＱＭを発する
ので、メモリ制御部内でＤＱＳをＤＱＭの読み込み可能
範囲内に遅延させ、ＤＱＳの立下りもしくは立上りでＤ
ＱＭをラッチする。ＤＱＳの遅延時間は、予め設定して
おいたＣＳごとのレジスタ設定値をレジスタ設定切り替
え信号にて選択し、これをＰＤＬに対しロードすること
で調整できる。
【００１２】図３は本実施例のメモリ制御装置の制御動
作を示すフローチャートである。同図において、先ず、
予めＣＳごとにＰＤＬに対するディレイ調整値をレジス
タにて設定しておく（ステップＳ１０１）。そして、メ
モリシステムに対し、Ｒｅａｄアクセスが開始される
（ステップＳ１０２）。その後、アクセス対象メモリシ
ステムにおいて、どのＣＳであるのか識別する（ステッ
プＳ１０３）。次に、ステップＳ１０３で識別したＣＳ
のレジスタ設定値をレジスタ設定切り替え信号にて選択
する（ステップＳ１０４）。そして、選択したレジスタ
設定値をＰＤＬへロードする（ステップＳ１０５）。最
後に、ロードしたディレイ調整値に基づきＤＱＳを遅延
させ、メモリシステムからのＲｅａｄデータをラッチす
る（ステップＳ１０６）。
作を示すフローチャートである。同図において、先ず、
予めＣＳごとにＰＤＬに対するディレイ調整値をレジス
タにて設定しておく（ステップＳ１０１）。そして、メ
モリシステムに対し、Ｒｅａｄアクセスが開始される
（ステップＳ１０２）。その後、アクセス対象メモリシ
ステムにおいて、どのＣＳであるのか識別する（ステッ
プＳ１０３）。次に、ステップＳ１０３で識別したＣＳ
のレジスタ設定値をレジスタ設定切り替え信号にて選択
する（ステップＳ１０４）。そして、選択したレジスタ
設定値をＰＤＬへロードする（ステップＳ１０５）。最
後に、ロードしたディレイ調整値に基づきＤＱＳを遅延
させ、メモリシステムからのＲｅａｄデータをラッチす
る（ステップＳ１０６）。
【００１３】以上説明したように、本実施例によれば、
ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間の１本のＤＱＳと
これに対するデータ信号の等長配線とＣＳで区切られて
いるメモリ間の１本のＤＱＳとこれに対するデータ信号
の等長配線に心がければよく、ボードレイアウトの制約
が緩和される。
ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間の１本のＤＱＳと
これに対するデータ信号の等長配線とＣＳで区切られて
いるメモリ間の１本のＤＱＳとこれに対するデータ信号
の等長配線に心がければよく、ボードレイアウトの制約
が緩和される。
【００１４】なお、本発明は上記実施例に限定されるも
のではなく、特許請求の範囲内の記載であれば多種の変
形や置換可能であることは言うまでもない。
のではなく、特許請求の範囲内の記載であれば多種の変
形や置換可能であることは言うまでもない。
【００１５】
【発明の効果】以上説明したように、本発明のメモリ制
御装置は、ＤＤＲ−ＳＤＲＡＭを記憶手段としてデータ
の読み書きを行うメモリシステムに対し、データストロ
ーブ信号であるＤＱＳを遅延させるためＣＰＵからのア
クセスによりディレイ調整可能なＰＤＬを搭載し、更に
１本のＤＱＳごとにディレイ値をレジスタに設定可能と
することに特徴がある。よって、メモリシステムに対す
るＲｅａｄアクセスが実行されるごとにＣＳを判断し、
そのＣＳに対するディレイ値をレジスタからＰＤＬへロ
ード可能とすることにより、ＤＤＲ−ＳＤＲＡＭと制御
ＡＳＩＣ間の１本のＤＱＳとこれに対するデータ信号の
等長配線とＣＳで区切られているメモリ間の１本のＤＱ
Ｓとこれに対するデータ信号の等長配線に心がければよ
く、ボードレイアウトの制約が緩和される。
御装置は、ＤＤＲ−ＳＤＲＡＭを記憶手段としてデータ
の読み書きを行うメモリシステムに対し、データストロ
ーブ信号であるＤＱＳを遅延させるためＣＰＵからのア
クセスによりディレイ調整可能なＰＤＬを搭載し、更に
１本のＤＱＳごとにディレイ値をレジスタに設定可能と
することに特徴がある。よって、メモリシステムに対す
るＲｅａｄアクセスが実行されるごとにＣＳを判断し、
そのＣＳに対するディレイ値をレジスタからＰＤＬへロ
ード可能とすることにより、ＤＤＲ−ＳＤＲＡＭと制御
ＡＳＩＣ間の１本のＤＱＳとこれに対するデータ信号の
等長配線とＣＳで区切られているメモリ間の１本のＤＱ
Ｓとこれに対するデータ信号の等長配線に心がければよ
く、ボードレイアウトの制約が緩和される。
【００１６】また、複数のＣＳにて区切られＤＱＳやデ
ータバスが共通であるメモリシステムのＣＳごとにディ
レイ値をレジスタに設定可能とすることにより、ＤＤＲ
−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣＳで区切られ
ているＤＤＲ−ＳＤＲＡＭ間におけるＤＱＳとデータバ
スの等長配線の制約緩和ができる。
ータバスが共通であるメモリシステムのＣＳごとにディ
レイ値をレジスタに設定可能とすることにより、ＤＤＲ
−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣＳで区切られ
ているＤＤＲ−ＳＤＲＡＭ間におけるＤＱＳとデータバ
スの等長配線の制約緩和ができる。
【００１７】更に、メモリシステムに対しＲｅａｄアク
セスが実行されるたびにＣＳを判断し、予めレジスタに
設定しておいたディレイ値をＰＤＬにロードすることに
より、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣ
Ｓで区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱ
Ｓとデータバスの等長配線の制約緩和がより一層期待で
きる。
セスが実行されるたびにＣＳを判断し、予めレジスタに
設定しておいたディレイ値をＰＤＬにロードすることに
より、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間、またはＣ
Ｓで区切られているＤＤＲ−ＳＤＲＡＭ間におけるＤＱ
Ｓとデータバスの等長配線の制約緩和がより一層期待で
きる。
【図１】本発明の一実施例に係るメモリ制御装置におけ
るメモリ制御部とメモリシステムとの接続を示す図であ
る。
るメモリ制御部とメモリシステムとの接続を示す図であ
る。
【図２】ＰＤＬの等価回路及びデータラッチの構成を示
す図である
す図である
【図３】本実施例のメモリ制御装置の制御動作を示すフ
ローチャートである。
ローチャートである。
１〜３；ＤＤＲ−ＳＤＲＡＭ、１１，１２；ＤＱＳ、２
１〜２３；ＣＳ。
１〜２３；ＣＳ。
Claims (3)
- 【請求項１】 ＤＤＲ−ＳＤＲＡＭを記憶手段としてデ
ータの読み書きを行うメモリシステムに対し、データス
トローブ信号であるＤＱＳを遅延させるためＣＰＵから
のアクセスによりディレイ調整可能なＰＤＬを搭載する
メモリ制御装置において、 １本のＤＱＳごとにディレイ値をレジスタに設定可能と
することを特徴とするメモリ制御装置。 - 【請求項２】 複数のＣＳにて区切られＤＱＳやデータ
バスが共通であるメモリシステムのＣＳごとにディレイ
値をレジスタに設定可能とする請求項１記載のメモリ制
御装置。 - 【請求項３】 前記メモリシステムに対しＲｅａｄアク
セスが実行されるたびにＣＳを判断し、予めレジスタに
設定しておいたディレイ値をＰＤＬにロードする請求項
１又は２に記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372231A JP2003173290A (ja) | 2001-12-06 | 2001-12-06 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372231A JP2003173290A (ja) | 2001-12-06 | 2001-12-06 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003173290A true JP2003173290A (ja) | 2003-06-20 |
Family
ID=19181157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001372231A Pending JP2003173290A (ja) | 2001-12-06 | 2001-12-06 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003173290A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065470A (ja) * | 2004-08-25 | 2006-03-09 | Fuji Xerox Co Ltd | メモリ制御方法および装置 |
| US7038953B2 (en) | 2004-03-26 | 2006-05-02 | Nec Corporation | Memory interface control circuit and memory interface control method |
| JP2006189916A (ja) * | 2004-12-28 | 2006-07-20 | Matsushita Electric Ind Co Ltd | タイミング調整方法及び装置 |
| JP2007058990A (ja) * | 2005-08-24 | 2007-03-08 | Nec Electronics Corp | インタフェース回路及び半導体装置 |
| US7290160B2 (en) * | 2004-11-23 | 2007-10-30 | Intel Corporation | Method and apparatus to deskew data to clock for memory |
| US7330382B2 (en) * | 2002-08-01 | 2008-02-12 | Micron Technology, Inc. | Programmable DQS preamble |
| JP2008065804A (ja) * | 2006-09-06 | 2008-03-21 | Nanya Sci & Technol Co Ltd | メモリー制御回路及び方法 |
| JP2008186517A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
| JP2009093227A (ja) * | 2007-10-03 | 2009-04-30 | Canon Inc | メモリアクセス制御装置及びメモリアクセス制御方法 |
| JP2012059184A (ja) * | 2010-09-13 | 2012-03-22 | Nec Computertechno Ltd | メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法 |
| US9093138B2 (en) | 2013-09-13 | 2015-07-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
-
2001
- 2001-12-06 JP JP2001372231A patent/JP2003173290A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7330382B2 (en) * | 2002-08-01 | 2008-02-12 | Micron Technology, Inc. | Programmable DQS preamble |
| US7349269B2 (en) | 2002-08-01 | 2008-03-25 | Micron Technology, Inc. | Programmable DQS preamble |
| US7038953B2 (en) | 2004-03-26 | 2006-05-02 | Nec Corporation | Memory interface control circuit and memory interface control method |
| JP4661134B2 (ja) * | 2004-08-25 | 2011-03-30 | 富士ゼロックス株式会社 | メモリ制御方法および装置 |
| JP2006065470A (ja) * | 2004-08-25 | 2006-03-09 | Fuji Xerox Co Ltd | メモリ制御方法および装置 |
| US7290160B2 (en) * | 2004-11-23 | 2007-10-30 | Intel Corporation | Method and apparatus to deskew data to clock for memory |
| JP4662536B2 (ja) * | 2004-12-28 | 2011-03-30 | パナソニック株式会社 | タイミング調整方法及び装置 |
| JP2006189916A (ja) * | 2004-12-28 | 2006-07-20 | Matsushita Electric Ind Co Ltd | タイミング調整方法及び装置 |
| JP2007058990A (ja) * | 2005-08-24 | 2007-03-08 | Nec Electronics Corp | インタフェース回路及び半導体装置 |
| JP2008065804A (ja) * | 2006-09-06 | 2008-03-21 | Nanya Sci & Technol Co Ltd | メモリー制御回路及び方法 |
| JP4589356B2 (ja) * | 2006-09-06 | 2010-12-01 | 南亞科技股▲ふん▼有限公司 | メモリー制御回路及び方法 |
| JP2008186517A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
| JP2009093227A (ja) * | 2007-10-03 | 2009-04-30 | Canon Inc | メモリアクセス制御装置及びメモリアクセス制御方法 |
| US8516214B2 (en) | 2007-10-03 | 2013-08-20 | Canon Kabushiki Kaisha | Memory access control device, command issuing device, and method |
| US8762676B2 (en) | 2007-10-03 | 2014-06-24 | Canon Kabushiki Kaisha | Memory access control device, command issuing device, and method |
| JP2012059184A (ja) * | 2010-09-13 | 2012-03-22 | Nec Computertechno Ltd | メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法 |
| US9093138B2 (en) | 2013-09-13 | 2015-07-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4082519B2 (ja) | 半導体集積回路装置、データ処理システム及びメモリシステム | |
| KR101470975B1 (ko) | 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치 | |
| US7321525B2 (en) | Semiconductor integrated circuit device | |
| JP4070051B2 (ja) | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 | |
| JP2958379B2 (ja) | バースト・アクセス・メモリ用分散書込みデータ・ドライバ | |
| US6590827B2 (en) | Clock device for supporting multiplicity of memory module types | |
| US6785189B2 (en) | Method and apparatus for improving noise immunity in a DDR SDRAM system | |
| TW507125B (en) | Synchronous semiconductor memory device with a plurality of memory modules | |
| JP2010192031A (ja) | 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム | |
| JP2010192030A (ja) | 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム | |
| US20010054135A1 (en) | Memory control technique | |
| EP2479676A1 (en) | Memory control circuit, memory control method, and integrated circuit | |
| JP5474458B2 (ja) | 半導体装置及びこれを備えるデータ処理システム | |
| JP2010170296A (ja) | メモリシステム、半導体記憶装置、及び配線基板 | |
| US6172893B1 (en) | DRAM with intermediate storage cache and separate read and write I/O | |
| JP2010122842A (ja) | 遅延調整装置、半導体装置及び遅延調整方法 | |
| JP2006260322A (ja) | メモリインターフェイス制御回路 | |
| US8406080B2 (en) | Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof | |
| JP2003173290A (ja) | メモリ制御装置 | |
| JPH1021684A (ja) | 同期型半導体記憶装置 | |
| JP4121690B2 (ja) | 半導体記憶装置 | |
| US7492661B2 (en) | Command generating circuit and semiconductor memory device having the same | |
| JP2007334943A (ja) | メモリ制御装置 | |
| JP4661134B2 (ja) | メモリ制御方法および装置 | |
| JP2010123203A (ja) | 半導体装置及びモジュールデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060411 |