JP2008065804A - メモリー制御回路及び方法 - Google Patents
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Abstract
【解決手段】 メモリー制御回路は、データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、位相差に基づき位相差に対応する制御信号のセットを生成する制御モジュールと、データストローブ信号の立ち上がりエッジ/立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、書き込みデータに対し奇/偶分離処理を行い、書き込みデータの奇/偶データに対応するデータ分離信号を生成する奇/偶データ分離器と、制御信号に基づいてデータ分離信号により搬送される奇/偶データに対し、制御信号に対応する遅延量をもとに遅延調整を行う可調整遅延線モジュールとを含む。
【選択図】 図2
Description
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
110 位相検出モジュール
112−1、112−2 受信ユニット
114 遅延整合コントローラー
114−1、114−2 遅延線
116 位相検出器
120 制御モジュール
132 ラッチモジュール
132−0〜132−15 ラッチ
134、144 バッファーモジュール
134−0〜134−15 バッファー
136 奇/偶データ分離器
142 可調整遅延線モジュール
142−0〜142−15 可調整遅延線
146 XYスイッチモジュール
Claims (19)
- メモリー制御回路であって、
データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、
前記位相検出モジュールに結合され、前記位相差に対応する制御信号のセットを前記位相差に基づき生成する制御モジュールと、
前記データストローブ信号の立ち上がりエッジ/立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、
前記ラッチモジュールに結合され、前記書き込みデータに対し奇/偶データ分離処理を行い、前記書き込みデータに対応する奇/偶データを搬送するデータ分離信号を生成する奇/偶データ分離器と、
前記奇/偶データ分離器と前記制御モジュールに結合され、前記制御信号のセットに基づいて前記データ分離信号により搬送される前記制御信号のセットに対応する前記奇/偶データの遅延量を調整する、可調整遅延線モジュールとを有することを特徴とするメモリー制御回路。 - 前記データ信号はDQ信号であり、前記データストローブ信号はDQS信号であることを特徴とする請求項1記載のメモリー制御回路。
- 前記位相検出モジュールは、
クロック信号とデータストローブ信号をそれぞれ受信する2個の受信ユニットと、
前記2個の受信ユニットに結合され、前記位相差を検出する位相検出器とを含むことを特徴とする請求項1記載のメモリー制御回路。 - 前記位相検出モジュールは更に、
前記2個の受信ユニットのうち少なくとも1個に結合され、クロック信号及び/またはデータストローブ信号を遅延させる遅延線を少なくとも1本含む遅延整合コントローラーを含み、
前記位相検出器は、前記少なくとも1本の遅延線によって遅延されたクロック信号及び/またはデータストローブ信号に基づいて位相差を検出することを特徴とする請求項3記載のメモリー制御回路。 - 前記制御モジュールは、前記位相差に基づいて復号化を行い、制御信号のセットを生成するデコーダーであることを特徴とする請求項1記載のメモリー制御回路。
- 前記ラッチモジュールは、データ信号の複数のビットにそれぞれ対応する複数のラッチを含むことを特徴とする請求項1記載のメモリー制御回路。
- 前記可調整遅延線モジュールは、データ分離信号の複数のビットにそれぞれ対応する複数の可調整遅延線を含み、各可調整遅延線は、制御信号のセットに対応する遅延量をデータ分離信号のビットに加えることを特徴とする請求項1記載のメモリー制御回路。
- 前記可調整遅延線モジュールの各可調整遅延線は、複数の遅延ユニットを含むことを特徴とする請求項7記載のメモリー制御回路。
- 前記メモリー制御回路は更に、
前記可調整遅延線モジュールに結合され、遅延処理済の奇/偶データをバッファリングするバッファーモジュールを含むことを特徴とする請求項1記載のメモリー制御回路。 - 前記メモリー制御回路は更に、
前記バッファーモジュールに結合され、少なくとも1つの選択信号に基づいて遅延処理済の奇/偶データを出力するスイッチモジュールを含むことを特徴とする請求項9記載のメモリー制御回路。 - メモリー制御方法であって、
データストローブ信号とクロック信号間の位相差を検出する段階、
前記位相差に基づいて、前記位相差に対応する制御信号のセットを生成する段階、
前記データストローブ信号の立ち上がりエッジ/立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチする段階、
前記書き込みデータに対し奇/偶分データ離処理を行い、前記書き込みデータに対応する奇/偶データを搬送するデータ分離信号を生成する段階、
前記制御信号のセットに基づいて前記データ分離信号により搬送される奇/偶データの遅延を調整する段階、を有し、前記遅延の量は、制御信号のセットに対応することを特徴とするメモリー制御方法。 - 前記データ信号はDQ信号であり、前記データストローブ信号はDQS信号であることを特徴とする請求項11記載のメモリー制御方法。
- 前記データストローブ信号とクロック信号間の位相差を検出する段階は更に、
クロック信号とデータストローブ信号をそれぞれ受信する段階、
少なくとも1本の遅延線を用いてクロック信号及び/またはデータストローブ信号を遅延させる段階、
前記少なくとも1本の遅延線により遅延されたクロック信号及び/またはデータストローブ信号に基づいて位相差を検出する段階を含むことを特徴とする請求項11記載のメモリー制御方法。 - 前記位相差に基づいて制御信号のセットを生成する段階は更に、
前記位相差に基づいて復号化を行い、制御信号のセットを生成する段階を含むことを特徴とする請求項11記載のメモリー制御方法。 - 前記データストローブ信号の立ち上がりエッジ/立ち下りエッジに基づいて、前記データ信号により搬送される書き込みデータをラッチする段階は更に、
データ信号の複数のビットにそれぞれ対応する複数のラッチを用いて、データ信号により搬送される書き込みデータをラッチする段階を含むことを特徴とする請求項11記載のメモリー制御方法。 - 前記制御信号のセットに基づいて、データ分離信号により搬送される奇/偶データの遅延を調整する段階は更に、
複数の可調整遅延線を用いて、前記データ分離信号により搬送される奇/偶データの遅延を調整する段階を含み、前記複数の可調整遅延線は、前記データ分離信号の複数のビットにそれぞれ対応し、各可調整遅延線は、制御信号のセットに対応する遅延量を前記データ分離信号の各ビットに加えることを特徴とする請求項11記載のメモリー制御方法。 - 前記各可調整遅延線は、複数の遅延ユニットを含むことを特徴とする請求項16記載のメモリー制御方法。
- 前記メモリー制御方法は更に、
前記遅延処理済の奇/偶データをバッファリングする段階を含むことを特徴とする請求項11記載のメモリー制御方法。 - 前記メモリー制御方法は更に、
スイッチモジュールを用いて、少なくとも1つの選択信号に基づき遅延処理済の奇/偶データを出力する段階を含むことを特徴とする請求項18記載のメモリー制御方法。
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