KR102108845B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이; 로우 명령과 로우 어드레스를 입력받고 상기 로우 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 1 제어 신호를 생성하는 로우 어드레스 제어부 및 상기 로우 명령과 동시에 입력되는 칼럼 명령과 칼럼 어드레스를 입력받고 상기 칼럼 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 2 제어 신호를 생성하는 칼럼 어드레스 제어부를 포함한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 로우 명령과 칼럼 명령을 독립적인 버스를 통해 입력받아 이중 명령 어드레싱 동작을 수행하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
종래의 반도체 메모리 장치에서는 액티브, 프리차지 등의 로우 명령과 리드, 라이트 등의 칼럼 명령이 동시에 입력되지 못하고 일정한 타이밍 조건을 만족하며 입력되어야 한다.
예를 들어 특정 뱅크가 액티브 된 이후 동일 뱅크에서 읽기 또는 쓰기 명령이 입력되기 위해서는 tRCD(RAS-CAS Delay)와 같은 메모리 장치의 타이밍 조건을 만족해야 하고 리드 이후 프리차지가 입력되기 위해서는 tRTP(Read-To-Precharge)와 같은 메모리 장치의 일반적인 타이밍 조건을 만족해야 한다.
즉 종래의 반도체 메모리 장치는 로우 명령과 칼럼 명령이 동시에 입력되는 경우 정상적인 동작이 불가능하고, 도 1과 같이 로우 명령과 칼럼 명령이 전술한 타이밍 조건을 준수하도록 입력되는 경우에 정상적인 동작이 가능하였다.
본 발명은 로우 명령과 칼럼 명령이 독립적인 버스를 통해 동시에 입력되는 동작 모드를 지원하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이; 로우 명령과 로우 어드레스를 입력받고 상기 로우 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 1 제어 신호를 생성하는 로우 어드레스 제어부 및 상기 로우 명령과 동시에 입력되는 칼럼 명령과 칼럼 어드레스를 입력받고 상기 칼럼 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 2 제어 신호를 생성하는 칼럼 어드레스 제어부를 포함한다.
본 발명의 일 실시예에 의한 메모리 시스템은 메모리 컨트롤러, 반도체 메모리 장치, 상기 메모리 컨트롤러의 로우 명령을 상기 반도체 메모리 장치에 전달하는 로우 명령 버스와 상기 메모리 컨트롤러의 칼럼 명령을 상기 반도체 메모리 장치에 전달하는 칼럼 명령 버스를 포함하는 버스를 포함하되, 상기 메모리 컨트롤러는 로우 명령과 칼럼 명령을 동시에 상기 로우 명령 버스와 상기 칼럼 명령 버스를 통해 상기 반도체 메모리 장치에 제공한다.
본 기술에 의한 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 로우 명령과 칼럼 명령이 독립적으로 동시에 입력되는 경우에도 정상적인 동작을 수행함으로써 SRAM 등에서 지원하는 어드레스 멀티플렉싱 기능을 지원할 수 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 동작을 나타내는 타이밍도.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 동작을 간략히 나타내는 타이밍도.
도 3은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 블록도.
도 4는 도 3의 로우 어드레스 제어부의 회로도.
도 5는 도 4의 RAS 제어부의 블록도.
도 6은 도 5의 뱅크 액티브 명령 생성부의 회로도.
도 7은 도 3의 칼럼 어드레스 제어부의 회로도.
도 8은 도 8의 CAS 제어부의 블록도.
도 9는 도 8의 비동기 지연부의 회로도.
도 10 내지 도 13은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 동작을 구체적으로 나타내는 타이밍도.
이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다. 이하에서 동일한 참조 번호는 실질적으로 동일한 구성 요소를 지시한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 로우 명령과 칼럼 명령이 타이밍 조건을 준수하여 상이한 타이밍에 입력되는 종래의 동작 모드를 지원할 수 있다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 로우 명령과 칼럼 명령이 동시에 입력되는 동작 모드(이하, 어드레스 멀티플렉싱 모드라고 함)에서도 정상적인 동작을 수행할 수 있다. 특히 어드레스 멀티플렉싱 모드에서는 동일한 뱅크에 대하여 로우 명령과 칼럼 명령이 동시에 입력될 수 있다.
예를 들어 어드레스 멀티플렉싱 모드에서는 액티브 명령과 동시에 쓰기 명령이 입력되고 프리차지 명령과 동시에 읽기 명령이 입력될 수 있다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 어드레스 멀티플렉싱 모드에서의 동작을 간략히 나타낸 타이밍도이다.
어드레스 멀티플렉싱 모드에서 로우 명령과 칼럼 명령은 동시에 입력되며 로우 주소와 칼럼 주소 역시 동시에 입력된다.
예시된 타이밍도에서 첫 번째 로우 명령은 액티브 명령이고 첫 번째 칼럼 명령은 쓰기 명령이다. 이 경우 본 발명의 일 실시예에 의한 반도체 메모리 장치는 액티브 명령 이후 tRCD 타이밍 조건을 만족하는 시점에서 내부 쓰기 명령을 생성한다.
예시된 타이밍도에서 두 번째 로우 명령은 프리차지 명령이고 두 번째 칼럼 명령은 읽기 명령이다. 이 경우 본 발명의 일 실시예에 의한 반도체 메모리 장치는 읽기 명령 이후 tRTP 타이밍 조건을 만족하는 시점에서 내부 프리차지 명령을 생성한다.
이와 같이 본 발명의 일 실시예에 의한 반도체 메모리 장치는 어드레스 멀티플렉싱 모드를 수행하되 로우 명령과 칼럼 명령에 따라 일반적인 반도체 메모리 장치의 타이밍 조건을 만족하는 내부 명령을 생성함으로써 어드레스 멀티플렉싱 모드의 동작을 지원한다. 이때 tRCD 또는 tRTP 등의 타이밍 조건은 반도체 메모리 장치 내부의 모드레지스터 등의 레지스터와 카운터를 이용한 동기식 방식으로 설정될 수도 있고 인버터 체인 등과 같이 게이트 지연을 이용하여 설정되는 비동기식 방식으로 설정될 수 있다.
도 3은 본 발명의 일 실시예에 의한 반도체 메모리 장치를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 로우 어드레스 제어부(100), 칼럼 어드레스 제어부(200), 메모리 셀 영역(300) 및 입출력 스위치(400)를 포함한다.
메모리 셀 영역(300)은 메모리 셀 어레이(310), 로우 디코더(320) 및 칼럼 디코더(330)를 포함한다. 메모리 셀 영역(300)은 다수의 뱅크로 구분될 수 있다. 도 3은 N(N은 2 이상의 자연수)개의 뱅크가 포함되는 실시예를 나타낸다.
메모리 셀 영역(300)의 각 뱅크는 로컬 데이터 버스(LIO)와 입출력 스위치(400)를 통해 글로벌 데이터 버스(GIO)와 연결되어 데이터를 입출력한다.
로우 어드레스 제어부(100)와 칼럼 어드레스 제어부(200)는 메모리 셀 영역(300)에 대하여 데이터 입출력을 수행하기 위한 제어 신호를 생성한다. 로우 어드레스 제어부(100)와 칼럼 어드레스 제어부(200)는 어드레스 멀티플렉싱 모드에서 정상적으로 데이터 입출력을 수행하기 위한 제어 신호를 생성한다.
로우 어드레스 제어부(100)와 칼럼 어드레스 제어부(200)에는 어드레스 멀티플렉싱 모드를 선택하는 어드레스 멀티플렉싱 모드 제어 신호(TADDMUX)와 어드레스 멀티플렉싱 모드에서 비동기식 또는 동기식 지연 방법을 선택하는 지연 선택 신호(TASYNC)를 입력받는다. 어드레스 멀티플렉싱 모드 제어 신호(TADDMUX)와 지연 선택 신호(TASYNC)에 대해서는 이하에서 구체적으로 설명한다.
로우 어드레스 제어부(100)는 메모리 컨트롤러부터 제공되는 로우 명령(ROW CMD), 로우 뱅크 주소(ROW BANK), 로우 어드레스(ROW ADD)와 함께 카스 펄스 신호(CASPBK)와 지연량 설정 신호(REGRTP)를 입력받는다.
카스 펄스 신호(CASPBK)는 각 뱅크마다 1비트씩 총 N비트로 구성될 수 있다. 카스 펄스 신호(CASPBK)는 칼럼 어드레스 제어부(200)에서 제공될 수 있다.
어드레스 멀티플렉싱 모드에서 카스 펄스 신호(CASPBK)가 활성화된 경우 로우 어드레스 제어부(100)는 지연 선택 신호(TASYNC)에 따라 선택되는 지연방법에 따라 카스 펄스 신호(CASPBK)를 지연하여 뱅크 활성화 신호(BACT)를 출력한다.
지연량 설정 신호(REGRTP)는 모드레지스터 등과 같은 레지스터에 미리 설정되어 저장되는 멀티 비트 데이터로서 카운터의 로우 어드레스 제어부(100) 내부의 지연 카운터를 초기화하는데 사용될 수 있다. 로우 어드레스 제어부(100) 내부의 지연 카운터는 초기값만큼 카운트함으로써 카스 펄스 신호(CASPBK)의 지연량을 결정할 수 있다.
도 4는 도 3의 로우 어드레스 제어부(100)의 상세 블록도이다.
로우 어드레스 제어부(100)는 로우 명령 디코더(110), 로우 뱅크 디코더(120), RAS 제어부(130) 및 로우 주소 생성부(140)를 포함할 수 있다.
로우 명령 디코더(110)는 메모리 컨트롤러로부터 제공되는 로우 명령(ROW CMD)을 해석하여 명령의 종류를 식별할 수 있는 내부 로우 명령(rcmd)를 출력한다. 내부 로우 명령(rcmd)에는 액티브(ACTP), 프리차지(PCGP) 등이 있다.
로우 뱅크 디코더(120)는 메모리 컨트롤러로부터 제공되는 로우 뱅크 주소(ROW BANK)를 해석하여 뱅크 제어 신호(rbk)를 출력한다. 예를 들어 로우 뱅크 디코더(120)는 m비트의 로우 뱅크 주소(ROW BANK)를 입력받아 2m비트의 로우 뱅크 제어 신호(rbk)를 출력할 수 있다(m은 자연수).
로우 어드레스 생성부(140)는 메모리 컨트롤러로부터 제공되는 로우 어드레스(ROW ADD)로부터 내부 로우 주소(RADD)를 출력한다. 이때 로우 어드레스 생성부(140)는 RAS 제어부(130)에서 제공되는 제어 신호(control)에 따라 타이밍이 제어된 내부 로우 어드레스(RADD)를 출력한다.
내부 로우 어드레스(RADD)는 뱅크 활성화 신호(BACT)에 정렬될 수 있다. 이 경우 이때 제어 신호(control)는 뱅크 활성화 신호(BACT)가 하이 레벨이 되는 시점과 동기될 수 있다. 로우 어드레스 생성부(140)는 제어 신호(control)에 트리거되어 로우 어드레스(ROW ADD)를 래치하여 내부 로우 어드레스(RADD)를 출력함으로써 뱅크 활성화 신호(BACT)에 동기된 내부 로우 어드레스(RADD)를 제공할 수 있다.
RAS 제어부(130)는 내부 명령(rcmd)과 뱅크 제어 신호(rbk)에 따라 뱅크 활성화 신호(BACT)를 출력한다. 본 발명의 일 실시예에 의한 RAS 제어부(130)는 어드레스 멀티플렉싱 모드에서의 동작을 위해 어드레스 멀티플렉싱 모드 신호(TADDMUX), 지연 선택 신호(TASYNC), 지연량 설정 신호(REGRTP) 및 카스 펄스 신호(CASPBK)를 입력받을 수 있다.
카스 펄스 신호(CASPBK)는 칼럼 어드레스 제어부(200)의 동작 과정에서 생성되는 신호이다. 카스 펄스 신호(CASBPK)는 칼럼 뱅크 신호(COL BANK)에 따라 뱅크별로 독립적으로 출력될 수 있으며 대응하는 뱅크에 대하여 칼럼 명령(COL CMD)에 대응하는 동작 예를 들어 읽기, 쓰기, 오토 프리차지 등이 수행됨을 나타낸다. 카스 펄스 신호(CASPBK)에 대해서는 이하에서 도 7을 참조하여 보다 구체적으로 설명한다.
도 5는 도 4의 RAS 제어부(130)의 세부 구성을 나타내는 블록도이다.
도 5에 도시된 RAS 제어부(130)는 0 번째 뱅크를 위한 것으로서 나머지 뱅크들을 위한 구성은 생략되어 있다. 생략된 구성들은 대응하는 신호의 비트 번호만 상이할 뿐 도시된 것과 실질적으로 동일하다.
RAS 제어부(130)는 비동기 지연부(131), 지연 카운터(132), 지연 선택부(133), 어드레스 멀티플렉싱 모드 선택부(134), 뱅크 활성화 제어부(135)를 포함한다.
비동기 지연부(131)는 카스 펄스 신호(CASPBK)를 일정 시간 지연한다. 비동기 지연부(131)는 미리 정해진 시간 동안 지연을 수행하는 인버터 체인을 통해 구현될 수 있다.
지연 카운터(132)는 지연 제어 신호(REGRTP)에 의해 정해지는 초기값을 역으로 카운팅하여 카운팅 값이 0이 되었을 때 카스 펄스 신호(CASPBK)를 전달하는 동기식 지연회로이다.
본 실시예에서 비동기 지연부(131)와 지연 카운터(132)는 동기식 메모리 장치에서 요구하는 tRTP 시간만큼 지연을 수행하도록 설정될 수 있다.
지연 선택부(133)는 지연 선택 신호(TASYNC)에 따라 비동기 지연부(131) 또는 지연 카운터(132)에 의해 지연된 신호를 선택하여 선택 카스 펄스 신호(CASPYA)를 출력한다.
어드레스 멀티플렉싱 모드 선택부(134)는 어드레스 멀티플렉싱 모드 신호(TADDMUX)에 따라 선택 카스 펄스 신호(CASPYA) 또는 프리차지 신호(PCGP)를 선택하여 선택 프리차지 신호(PCGPI)를 출력한다.
뱅크 활성화 제어부(135)는 어드레스 멀티플렉싱 모드 선택부(134)의 출력 또는 액티브 명령(ACTP)에 따라 뱅크 활성화 신호(BACT)를 출력한다.
전술한 바와 같이 프리차지 신호(PCGP)와 액티브 신호(ACTP)는 도 4의 로우 명령 디코더(110)에서 출력되는 내부 명령(rcmd)의 일종이다.
도 5에 도시된 RAS 제어부(130)는 어드레스 멀티플렉싱 모드가 아닌 경우 일반적인 메모리 장치에서와 마찬가지 방식으로 로우 명령 디코더(110)에서 출력되는 프리차지 신호(PCGP) 또는 액티브 신호(ACTP)에 따라 뱅크 활성화 신호(BACT)를 출력한다.
어드레스 멀티플렉싱 모드에서 RAS 제어부(130)는 칼럼 어드레스 제어부(200)에서 카스 펄스 신호(CASPBK)가 생성되는 경우 카스 펄스 신호(CASPBK)를 tRTP만큼 지연하여 출력함으로써 카스 펄스 신호(CASPBK)가 활성화되고 tRTP 이후에 뱅크 활성화 신호(BACT)를 로우 레벨로 비활성화한다.
도 6은 도 5의 뱅크 활성화 제어부(135)의 회로도이다.
뱅크 활성화 제어부(155)는 액티브 신호(ACTP)와 선택 프리차지 신호(PCGPI)와 리셋 신호(RST)에 따라 뱅크 활성화 신호(BACT)를 출력하는 래치 구조를 가진다.
리셋 신호(RST)가 하이인 경우 뱅크 활성화 신호(BACT)는 선택 프리차지 신호(PCGPI)의 레벨에 관계없이 액티브 신호(ACTP)와 동일한 레벨을 가진다.
리셋 신호(RST)가 로우인 경우 뱅크 활성화 신호(BACT)는 선택 프리차지 신호(PCGPI)와 액티브 신호(ACTP)에 의한 래치 동작에 의해 레벨이 결정된다. 즉 액티브 신호(ACTP)가 활성화되면 뱅크 활성화 신호(BACT)가 활성화되고 선택 프리차지 신호(PCGPI)가 활성화되면 뱅크 활성화 신호(BACT)가 비활성화된다.
도 7은 도 3의 칼럼 어드레스 제어부(200)의 상세 블록도이다.
칼럼 어드레스 제어부(200)는 칼럼 명령 디코더(210), 칼럼 뱅크 디코더(220), CAS 제어부(230), 칼럼 주소 생성부(240), CAS 지연 제어부(250) 및 칼럼 주소 지연 조정부(260)를 포함한다.
칼럼 명령 디코더(210)는 메모리 컨트롤러로부터 제공되는 칼럼 명령(COL CMD)를 디코딩하여 내부 칼럼 명령(ccmd)을 생성한다. 내부 칼럼 명령(ccmd)은 읽기(read), 쓰기(write), 읽기 후 오토 프리차지(read with auto-precharge), 쓰기 후 오토 프리차지(write with auto-precharge) 등의 명령을 포함할 수 있다.
칼럼 뱅크 디코더(220)는 메모리 컨트롤러로부터 제공되는 칼럼 뱅크 주소(COL BANK)를 디코딩하여 칼럼 뱅크 제어 신호(cbk)를 생성한다.
CAS 제어부(230)는 내부 칼럼 명령(ccmd)과 칼럼 뱅크 제어 신호(cbk)에 따라 각 뱅크에 대한 카스 펄스 신호(CASPBK)를 생성한다. 예를 들어 내부 칼럼 명령(ccmd)이 읽기인 경우 대응하는 읽기 동작시 뱅크에 대한 카스 펄스 신호(CASPBK)가 활성화되어 칼럼 주소를 해당 뱅크에 전달한다. 내부 칼럼 명령(ccdmd)이 쓰기 및 오토 프리차지인 경우 쓰기 동작이 수행될 뱅크에 대하여 카스 펄스가 활성화되어 칼럼 주소를 해당 뱅크에 전달하고 일정 시간(예를 들어 tWR) 이후 오토 프리차지 동작을 위한 카스 펄스 신호(CASPBK)가 활성화된다.
칼럼 주소 생성부(240)는 메모리 컨트롤러로부터 입력되는 칼럼 주소(COL ADD)에 따라 내부 칼럼 주소(CADD)를 출력한다. 내부 칼럼 주소(CADD)의 타이밍은 CAS 제어부(230)로부터 제공되는 타이밍 제어 신호(control)에 따라 제어될 수 있다. 예를 들어 타이밍 제어 신호는 카스 펄스 신호(CASPBK)에 동기된 신호일 수 있다.
칼럼 주소 지연 제어부(260)는 내부 칼럼 주소(CADD)를 미리 결정된 일정 시간만큼 지연시켜 지연 내부 칼럼 주소(CADDD)를 출력한다.
지연 시간을 결정하기 위하여 칼럼 주소 지연 제어부(260)는 CAS 제어부(230)에서 출력되는 카스 펄스 신호(CASPBK)에 정렬된 어드레스 입력 타이밍 신호(add_pipe_in)와 CAS 지연 제어부(250)에서 출력되는 지연 카스 펄스 신호(CASPBKD)에 정렬된 어드레스 출력 타이밍 신호(add_pipe_out)를 이용할 수 있다. 이 경우 칼럼 주소 지연 제어부(260)는 어드레스 입력 타이밍 신호에 따라 내부 칼럼 주소(CADD)를 래치하고 어드레스 출력 타이밍 신호에 따라 래치된 신호를 지연 내부 칼럼 주소(CADDD)로 출력할 수 있다.
본 실시예에 의한 CAS 지연 제어부(250)는 어드레스 멀티플렉싱 모드에서 카스 펄스 신호(CASPBK)를 일정시간 지연하여 지연 카스 펄스 신호(CASPBKD)를 출력한다.
이때 지연 선택 신호(TASYNC)에 따라 지연량을 결정하는 방법을 선택할 수 있다. 예를 들어 지연 선택 신호(TASYNC)가 활성화 된 경우 CAS 지연 제어부(250)는 카스 펄스 신호(CASPBK)를 게이트 지연 시간에 따라 미리 결정된 일정 시간 동안 비동기식으로 지연함으로써 지연 카스 펄스 신호(CASPBKD)를 출력할 수 있다.
지연 선택 신호(TASYNC)가 비활성화된 경우 CAS 지연 제어부(250)는 모드레지스터 등의 레지스터에 저장되는 지연량 설정값(REGTRCD)에 따라 초기화되는 값을 카운트 다운하는 동안 카스 펄스 신호(CASPBK)를 지연하여 지연 카스 펄스 신호(CASPBKD)로서 출력할 수 있다.
도 8은 도 7의 CAS 지연 제어부(250)의 세부 구성을 나타내는 블록도이다.
CAS 지연 제어부(250)는 비동기 지연부(251), 지연 카운터(252), 지연 선택부(253) 및 어드레스 멀티플렉싱 모드 선택부(254)를 포함한다.
비동기 지연부(251)는 뱅크 활성화 신호(BACT)에 따라 카스 펄스 신호(CASBPK)를 미리 설정된 시간만큼 지연하여 출력한다.
도 9는 비동기 지연부(251)의 세부 구성을 나타내는 회로도이다.
비동기 지연부(251)는 카스 펄스 신호(CASPBK)를 래치하고 있다가 뱅크 활성화 신호(BACT)가 활성화되면 이를 일정 시간 정도 지연하여 래치되어 있던 카스 펄스 신호(CASPBK)를 지연하여 지연 신호(CASPTRCD)를 출력한다. 이때 일정 시간은 센스 앰프가 활성화되는데 걸리는 시간으로서 tRCD에 대응하는 시간일 수 있다.
이때 출력되는 지연 신호(CASPTRCD))의 펄스 폭은 펄스폭 조정부(PULSE WIDTH)에 의해 설정될 수 있다. 펄스폭 조정부(PULSE WIDTH)는 펄스폭 만큼의 지연 시간을 갖는 지연 회로를 이용하여 구현될 수 있다. 지연 신호(CASPTRCD)가 활성화되면 펄스 폭만큼의 시간 동안 지연된 활성화 신호가 래치에 전달되어 래치의 출력을 리셋함으로써 출력 신호가 로우 레벨이 된다.
지연 카운터(252)는 레지스터 등에 미리 설정된 초기값(REGTRCD)만큼 카운트 다운하는 동안 카스 펄스 신호(CASPBK)를 지연하여 지연 신호(CASPTRCD)를 출력한다.
지연 선택부(253)는 지연 선택 신호(TASYNC)에 따라 비동기 지연부(251) 또는 지연 카운터(252)의 출력을 선택한다.
어드레스 멀티플렉싱 모드 선택부(252)는 어드레스 멀티플렉싱 모드 선택 신호(TADDMUX)에 따라 카스 펄스 신호(CASPBK) 또는 지연 신호(CASPTRCD)를 선택하여 지연 프리차지 신호(CASPTKD)로서 출력한다.
도 10 내지 도 13은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 동작을 구체적으로 나타내는 타이밍도이다.
도 10과 도 11의 타이밍도는 로우 명령으로 액티브, 칼럼 명령으로 쓰기가 동시에 입력된 경우 tRCD 이후 자동으로 쓰기 동작이 수행되고, 로우 명령으로 프리차지, 칼럼 명령으로 읽기가 입력된 경우 tRTP 이후 프리차지 동작이 수행되는 것을 나타낸다.
도 10 및 도 11에서 어드레스 멀티플렉싱 선택신호(TADDMUX)는 활성화되어 반도체 메모리 장치가 어드레스 멀티플렉싱 모드에서 동작하는 경우를 나타낸다.
도 10은 로우 명령으로 액티브, 칼럼 명령으로 쓰기가 동시에 입력된 경우 tRCD 이후 자동으로 쓰기 동작이 수행되는 것을 나타낸다.
어드레스 멀티플렉싱 모드에서 로우 명령(ROW CMD)과 칼럼 명령(COL CMD)이 동시에 반도체 메모리 장치의 동일한 뱅크에 제공된다(T00, T10). 이때 로우 주소(ROW ADD)와 칼럼 주소(COL ADD) 역시 동시에 제공될 수 있다.
로우 명령 디코더(110)는 로우 명령(ROW CMD)을 디코딩하여 활성화된 액티브 신호(ACTP)를 출력한다(T01).
액티브 신호(ACTP)가 활성화되면 뱅크 활성화 제어부(135)의 동작에 의해 뱅크 활성화 신호(BACT)가 활성화된다. 뱅크 활성화 신호(BACT)는 프리차지 신호(PCGPI)가 활성화되기 전까지 활성화 상태를 유지한다.
칼럼 명령 디코더(210)는 칼럼 명령(COL CMD)을 디코딩하여 활성화된 내부 칼럼 명령(ccmd, 예를 들어 읽기 명령)을 출력한다. CAS 제어부(230)는 읽기 명령에 따라 활성화된 카스 펄스 신호(CASPBK)를 출력한다(TO1).
지연 CAS 제어부(250) 내의 비동기 지연부(251)는 카스 펄스 신호(CASBPK)를 래치한다. 뱅크 활성화 신호(BACT)가 활성화되면 비트라인 센스앰프에서의 지연시간 정도(tRCD)만큼 경과한 후 지연 프리차지 신호(CASPBKD)가 활성화된다(T03).
도 11의 타이밍도는 도 10의 동작에 이어 로우 명령으로 프리차지, 칼럼 명령으로 읽기가 입력된 경우 tRTP 이후 프리차지 동작이 수행되는 것을 나타낸다.
로우 명령 디코더(110)는 로우 명령(ROW CMD)을 디코딩하여 활성화된 프리차지 신호(PCGP)를 출력한다(T10).
칼럼 명령 디코더(210)는 칼럼 명령(COL CMD)을 디코딩하여 활성화된 내부 칼럼 명령(ccmd, 예를 들어 읽기 명령)을 출력한다. CAS 제어부(230)는 내부 칼럼 명령에 따라 활성화된 카스 펄스 신호(CASPBK)를 출력한다(T10).
프리차지 신호(PCGP)가 활성화되면 비동기 지연부(131)에 설정된 지연 시간 이후 지연 신호(CASPYA)가 활성화되고 (T12 ~ T13), 뱅크 활성화 제어부(135)의 동작에 의해 뱅크 활성화 신호(BACT)가 비활성화된다(T13).
도 12 및 도 13은 로우 명령으로 액티브, 칼럼 명령으로 쓰기 및 오토 프리차지가 동시에 입력된 경우 tRCD 이후 자동으로 쓰기 동작이 수행된 후 다시 tWR 이후 자동으로 프리차지 동작이 수행되는 경우와 로우 명령으로 프리차지, 칼럼 명령으로 읽기 및 프리차지가 입력된 경우 tRCD 이후 자동으로 읽기 동작이 수행되고 다시 tWR 이후 자동으로 프리차지 동작이 수행되는 경우를 나타낸 타이밍도이다.
도 12, 도 13에서 어드레스 멀티플렉싱 선택신호(TADDMUX)는 활성화되어 반도체 메모리 장치가 어드레스 멀티플렉싱 모드에서 동작하는 경우를 나타낸다.
도 12는 로우 명령으로 액티브, 칼럼 명령으로 쓰기 및 오토 프리차지가 동시에 입력된 경우 tRCD 이후 자동으로 쓰기 동작이 수행된 후 다시 tWR 이후 자동으로 프리차지 동작이 수행되는 경우를 나타낸 타이밍도이다.
로우 명령 디코더(110)는 로우 명령(ROW CMD)을 디코딩하여 활성화된 액티브 신호(ACTP)를 출력한다(T20 ~ T21).
액티브 신호(ACTP)가 활성화되면 뱅크 활성화 제어부(135)의 동작에 의해 뱅크 활성화 신호(BACT)가 활성화된다. 뱅크 활성화 신호(BACT)는 오토 프리차지 동작이 수행되기 전까지 활성화 상태를 유지한다(T20 ~ T25).
칼럼 명령 디코더(210)는 칼럼 명령(COL CMD)을 디코딩하여 활성화된 내부 칼럼 명령(ccmd, 예를 들어 쓰기 및 오토 프리차지 명령)을 출력한다. CAS 제어부(230)는 내부 칼럼 명령에 따라 활성화된 카스 펄스 신호(CASPBK)를 출력한다(T20 ~ T21). 이 경우 카스 펄스 신호(CASPBK)는 쓰기 신호에 대응한다.
지연 CAS 제어부(250) 내의 비동기 지연부(251)는 카스 펄스 신호(CASBPK)를 래치한다. 뱅크 활성화 신호(BACT)가 활성화되면 비트라인 센스앰프에서의 지연시간 정도만큼 프리차지 신호(CASPBK)가 지연되어 지연 프리차지 신호(CASPBKD)가 활성화된다(T23). 여기서 지연 시간은 tRCD에 대응한다.
지연 프리차지 신호(CASPBKD)가 활성화 된 이후 오토 프리차지 차지 동작이 추가로 수행된다. 오토 프리차지 동작은 종래의 동기식 메모리 장치에서도 지원되는 것이다.
오토 프리차지 동작은 지연 프리차지 신호(CASPBKD)가 활성화된 이후 일정 시간(예를 들어 tWR)이 경과되면 오토 프리차지 제어 신호(CASPBKD2)가 활성화됨으로써 수행될 수 있다. 이를 위하여 지연 프리차지 신호(CASPBKD)를 전술한 바와 같이 비동기식 또는 동기식으로 지연하여 오토 프리차지 제어 신호(CASPTWR)를 출력할 수 있다(T25).
오토 프리차지 제어 신호(CASPBKTWR)가 활성화되면 뱅크 활성화 제어부(135)에 의해 뱅크 활성화 신호(BACT)가 비활성화된다. 이를 위하여 도 6에서 리셋 신호(RST)와 함께 카스 펄스 신호(CASPBKTWR)를 NOR 게이트에 입력할 수 있다.
도 13은 도 12에 이어 로우 명령으로 프리차지, 칼럼 명령으로 읽기 및 프리차지가 입력된 경우 tRCD 이후 자동으로 읽기 동작이 수행되고 다시 tWR 이후 자동으로 프리차지 동작이 수행되는 경우를 나타낸 타이밍도이다.
로우 명령 디코더(110)는 로우 명령(ROW CMD)을 디코딩하여 활성화된 액티브 신호(ACTP)를 출력한다(T30 ~ T31).
액티브 신호(ACTP)가 활성화되면 뱅크 활성화 제어부(135)의 동작에 의해 뱅크 활성화 신호(BACT)가 활성화된다. 뱅크 활성화 신호(BACT)는 오토 프리차지 동작이 수행되기 전까지 활성화 상태를 유지한다(T30 ~ T35).
칼럼 명령 디코더(210)는 칼럼 명령(COL CMD)을 디코딩하여 활성화된 내부 칼럼 명령(ccmd, 예를 들어 읽기 및 오토 프리차지 명령)을 출력한다. CAS 제어부(230)는 내부 칼럼 명령에 따라 활성화된 카스 펄스 신호(CASPBK)를 출력한다(T30 ~ T31). 이 경우 카스 펄스 신호(CASPBK)는 읽기 명령에 대응한다.
지연 CAS 제어부(250) 내의 비동기 지연부(251)는 카스 펄스 신호(CASBPK)를 래치한다. 뱅크 활성화 신호(BACT)가 활성화되면 비트라인 센스앰프에서의 지연시간 정도만큼 프리차지 신호(CASPBK)가 지연되어 지연 프리차지 신호(CASPBKD)가 활성화된다(T33). 여기서 지연 시간은 tRCD에 대응한다.
지연 프리차지 신호(CASPBKD)가 활성화된 이후 오토 프리차지 차지 동작이 추가로 수행된다. 오토 프리차지 동작은 종래의 동기식 메모리 장치에서도 지원되는 것이다.
오토 프리차지 동작은 지연 프리차지 신호(CASPBKD)가 활성화된 이후 일정 시간(예를 들어 tRTP)이 경과되면 오토 프리차지 제어 신호(CASPYA)가 활성화됨으로써 수행될 수 있다. 이를 위하여 지연 프리차지 신호(CASPTRCE)를 전술한 바와 같이 비동기식 또는 동기식으로 지연하여 오토 프리차지 제어 신호(CASPYA)를 출력할 수 있다(T35).
오토 프리차지 제어 신호(CASPYA)가 활성화되면 뱅크 활성화 제어부(135)에 의해 뱅크 활성화 신호(BACT)가 비활성화된다. 이를 위하여 도 6에서 리셋 신호(RST)와 함께 카스 펄스 신호(CASPYA)를 NOR 게이트에 입력할 수 있다.
이상의 상세한 설명에서는 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 개시하였다. 이상은 본 발명의 개시를 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 로우 어드레스 제어부
110: 로우 명령 디코더
120: 로우 뱅크 디코더
130: RAS 제어부
140: 로우 어드레스 생성부
200: 칼럼 어드레스 제어부
210: 칼럼 명령 디코더
220: 칼럼 뱅크 디코더
230: CAS 제어부
240: 칼럼 어드레스 생성부
250: CAS 지연 제어부
260: 칼럼 어드레스 지연 제어부
300: 메모리 셀 영역
400: 스위치

Claims (20)

  1. 메모리 셀 어레이;
    로우 명령과 로우 어드레스를 입력받고 상기 로우 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 1 제어 신호를 생성하는 로우 어드레스 제어부 및
    상기 로우 명령과 동시에 입력되는 칼럼 명령과 칼럼 어드레스를 입력받고 상기 칼럼 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 2 제어 신호를 생성하는 칼럼 어드레스 제어부
    를 포함하되,
    상기 메모리 셀 어레이는 다수의 뱅크를 포함하고, 상기 로우 명령과 상기 칼럼 명령은 상기 다수의 뱅크 중 어느 하나의 동일한 뱅크에 대한 명령인 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 로우 명령이 액티브 명령이고 상기 칼럼 명령이 읽기 명령 또는 쓰기 명령 중 어느 하나인 경우, 상기 제 2 제어 신호는 상기 제 1 제어 신호가 활성화되고 제 1 시간이 경과한 후 상기 메모리 셀 어레이에 제공되는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 로우 명령이 프리차지 명령이고 상기 칼럼 명령이 읽기 명령 또는 쓰기 명령 중 어느 하나인 경우, 상기 제 1 제어 신호는 상기 제 2 제어 신호가 활성화되고 제 2 시간이 경과한 후 상기 메모리 셀 어레이에 제공되는 반도체 메모리 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 로우 어드레스 제어부는
    상기 로우 명령을 디코딩하여 내부 로우 명령을 출력하는 로우 명령 디코더 및
    상기 내부 로우 명령과 상기 제 2 제어 신호에 따라 상기 제 1 제어 신호의 타이밍을 조절하여 출력하는 RAS 제어부
    를 포함하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서, 상기 RAS 제어부는
    상기 제 2 제어 신호를 제 1 시간 동안 지연하여 출력하는 지연부 및
    상기 지연부의 출력 및 상기 내부 로우 명령에 따라 상기 제 1 제어 신호의활성화 여부를 제어하는 활성화 제어부
    를 포함하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서, 상기 지연부는
    상기 제 2 제어 신호를 고정된 시간 동안 지연하는 비동기식 지연부;
    상기 제 2 제어 신호를 레지스터 값에 따라 가변되는 시간 동안 지연하는 동기식 지연부 및
    상기 비동기식 지연부 또는 상기 동기식 지연부의 출력을 선택하여 출력하는 선택부
    를 포함하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서, 상기 로우 어드레스 제어부는
    외부에서 입력된 로우 주소를 상기 제 1 제어신호에 동기하여 내부 로우 주소를 생성하는 로우 주소 생성부를 더 포함하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 칼럼 어드레스 제어부는
    상기 칼럼 명령을 디코딩하여 제 1 내부 칼럼 명령을 출력하는 칼럼 명령 디코더 및
    상기 내부 칼럼 명령에 따라 상기 제 2 제어 신호를 생성하고 상기 제 1 제어 신호에 따라 상기 제 2 제어 신호의 타이밍을 조절하여 출력하는 CAS 제어부
    를 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 9에 있어서, 상기 CAS 제어부는
    상기 내부 칼럼 명령을 디코딩하여 상기 제 2 제어 신호를 생성하는 제 1 CAS 제어부 및
    상기 제 1 제어 신호에 따라 상기 제 2 제어 신호의 타이밍을 조절하는 제 2 CAS 제어부
    를 포함하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서, 상기 제 2 CAS 제어부는
    상기 제 1 제어신호가 활성화된 후 고정된 시간 동안 상기 제 2 제어 신호를 지연하는 비동기 지연부;
    상기 제 2 제어 신호를 레지스터값에 따라 가변되는 시간 동안 지연하는 동기식 지연부; 및
    상기 비동기 지연부 또는 상기 동기식 지연부의 출력을 선택하여 출력하는 선택부
    를 포함하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서, 상기 비동기 지연부는
    상기 제 2 제어 신호를 래치하는 래치부;
    상기 제 1 제어 신호를 상기 고정된 지연시간 동안 지연하는 지연부;
    상기 지연부의 출력에 따라 상기 래치부의 출력을 전달하는 신호 전달부
    를 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서, 상기 칼럼 어드레스 제어부는
    상기 칼럼 어드레스를 상기 제 2 제어신호에 따라 내부 칼럼 주소로서 출력하는 칼럼 주소 생성부를 더 포함하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 13에 있어서, 상기 칼럼 주소 생성부는
    상기 칼럼 어드레스를 상기 제 1 CAS 제어부의 출력 타이밍에 동기하여 제 1 내부 칼럼 주소를 생성하는 제 1 내부 칼럼 주소 생성부 및
    상기 제 1 내부 칼럼 주소 생성부를 상기 제 2 CAS 제어부의 출력 타이밍에 동기하여 상기 내부 칼럼 주소를 생성하는 제 2 내부 칼럼 주소 생성부
    를 포함하는 반도체 메모리 장치.
  15. 메모리 컨트롤러;
    반도체 메모리 장치; 및
    상기 메모리 컨트롤러의 로우 명령을 상기 반도체 메모리 장치에 전달하는 로우 명령 버스와 상기 메모리 컨트롤러의 칼럼 명령을 상기 반도체 메모리 장치에 전달하는 칼럼 명령 버스를 포함하는 버스
    를 포함하되, 상기 메모리 컨트롤러는 로우 명령과 칼럼 명령을 동시에 상기 로우 명령 버스와 상기 칼럼 명령 버스를 통해 상기 반도체 메모리 장치에 제공하고,
    상기 반도체 메모리 장치는
    메모리 셀 어레이;
    상기 로우 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 1 제어 신호를 생성하는 로우 어드레스 제어부 및
    상기 칼럼 명령에 대응하여 상기 메모리 셀 어레이를 제어하는 제 2 제어 신호를 생성하는 칼럼 어드레스 제어부
    를 포함하되,
    상기 메모리 셀 어레이는 다수의 뱅크를 포함하고, 상기 로우 명령과 상기 칼럼 명령은 상기 다수의 뱅크 중 어느 하나의 동일한 뱅크에 대한 명령인 메모리 시스템.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서, 상기 로우 명령이 액티브 명령이고 상기 칼럼 명령이 읽기 명령 또는 쓰기 명령 중 어느 하나인 경우 , 상기 제 2 제어 신호는 상기 제 1 제어 신호가 활성화되고 제 1 시간 동안 지연된 후 상기 메모리 셀 어레이에 제공되는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서, 상기 로우 명령이 프리차지 명령이고 상기 칼럼 명령이 읽기 명령 또는 쓰기 명령 중 어느 하나인 경우, 상기 제 1 제어 신호는 상기 제 2 제어 신호가 활성화되고 제 2 시간 동안 지연된 후 상기 메모리 셀 어레이에 제공되는 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서, 상기 로우 어드레스 제어부는
    상기 로우 명령을 디코딩하여 내부 로우 명령을 출력하는 로우 명령 디코더 및
    상기 내부 로우 명령과 상기 제 2 제어 신호에 따라 상기 제 1 제어 신호의 타이밍을 조절하여 출력하는 RAS 제어부
    를 포함하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서, 상기 칼럼 어드레스 제어부는
    상기 칼럼 명령을 디코딩하여 제 1 내부 칼럼 명령을 출력하는 칼럼 명령 디코더 및
    상기 내부 칼럼 명령에 따라 상기 제 2 제어 신호를 생성하고 상기 제 1 제어 신호에 따라 상기 제 2 제어 신호의 타이밍을 조절하여 출력하는 CAS 제어부
    를 포함하는 메모리 시스템.
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