CN100550199C - 存储器控制电路与方法 - Google Patents
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Abstract
本发明提供一种存储器控制电路，其具有：一相位检测模块，用来检测一数据频闪讯号与一时钟讯号之间的相位差；一控制模块，用来依据该相位差来产生一组控制讯号，该组控制讯号对应于该相位差；一锁存模块，用来依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载的写入数据；一奇偶数据分离器，用来对该写入数据进行奇偶数据分离处理以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及一可调延迟线模块，用来依据该组控制讯号来调整该奇/偶数据的延迟，该奇/偶数据的延迟量对应于该组控制讯号。
Description
技术领域
本发明涉及随机存取存储器(random access memory，RAM)的控制，尤特别是涉及一种存储器控制电路与方法。
背景技术
随着信息产业的蓬勃发展，半导体组件的相关技术亦日益精进。为了提升随机存取存储器(random access memory，RAM)于写入/读取数据的速度，遂出现了双倍速数据传输(double data rate，DDR)技术的应用。应用这种技术的随机存取存储器即为所谓的双倍速随机存取存储器(DDR RAM)。
传统的随机存取存储器的数据存取对应于时钟讯号的多个周期中每一周期的一特定边缘，例如：上升缘(rising edge)。由于双倍速随机存取存储器的数据存取对应于时钟讯号的多个周期中每一周期的上升缘与下降缘(falling edge)，所以若使用相同频率的时钟讯号作为运作基准，则双倍速随机存取存储器的数据存取速度为传统的随机存取存储器的数据存取速度的两倍。
双倍速随机存取存储器应用了有别于时钟讯号的数据频闪(data strobe)讯号作为存取数据的依据，而上述的数据频闪讯号也就是所谓的DQS讯号，其讯号格式为本领域所熟知。如图1所示，当一写入命令WR被输出时，数据频闪讯号DQS应该于进入一低电平之后出现多个周期性脉冲；这些周期性脉冲的上升缘与下降缘可作为数据讯号DQ所载(carry)的D0、D1、D2、D3...等数据被写入存储器中的存储单元(memory cell)的依据。另外，数据频闪讯号DQS中出现在这些周期性脉冲之前的这个低电平的部分称为前文(preamble)，如图1所示。此外，时钟讯号VCLK于写入命令WR下达时的上升缘至数据频闪讯号DQS于该前文之后的第一个上升缘之间的时间间距(time interval)定义为TDQSS。
在某些情况下，例如：当时钟讯号VCLK的频率被提高了、但是电路系统中有些部份的讯号延迟未被妥善处理时，便无法确保数据频闪讯号DQS符合特定规格。一旦时间间距TDQSS不符合上述的特定规格所定义的范围，便无法确保数据讯号DQ所载的数据最终可被正确地写入存储单元。
发明内容
因此本发明的目的之一在于提供一种存储器控制电路与方法，以解决上述问题。
本发明的一较佳实施例中提供一种存储器控制电路。该存储器控制电路包含有：一相位检测模块，用来检测一数据频闪(data strobe)讯号与一时钟讯号之间的相位差；一控制模块，耦接至该相位检测模块，用来依据该相位差来产生一组控制讯号，其中该组控制讯号对应于该相位差；一锁存(1atch)模块，用来依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载(carry)的写入数据；一奇偶数据分离器，耦接至该锁存模块，用来对该写入数据进行奇偶数据分离处理，以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及一可调延迟线(adjustable delay line)模块，耦接至该奇偶数据分离器以及该控制模块，用来依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于该组控制讯号，其中该相位检测模块包含有：两个接收单元，分别用来接收该时钟讯号与该数据频闪讯号；一相位检测器，耦接至该两个接收单元，用来检测该相位差；以及一延迟吻合控制器，耦接至该两个接收单元当中的至少一个接收单元，该延迟吻合控制器包含有至少一条延迟线，用来延迟该时钟讯号及/或该数据频闪讯号，其中该相位检测器依据该至少一条延迟线所延迟的该时钟讯号及/或该数据频闪讯号来检测该相位差。
本发明于提供上述的存储器控制电路的同时，亦对应地提供一种存储器控制方法。该存储器控制方法包含有：分别接收该时钟讯号与该数据频闪讯号；利用至少一延迟线来延迟该时钟讯号及/或该数据频闪讯号；依据该至少一延迟线所延迟的该时钟讯号及/或该数据频闪讯号来检测该相位差；依据该相位差来产生一组控制讯号，其中该组控制讯号对应于该相位差；依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载的写入数据；对该写入数据进行奇偶数据分离处理，以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于该组控制讯号。
附图说明
图1为现有的数据频闪讯号与数据讯号的示意图。
图2为本发明的一实施例所提供的存储器控制电路的示意图。
图3为图2所示的一部份组件的实施细节的示意图。
附图符号说明
| 100 | 存储器控制电路 |
| 110 | 相位检测模块 |
| 112-1，112-2 | 接收单元 |
| 114 | 延迟吻合控制器 |
| 114-1，114-2 | 延迟线 |
| 116 | 相位检测器 |
| 120 | 控制模块 |
| 132 | 锁存模块 |
| 132-0，132-1，...，132-15 | 锁存 |
| 134，144 | 缓冲模块 |
| 134-0，134-1，...，134-15 | 缓冲器 |
| 136 | 奇偶数据分离器 |
| 142 | 可调延迟线模块 |
| 142-0，142-1，...，142-31 | 可调延迟线 |
| 146 | XY开关模块 |
| VCLK | 时钟讯号 |
| T | 时钟讯号的周期 |
| WR | 写入命令 |
| DQS | 数据频闪讯号 |
| T<sub>DQSS</sub> | 时间间距 |
| Ctrl | 控制讯号 |
| DQ | 数据讯号 |
| DQ(0)，DQ(1)，...，DQ(15) | 数据讯号的多个位 |
| D0，D1，D2，D3 | 写入数据 |
| SRWD | 数据分离讯号 |
| SRWD(0)，SRWD(1)，...，SRWD(31) | 数据分离讯号的多个位 |
| SRWD_adj | 延迟调整后的数据分离讯号 |
| SRWDWREN | 奇偶数据写入致能讯号 |
| XY_SW | 选择讯号 |
具体实施方式
请参考图2，图2为本发明一较佳实施例所提供的存储器控制电路100的示意图，其中存储器控制电路100包含有一相位检测模块110、一控制模块120、一锁存(latch)模块132、一缓冲模块134、一奇偶数据分离器136、一可调延迟线(adjustable delay line)模块142、一缓冲模块144、以及一开关模块，其中该开关模块于本实施例中为XY开关模块146。如图2所示，相位检测模块110包含有两接收单元112-1与112-2、一延迟吻合控制器114、以及一相位检测器116，其中延迟吻合控制器114包含有至少一延迟线(delayline)；于本实施例中，延迟吻合控制器114包含有延迟线114-1与114-2，每一延迟线包含有多个延迟单元(未显示)。
相位检测模块110可检测上述的数据频闪(data strobe)讯号DQS与上述的时钟讯号VCLK之间的相位差。于图2所示的相位检测模块110中，两接收单元112-1与112-2分别接收时钟讯号VCLK与数据频闪讯号DQS，而延迟吻合控制器114则可控制延迟线114-1来延迟时钟讯号VCLK，并可控制延迟线114-2来延迟数据频闪讯号DQS；藉由延迟吻合控制器114的控制，时钟讯号VCLK与数据频闪讯号DQS之间的延迟量可被妥善地控制在一特定范围内。如此，延迟吻合控制器114进行延迟吻合控制之后所输出的时钟讯号VCLK与数据频闪讯号DQS可作为相位检测器116的检测依据。于是，相位检测器116便依据延迟吻合控制器114所输出的时钟讯号VCLK与数据频闪讯号DQS来检测该相位差。
另外，控制模块120依据该相位差来产生一组控制讯号Ctrl，其中控制讯号Ctrl对应于该相位差。依据本实施例，控制模块120为一译码器，并可依据该相位差来进行译码以产生控制讯号Ctrl。此外，锁存模块132可依据数据频闪讯号DQS的上升缘/下降缘来锁存数据讯号DQ所载(carry)的写入数据，以供缓冲模块134进行缓冲处理。于是，奇偶数据分离器136对缓冲处理后的该写入数据进行奇偶数据分离处理，以产生一数据分离讯号SRWD，其中数据分离讯号SRWD载有对应于该写入数据的奇/偶数据。
依据本发明，可调延迟线模块142依据控制讯号Ctrl来调整数据分离讯号SRWD所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于控制讯号Ctrl。如前面所述，控制讯号Ctrl对应于该相位差，所以该奇/偶数据的延迟量亦对应于该相位差。藉由上述的可调延迟控制机制，可调延迟线模块142输出延迟调整后的数据分离讯号SRWD_adj，其中延迟调整后的数据分离讯号SRWD_adj对应于数据分离讯号SRWD，且载有延迟后的奇/偶数据。于是，延迟调整后的数据分离讯号SRWD_adj被输入至缓冲模块144以供缓冲处理。
如图2所示，缓冲模块144依据奇偶数据写入致能(enable)讯号SRWDWREN对延迟后的奇/偶数据进行缓冲控制；当奇偶数据写入致能讯号SRWDWREN处于一致能状态时，缓冲模块144可将该延迟后的奇/偶数据输出至XY开关模块146。于是，XY开关模块146可依据至少一选择讯号XY_SW来输出该延迟后的奇/偶数据，以供写入存储器的存储单元。上述的奇偶数据写入致能讯号SRWDWREN与选择讯号XY_SW均为本领域所熟知，故不在此赘述其细节。
依据本实施例，图2所示的一部份组件的实施细节如图3所示。锁存模块132包含有多个锁存132-0、132-1、...、与132-15，分别对应数据讯号DQ的多个位DQ(0)、DQ(1)、...、与DQ(15)，其中每一锁存132-i(i＝0、1、...、15)依据数据频闪讯号DQS来锁存数据讯号DQ的一个位DQ(i)。锁存132-0、132-1、...、与132-15所锁存的数据讯号DQ的位DQ(0)、DQ(1)、...、与DQ(15)分别通过缓冲模块134中对应的缓冲器134-0、134-1、...、与134-15被输出至奇偶数据分离器136，以进行奇偶数据分离处理。奇偶数据分离处理后的数据分离讯号SRWD具有多个位SRWD(0)、SRWD(1)、...、与SRWD(31)。
如图3所示，可调延迟线模块142包含有多个可调延迟线142-0、142-1、...、与142-31，分别对应于数据分离讯号SRWD的多个位SRWD(0)、SRWD(1)、...、与SRWD(31)，其中的每一可调延迟线142-j(j＝0、1、...、31)包含有多个延迟单元(未显示)。依据本实施例，每一可调延迟线142-j藉由选择其多个延迟单元中对应控制讯号Ctrl的延迟单元的输出，即可施加(apply)对应控制讯号Ctrl的延迟量于数据分离讯号SRWD的一个位SRWD(j)，作为延迟调整后的数据分离讯号SRWD_adj当中对应的位SRWD_adj(j)。
本发明的好处之一是，本发明可解决现有技术中、当数据频闪讯号DQS中的时间间距TDQSS不符规格时无法确保数据讯号DQ所载的数据可被正确地写入存储单元的问题。
藉由本发明所提供的相位差检测机制以及对数据分离讯号SRWD的可调延迟控制，数据频闪讯号DQS不论处于讯号领先的状况或是讯号落后的状况，本发明的存储器控制电路与方法可将数据分离讯号SRWD对应地调整，使得延迟调整后的数据分离讯号SRWD_adj所载的奇/偶数据出现的时间区间维持一致；也就是说，本发明可以维持延迟调整后的数据分离讯号SRWD_adj的数据分离讯号窗(SRWD window)的大小，不受数据频闪讯号DQS处于讯号领先的状况或是讯号落后的状况的影响。因此，延迟调整后的数据分离讯号SRWD_adj所载的奇/偶数据可被正常地通过缓冲模块144与XY开关模块146写入存储器中的存储单元。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (16)
1.一种存储器控制电路，其包含有：
一相位检测模块，用来检测一数据频闪讯号与一时钟讯号之间的相位差；
一控制模块，耦接至该相位检测模块，用来依据该相位差来产生一组控制讯号，其中该组控制讯号对应于该相位差；
一锁存模块，用来依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载的写入数据；
一奇偶数据分离器，耦接至该锁存模块，用来对该写入数据进行奇偶数据分离处理，以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及
一可调延迟线模块，耦接至该奇偶数据分离器以及该控制模块，用来依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于该组控制讯号，
其中该相位检测模块包含有：
两个接收单元，分别用来接收该时钟讯号与该数据频闪讯号；
一相位检测器，耦接至该两个接收单元，用来检测该相位差；以及
一延迟吻合控制器，耦接至该两个接收单元当中的至少一个接收单元，该延迟吻合控制器包含有至少一条延迟线，用来延迟该时钟讯号及/或该数据频闪讯号，
其中该相位检测器依据该至少一条延迟线所延迟的该时钟讯号及/或该数据频闪讯号来检测该相位差。
2.如权利要求1所述的存储器控制电路，其中该数据讯号为DQ讯号，而该数据频闪讯号为DQS讯号。
3.如权利要求1所述的存储器控制电路，其中该控制模块为一译码器，用来依据该相位差进行译码以产生该组控制讯号。
4.如权利要求1所述的存储器控制电路，其中该锁存模块包含有多个锁存，分别对应该数据讯号的多个位。
5.如权利要求1所述的存储器控制电路，其中该可调延迟线模块包含有多个可调延迟线，分别对应于该数据分离讯号的多个位，以及每一可调延迟线施加对应该组控制讯号的延迟量于该数据分离讯号的一个位。
6.如权利要求5所述的存储器控制电路，其中该可调延迟线模块中的每一可调延迟线包含有多个延迟单元。
7.如权利要求1所述的存储器控制电路，其还包含有：
一缓冲模块，耦接至该可调延迟线模块，用来对延迟后的奇/偶数据进行缓冲控制。
8.如权利要求7所述的存储器控制电路，其还包含有：
一开关模块，耦接至该缓冲模块，用来依据至少一选择讯号来输出该延迟后的奇/偶数据。
9.一种存储器控制方法，其包含有：
分别接收时钟讯号与数据频闪讯号；
利用至少一延迟线来延迟该时钟讯号及/或该数据频闪讯号；
依据该至少一延迟线所延迟的该时钟讯号及/或该数据频闪讯号来检测相位差；
依据该相位差来产生一组控制讯号，其中该组控制讯号对应于该相位差；
依据该数据频闪讯号的上升缘/下降缘来锁存一数据讯号所载的写入数据；
对该写入数据进行奇偶数据分离处理，以产生一数据分离讯号，其中该数据分离讯号载有对应于该写入数据的奇/偶数据；以及
依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟，其中该奇/偶数据的延迟量对应于该组控制讯号。
10.如权利要求9所述的存储器控制方法，其中该数据讯号为DQ讯号，而该数据频闪讯号为DQS讯号。
11.如权利要求9所述的存储器控制方法，其中依据该相位差来产生该组控制讯号的步骤还包含有：
依据该相位差进行译码以产生该组控制讯号。
12.如权利要求9所述的存储器控制方法，其中依据该数据频闪讯号的上升缘/下降缘来锁存该数据讯号所载的写入数据的步骤还包含有：
利用多个锁存来锁存该数据讯号所载的写入数据，其中该多个锁存分别对应该数据讯号的多个位。
13.如权利要求9所述的存储器控制方法，其中依据该组控制讯号来调整该数据分离讯号所载的奇/偶数据的延迟的步骤还包含有：
利用多个可调延迟线来调整该数据分离讯号所载的奇/偶数据的延迟，其中该多个可调延迟线分别对应于该数据分离讯号的多个位，且每一可调延迟线施加对应该组控制讯号的延迟量于该数据分离讯号的一个位。
14.如权利要求13所述的存储器控制方法，其中每一可调延迟线包含有多个延迟单元。
15.如权利要求9所述的存储器控制方法，其还包含有：
对延迟后的奇/偶数据进行缓冲控制。
16.如权利要求15所述的存储器控制方法，其还包含有：
利用一开关模块以依据至少一选择讯号来输出该延迟后的奇/偶数据。
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