KR102006243B1 - 반도체 장치의 데이터 라이트 회로 - Google Patents

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Abstract

본 기술은 패턴 신호를 입력 받아 제 1 지연 패턴 신호를 생성하도록 구성된 데이터 경로; 상기 패턴 신호를 입력 받아 제 2 지연 패턴 신호를 생성하도록 구성된 데이터 스트로브 신호 경로; 상기 제 2 지연 패턴 신호에 응답하여 상기 제 1 지연 패턴 신호를 래치하여 출력하도록 구성된 데이터 래치 블록; 상기 패턴 신호를 생성하고, 상기 데이터 래치 블록의 래치 신호와 상기 패턴 신호의 위상을 비교한 결과에 따라 상기 데이터 경로의 지연시간을 가변시키도록 구성된 제어 블록을 포함한다.

Description

반도체 장치의 데이터 라이트 회로{DATA WRITE CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 데이터 라이트 회로에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 장치의 데이터 라이트 회로(1)의 블록도이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 장치의 데이터 라이트 회로(1)는 복수의 패드(DQS, DQSB, DQ0 - DQi), 복수의 버퍼(BUF), 복수의 셋업/홀드 딜레이(S/H DLY), 복수의 데이터 래치 블록 및 복수의 데이터 정렬 블록을 포함한다.
종래의 기술은 복수의 패드(DQS, DQSB)를 통해 데이터 스트로브 신호 쌍(DQS, DQSB)을 입력 받고, 복수의 패드(DQ0 - DQi)를 통해 데이터를 입력 받는다.
복수의 패드(DQ0 - DQi)를 통해 입력된 데이터들은 복수의 셋업/홀드 딜레이(S/H DLY) 각각을 경유하여 지연시간이 조정된 후, 데이터 래치 블록에 전달된다.
데이터 래치 블록은 각각 버퍼(BUF)를 경유한 데이터 스트로브 신호 쌍(DQSR, DQSF)에 따라 데이터를 래치한다.
이후, 데이터 래치 블록에 래치된 데이터는 데이터 정렬 블록을 통해 정렬된다.
이때 데이터 스트로브 신호(DQS)는 동시에 복수의 패드(DQ0 - DQi)를 통해 입력된 데이터들 래치하는 신호로 사용된다.
따라서 데이터 스트로브 신호(DQS)의 신호 패스의 로드(Load)는 복수의 패드(DQ0 - DQi) 각각의 신호 패스의 로드에 비해 상대적으로 크므로 두 신호 패스의 지연 시간 또한 차이가 발생한다.
종래의 기술은 상술한 두 신호 패스의 지연 시간 차를 보상하기 위하여 복수의 셋업/홀드 딜레이(S/H DLY)를 구성하였다.
그러나 데이터 스트로브 신호(DQS)의 신호 패스의 로드는 신호 라인의 RC 성분(저항 및 커패시턴스 성분) 및 게이트(Gate) 로직의 로드에 의한 것인데 반하여, 셋업/홀드 딜레이(S/H DLY)는 거의 대부분 게이트 로직의 로드이다.
따라서 PVT(Process, Voltage, Temperature) 변동이 발생하게 되면 데이터 스트로브 신호(DQS) 신호 패스의 딜레이와 데이터 패스 즉, 고정된 값을 갖는 셋업/홀드 딜레이(S/H DLY)의 딜레이 차이가 발생하여, 라이트 데이터 셋업/홀드 타이밍이 한쪽으로 치우치게 되므로 데이터 라이트 성능이 저하되는 문제가 있다.
본 발명의 실시예는 PVT 변동이 발생하더라도 안정적인 데이터 라이트가 가능하도록 한 반도체 장치의 데이터 라이트 회로를 제공한다.
본 발명의 실시예는 데이터 경로; 데이터 스트로브 신호 경로; 및 상기 데이터 경로를 경유한 신호와 상기 데이터 스트로브 신호 경로를 경유한 신호의 위상차에 따라 상기 데이터 경로의 지연시간을 가변시키도록 구성된 제어 블록을 포함할 수 있다.
본 발명의 실시예는 패턴 신호를 입력 받아 제 1 지연 패턴 신호를 생성하도록 구성된 데이터 경로; 상기 패턴 신호를 입력 받아 제 2 지연 패턴 신호를 생성하도록 구성된 데이터 스트로브 신호 경로; 상기 제 2 지연 패턴 신호에 응답하여 상기 제 1 지연 패턴 신호를 래치하여 출력하도록 구성된 데이터 래치 블록; 상기 패턴 신호를 생성하고, 상기 데이터 래치 블록의 래치 신호와 상기 패턴 신호의 위상을 비교한 결과에 따라 상기 데이터 경로의 지연시간을 가변시키도록 구성된 제어 블록을 포함할 수 있다.
본 발명의 실시예에서 제어 블록은 조정 인에이블 신호를 생성하고, 상기 조정 인에이블 신호의 활성화에 응답하여 상기 패턴 신호를 생성하도록 구성될 수 있다.
본 발명의 실시예에서 제어 블록은 조정 인에이블 신호를 생성하고, 상기 조정 인에이블 신호의 활성화에 응답하여 상기 패턴 신호를 생성하며, 상기 데이터 래치 블록의 래치 신호와 상기 패턴 신호의 위상을 비교한 결과에 따라 상기 데이터 경로의 지연시간을 가변시키기 위한 지연 제어신호를 생성하도록 구성될 수 있다.
본 기술은 PVT 변동이 발생하더라도 안정적인 데이터 라이트가 가능하다.
도 1은 종래의 기술에 따른 반도체 장치의 데이터 라이트 회로(1)의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 데이터 라이트 회로(100)의 블록도,
도 3은 도 2의 제어 블록(600)의 내부 구성을 나타낸 회로도,
도 4a 및 도 4b는 본 발명의 실시예의 동작 타이밍도이고,
도 5는 종래 기술과 본 발명의 셋업/홀드 마진을 비교한 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 데이터 라이트 회로(100)의 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 데이터 라이트 회로(100)는 복수의 데이터 스트로브 신호 경로(200, 201), 복수의 데이터 경로(300, 301), 복수의 데이터 래치 블록(400, 401), 복수의 데이터 정렬 블록(50, 51), 패턴 신호 스위칭부(500) 및 제어 블록(600)을 포함한다.
데이터 스트로브 신호 경로(200)는 패드(DQS), 버퍼(210) 및 다중화기(220)를 포함한다.
버퍼(210)는 패드(DQS)를 통해 입력된 데이터 스트로브 신호(DQS)를 버퍼링하여 출력하도록 구성된다.
다중화기(220)는 조정 인에이블 신호(SH_TUNEN)에 응답하여 버퍼(210)의 출력 신호 또는 패턴 신호(GEN_PAT)를 출력하도록 구성된다.
데이터 스트로브 신호 경로(201)는 패드(DQSB), 버퍼(211) 및 다중화기(221)를 포함한다.
버퍼(211)는 패드(DQSB)를 통해 입력된 데이터 스트로브 신호(DQSB)를 버퍼링하여 출력하도록 구성된다.
다중화기(221)는 데이터 스트로브 신호 경로(200)와 동일한 지연을 갖도록 하기 위한 구성으로서, 제어 신호 단자를 접지시킴으로써 버퍼(211)의 출력 신호를 출력하도록 구성된다.
복수의 데이터 경로(300, 301)는 복수의 패드(DQ0 - DQi)에 대응되는 구성으로서, DQ0, DQi에 대응되는 구성만을 도시하였다.
데이터 경로(300)는 패드(DQ0), 버퍼(310), 다중화기(320) 및 가변 지연부(330)를 포함한다.
버퍼(310)는 패드(DQ0)를 통해 입력된 데이터를 버퍼링하여 출력하도록 구성된다.
다중화기(320)는 조정 인에이블 신호(SH_TUNEN)에 응답하여 버퍼(310)의 출력 신호 또는 패턴 신호(GEN_PAT)를 출력하도록 구성된다.
가변 지연부(330)는 지연 제어신호(TM<0:N>)에 응답하여 가변된 지연시간만큼 다중화기(320)의 출력을 지연시키도록 구성된다.
데이터 경로(301)는 패드(DQi), 버퍼(311), 다중화기(321) 및 가변 지연부(331)를 포함하며, 데이터 경로(300)와 동일하게 구성할 수 있다. 다만, 다중화기(321)는 데이터 경로(300)와 동일한 지연을 갖도록 하기 위한 구성으로서, 제어 신호 단자를 접지시킴으로써 버퍼(311)의 출력 신호를 출력하도록 구성된다.
패드들(DQ1 - DQi)에 해당하는 데이터 경로(301)를 포함하는 모든 데이터 경로들의 지연 시간이 지연 제어신호(TM<0:N>)에 응답하여 가변된다.
데이터 래치 블록(400)은 데이터 경로(300)의 출력 신호를 복수의 데이터 스트로브 신호 경로(200, 201)의 출력 신호에 따라 래치하도록 구성된다.
이때 조정 인에이블 신호(SH_TUNEN)가 비 활성화된 경우 즉, 노멀 동작 시에는, 데이터 경로(300)를 경유한 신호는 데이터(예를 들어, DIN0)이고, 데이터 스트로브 신호 경로(200, 201)를 경유한 신호는 데이터 스트로브 신호 쌍(DQSR, DQSF)이다.
데이터 래치 블록(400)은 플립플롭들(410, 430) 및 래치(420)를 포함한다.
플립플롭(410)이 데이터 스트로브 신호 경로(200)의 출력에 따라 데이터 경로(300)의 출력을 래치하도록 구성된다.
래치(420)가 데이터 스트로브 신호 경로(201)의 출력에 따라 플립플롭(410)의 출력을 래치하도록 구성된다.
플립플롭(430)이 데이터 스트로브 신호 경로(201)의 출력에 따라 데이터 경로(300)의 출력을 래치하도록 구성된다.
데이터 래치 블록(401)은 플립플롭들(411, 431) 및 래치(421)를 포함하며, 데이터 래치 블록(400)과 동일하게 구성할 수 있다.
복수의 데이터 정렬 블록(50, 51)은 데이터 래치 블록들(400, 401)의 출력을 정렬하도록 구성된다.
패턴 신호 스위칭부(500)는 조정 인에이블 신호(SH_TUNEN)가 활성화되면, 데이터 래치 블록(400)의 래치 신호(POUT) 즉, 플립플롭(410)의 출력을 입력 받아 래치함과 동시에 제어 블록(600)에 제공하도록 구성된다.
제어 블록(600)은 조정 인에이블 신호(SH_TUNEN)를 생성하고, 조정 인에이블 신호(SH_TUNEN)의 활성화에 응답하여 패턴 신호(GEN_PAT)를 생성하며, 데이터 래치 블록(400)의 래치 신호와 패턴 신호(GEN_PAT)의 위상을 비교한 결과에 따라 데이터 경로들(300, 301)을 포함하는 모든 데이터 경로의 지연시간을 가변시키기 위한 지연 제어신호(TM<0:N>)를 생성하도록 구성된다.
이때 제어 블록(600)의 물리적인 위치는 데이터 경로(300, 301)를 포함하는 모든 데이터 경로들 중에서 하나 예를 들어, 패드(DQ0)를 포함하는 데이터 경로(300)와 데이터 스트로브 신호 경로(200)의 중간에 위치하도록 한다.
이는 제어 블록(600)에서 데이터 경로(300)와 데이터 스트로브 신호 경로(200) 각각에 패턴 신호(GEN_PAT)를 전송하기 위한 신호 라인의 길이 차이가 발생하지 않도록 하기 위함이다.
또한 조정 인에이블 신호(SH_TUNEN)가 활성화된 경우에는, 데이터 경로(300) 및 데이터 스트로브 신호 경로(200)에는 패턴 신호(GEN_PAT)가 입력된다.
따라서 조정 인에이블 신호(SH_TUNEN)가 활성화된 경우의 데이터 경로(300)의 출력 신호를 제 1 지연 패턴 신호라 칭하고, 데이터 스트로브 신호 경로(200)의 출력 신호를 제 2 지연 패턴 신호라 칭할 수 있다.
도 3은 도 2의 제어 블록(600)의 내부 구성을 나타낸 회로도이다.
제어 블록(600)은 패턴 신호 생성부(700) 및 조정부(800)를 포함한다.
패턴 신호 생성부(700)는 리셋 신호(RSTB)에 응답하여 조정 인에이블 신호(SH_TUNEN)를 생성하고, 조정 인에이블 신호(SH_TUNEN) 및 클럭 신호(CLK)를 이용하여 패턴 신호(GEN_PAT) 및 패턴 신호(GEN_PAT)를 순번에 따라 구분한 이븐 패턴 신호(PAT_EV)와 오드 패턴 신호(PAT_OD)를 생성하도록 구성된다.
패턴 신호 생성부(700)는 패턴 생성 유닛(710) 및 조정 인에이블 신호 생성 유닛(720)을 포함한다.
패턴 생성 유닛(710)은 펄스 발생기(711) 및 복수의 로직 회로(712 - 714)를 포함한다.
펄스 발생기(711)는 조정 완료 신호(TUNE_DONEB)에 응답하여 펄스 신호를 생성한다.
로직 회로(712)는 리셋 신호(RSTB)가 활성화되면 클럭 신호(CLK)를 출력하고, 로직 회로(711)에서 펄스 신호가 생성되면 클럭 신호(CLK)의 출력을 차단한다.
로직 회로(713)는 로직 회로(712)를 통해 출력된 클럭 신호(CLK)에 따라 전원 전압(VDD) 레벨을 쉬프트시켜 출력한다. 로직 회로(713)는 복수의 레지스터(DFFR)를 포함한다.
로직 회로(714)는 조정 인에이블 신호(SH_TUNEN)가 활성화되고 조정 완료 신호(TUNE_DONEB)가 비 활성화된 경우, 즉, 조정이 이루어지는 구간 동안 패턴 신호(GEN_PAT), 이븐 패턴 신호(PAT_EV) 및 오드 패턴 신호(PAT_OD)를 생성한다. 로직 회로(714)는 복수의 레지스터(DFFR)(715, 716) 및 복수의 논리 소자들을 포함한다.
조정 인에이블 신호 생성 유닛(720)은 복수의 펄스 발생기(721, 722) 및 SR 래치(723)를 포함한다.
펄스 발생기(721)는 조정 완료 신호(TUNE_DONEB)에 응답하여 펄스 신호를 생성한다.
펄스 발생기(722)는 패턴 생성 유닛(710)의 로직 회로(713)의 출력에 응답하여 펄스 신호를 생성한다.
SR 래치(723)는 펄스 발생기들(721, 722) 각각의 펄스 신호에 응답하여 조정 인에이블 신호(SH_TUNEN)를 생성한다.
SR 래치(723)는 펄스 발생기(722)의 펄스 신호에 응답하여 조정 인에이블 신호(SH_TUNEN)를 활성화시키고, 펄스 발생기(721)의 펄스 신호에 응답하여 조정 인에이블 신호(SH_TUNEN)를 비 활성화시킨다.
조정부(800)는 데이터 래치 블록(400)의 래치 신호와, 이븐 패턴 신호(PAT_EV) 및 오드 패턴 신호(PAT_OD)의 위상을 각각 비교하여 지연 제어신호(TM<0:N>)를 생성하도록 구성된다.
조정부(800)는 복수의 레지스터(DFFR)(810, 840), 카운터 제어 로직(820), 카운터(830), 신호 생성 로직(850) 및 펄스 발생기(860)를 포함한다.
레지스터(810)는 데이터 래치 블록(400)의 래치 신호(POUT)를 이븐 패턴 신호(PAT_EV)에 따라 래치한다.
카운터 제어 로직(820)은 레지스터(810)의 출력에 응답하여 카운터 값 증가 신호(DLY_INC) 및 카운터 값 감소 신호(DLY_DEC)를 생성한다.
카운터(830)는 카운터 값 증가 신호(DLY_INC) 및 카운터 값 감소 신호(DLY_DEC)에 응답하여 지연 제어신호(TM<0:N>)의 값을 증가 또는 감소시킨다.
레지스터(840)는 데이터 래치 블록(400)의 래치 신호(POUT)를 오드 패턴 신호(PAT_OD)에 따라 래치한다.
신호 생성 로직(850)는 레지스터(810)의 출력과 레지스터(840)의 출력을 배타적 논리합한 결과를 반전된 오드 패턴 신호(PAT_OD)에 따라 래치하여 조정 완료 신호(TUNE_DONEB)를 생성한다. 따라서 조정 완료 신호(TUNE_DONEB)는 레지스터(810)의 출력과 레지스터(840)의 출력의 논리값이 서로 다를 경우에만 활성화된다.
펄스 발생기(860)는 조정 완료 신호(TUNE_DONEB)에 응답하여 펄스 신호를 발생시킨다.
이와 같이 구성된 본 발명의 실시예의 셋업/홀드 딜레이 조정 동작을 도 2 내지 도 4b를 참조하여 설명하면 다음과 같다.
도 4a 및 도 4b는 본 발명의 실시예의 동작 타이밍도이다.
먼저, 도 4a와 같이, 데이터 경로(300)의 딜레이 즉, 가변 지연부(330)의 셋업/홀드 딜레이가 데이터 스트로브 신호 경로(200)의 딜레이에 비해 많은 경우를 설명하기로 한다.
제어 블록(600)은 리셋 신호(RSTB)가 하이 레벨로 토글(toggle)하면 해당 시점 이후의 클럭 신호(CLK)의 두 번째 라이징 엣지에서 조정 인에이블 신호(SH_TUNEN)를 활성화시킨다.
제어 블록(600)은 조정 인에이블 신호(SH_TUNEN)가 활성화된 이후의 클럭 신호(CLK)의 라이징 지부터 패턴 신호(GEN_PAT)를 발생시킨다.
조정 인에이블 신호(SH_TUNEN)가 활성화되었으므로 패턴 신호(GEN_PAT)가 데이터 경로(300) 및 데이터 스트로브 신호 경로(200)로 제공된다.
이후 패턴 신호(GEN_PAT)는 데이터 경로(300) 및 데이터 스트로브 신호 경로(200) 각각을 통해 지연되어 제 1 지연 패턴 신호와 제 2 지연 패턴 신호로서 데이터 래치 블록(400)에 전달된다.
데이터 래치 블록(400)은 제 1 지연 패턴 신호를 제 2 지연 패턴 신호에 따라 래치하여 래치 신호(POUT)를 생성한다.
패턴 신호 스위칭부(500)는 래치 신호(POUT)를 제어 블록(600)에 전달한다.
이때 데이터 경로(300)의 딜레이가 데이터 스트로브 신호 경로(200)의 딜레이에 비해 많은 경우이므로 래치 신호(POUT)는 로우 레벨이다.
래치 신호(POUT)가 로우 레벨이므로 조정부(800)의 카운터 제어 로직(820)은 카운터 값 감소 신호(DLY_DEC)를 생성한다.
카운터 값 감소 신호(DLY_DEC)에 따라 데이터 경로(300)의 딜레이 즉, 가변 지연부(330)의 지연 시간을 한 단계 감소시킴으로써 단위 조정 동작이 완료된다.
상술한 단위 조정 동작을 수행한 이후에도 래치 신호(POUT)가 로우 레벨이면 카운터 값 감소 신호(DLY_DEC)를 다시 생성함으로써 단위 조정 동작을 반복한다.
단위 조정 동작을 반복함에 따라 래치 신호(POUT)가 하이 레벨 즉, 이전과 다른 레벨로 토글하게 되면 전체 조정 동작이 완료되었음을 의미한다.
한편, 조정부(800)의 신호 생성 로직(850)은 래치 신호(POUT)가 하이 레벨로 토글하여 전체 조정 동작이 완료되면, 즉, 이븐 패턴 신호(PAT_EV)에 따라 래치한 래치 신호(POUT)와 오드 패턴 신호(PAT_OD)에 따라 래치한 래치 신호(POUT)의 레벨이 다르게 되면 조정 완료 신호(TUNE_DONEB)를 활성화시킨다.
이때 조정부(800)의 레지스터(810)는 이븐 패턴 신호(PAT_EV)의 타이밍에 해당하는 래치 신호(POUT) 즉, 토글하기 이전의 래치 신호(POUT)를 래치하므로 그 출력 값은 로우 레벨로 유지된다.
펄스 발생기(860)는 조정 완료 신호(TUNE_DONEB)에 따라 로우 레벨의 펄스 신호를 출력하고, 레지스터(810)는 로우 레벨 신호를 출력하므로 카운터 제어 로직(820)은 더 이상 카운터 값 감소 신호(DLY_DEC)를 발생시키지 않는다.
또한 조정 완료 신호(TUNE_DONEB)가 활성화됨에 따라 조정 인에이블 신호(SH_TUNEN)가 비 활성화되고, 패턴 신호(GEN_PAT) 생성이 중지되는 것을 포함하는 제어 블록(600)의 모든 동작이 중지된다.
조정 인에이블 신호(SH_TUNEN)가 비 활성화됨에 따라 반도체 장치는 모든 데이터 경로들의 복수의 패드(DQ0 - DQi)를 통해 데이터를 입력 받고, 데이터 스트로브 신호 경로(200, 201)의 복수의 패드(DQS, DQSB)를 통해 데이터 스트로브 신호 쌍(DQS, DQSB)을 입력 받아 노멀 데이터 라이트 동작을 수행한다.
다음으로, 도 4b와 같이, 데이터 경로(300)의 딜레이 즉, 가변 지연부(330)의 셋업/홀드 딜레이가 데이터 스트로브 신호 경로(200)의 딜레이에 비해 적은 경우를 설명하기로 한다.
제어 블록(600)은 리셋 신호(RSTB)가 하이 레벨로 토글(toggle)하면 해당 시점 이후의 클럭 신호(CLK)의 두 번째 라이징 엣지에서 조정 인에이블 신호(SH_TUNEN)를 활성화시킨다.
제어 블록(600)은 조정 인에이블 신호(SH_TUNEN)가 활성화된 이후의 클럭 신호(CLK)의 라이징 엣지부터 패턴 신호(GEN_PAT)를 발생시킨다.
조정 인에이블 신호(SH_TUNEN)가 활성화되었으므로 패턴 신호(GEN_PAT)가 데이터 경로(300) 및 데이터 스트로브 신호 경로(200)로 제공된다.
이후 패턴 신호(GEN_PAT)는 데이터 경로(300) 및 데이터 스트로브 신호 경로(200) 각각을 통해 지연되어 제 1 지연 패턴 신호와 제 2 지연 패턴 신호로서 데이터 래치 블록(400)에 전달된다.
데이터 래치 블록(400)은 제 1 지연 패턴 신호를 제 2 지연 패턴 신호에 따라 래치하여 래치 신호(POUT)를 생성한다.
패턴 신호 스위칭부(500)는 래치 신호(POUT)를 제어 블록(600)에 전달한다.
이때 데이터 경로(300)의 딜레이가 데이터 스트로브 신호 경로(200)의 딜레이에 비해 적은 경우이므로 래치 신호(POUT)는 하이 레벨이다.
래치 신호(POUT)가 하이 레벨이므로 조정부(800)의 카운터 제어 로직(820)은 카운터 값 증가 신호(DLY_INC)를 생성한다.
카운터 값 증가 신호(DLY_INC)에 따라 데이터 경로(300)의 딜레이 즉, 가변 지연부(330)의 지연 시간을 한 단계 증가시킴으로써 단위 조정 동작이 완료된다.
상술한 단위 조정 동작을 수행한 이후에도 래치 신호(POUT)가 하이 레벨이면 카운터 값 증가 신호(DLY_INC)를 다시 생성함으로써 단위 조정 동작을 반복한다.
단위 조정 동작을 반복함에 따라 래치 신호(POUT)가 로우 레벨 즉, 이전과 다른 레벨로 토글하게 되면 전체 조정 동작이 완료되었음을 의미한다.
한편, 조정부(800)의 신호 생성 로직(850)은 래치 신호(POUT)가 로우 레벨로 토글하여 전체 조정 동작이 완료되면, 즉, 이븐 패턴 신호(PAT_EV)에 따라 래치한 래치 신호(POUT)와 오드 패턴 신호(PAT_OD)에 따라 래치한 래치 신호(POUT)의 레벨이 다르게 되면 조정 완료 신호(TUNE_DONEB)를 활성화시킨다.
이때 조정부(800)의 레지스터(810)는 이븐 패턴 신호(PAT_EV)의 타이밍에 해당하는 래치 신호(POUT) 즉, 토글하기 이전의 래치 신호(POUT)를 래치하므로 그 출력 값은 하이 레벨로 유지된다.
펄스 발생기(860)는 조정 완료 신호(TUNE_DONEB)에 따라 로우 레벨의 펄스 신호를 출력하고, 레지스터(810)는 하이 레벨 신호를 출력하므로 카운터 제어 로직(820)은 카운터 값 감소 신호(DLY_DEC)를 추가로 발생시킨다.
따라서 데이터 경로(300)의 딜레이 즉, 가변 지연부(330)의 지연 시간을 한 단계 감소시킴으로써 가변 지연부(330)의 지연 시간이 과도하게 증가하는 것을 방지할 수 있다.
또한 조정 완료 신호(TUNE_DONEB)를 활성화됨에 따라 조정 인에이블 신호(SH_TUNEN)가 비 활성화되고, 패턴 신호(GEN_PAT) 생성이 중지되는 것을 포함하는 제어 블록(600)의 모든 동작이 중지된다.
조정 인에이블 신호(SH_TUNEN)가 비 활성화됨에 따라 반도체 장치는 모든 데이터 경로들의 복수의 패드(DQ0 - DQi)를 통해 데이터를 입력 받고, 데이터 스트로브 신호 경로(200, 201)의 복수의 패드(DQS, DQSB)를 통해 데이터 스트로브 신호 쌍(DQS, DQSB)을 입력 받아 노멀 데이터 라이트 동작을 수행한다.
도 5는 종래 기술과 본 발명의 셋업/홀드 마진을 비교한 파형도이다.
도 5의 (a)는 종래의 기술에 따른 셋업/홀드 마진을 도시한 것으로서, PVT 변동 즉, 전원 전압(VDD)의 변동에 따라 셋업/홀드 마진이 달라지는 것을 알 수 있다.
한편, 도 5의 (b)는 본 발명에 따른 셋업/홀드 마진을 도시한 것으로서, PVT 변동 즉, 전원 전압(VDD)의 변동이 발생하여도 셋업/홀드 마진이 일정하게 유지되는 것을 알 수 있다.
따라서 본 발명의 실시예는 PVT 변동 즉, 전원 전압(VDD)의 변동이 발생하여도 셋업/홀드 마진이 일정하게 유지되어 안정적인 데이터 라이트 동작이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 데이터 경로;
    데이터 스트로브 신호 경로; 및
    상기 데이터 경로를 경유한 제 1 신호와, 상기 데이터 스트로브 신호 경로를 경유한 제 2 신호로 상기 제 1 신호를 래치한 제 3 신호의 위상차에 따라 상기 데이터 경로의 지연시간을 가변시키도록 구성된 제어 블록을 포함하는 반도체 장치의 데이터 라이트 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 신호에 응답하여 응답하여 상기 제 1 신호를 래치하여 상기 제 3 신호를 생성하도록 구성된 데이터 래치부를 더 포함하는 반도체 장치의 데이터 라이트 회로.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 경로는
    DQ 패드,
    상기 DQ 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼, 및
    상기 버퍼를 경유한 신호를 상기 제어 블록의 제어에 따라 가변된 지연 시간만큼 지연시켜 출력하도록 구성된 가변 지연부를 포함하는 반도체 장치의 데이터 라이트 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 스트로브 신호 경로는
    DQS 패드, 및
    상기 DQS 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼를 포함하는 반도체 장치의 데이터 라이트 회로.
  6. 패턴 신호를 입력 받아 제 1 지연 패턴 신호를 생성하도록 구성된 데이터 경로;
    상기 패턴 신호를 입력 받아 제 2 지연 패턴 신호를 생성하도록 구성된 데이터 스트로브 신호 경로;
    상기 제 2 지연 패턴 신호에 응답하여 상기 제 1 지연 패턴 신호를 래치하여 출력하도록 구성된 데이터 래치 블록;
    상기 패턴 신호를 생성하고, 상기 데이터 래치 블록의 래치 신호와 상기 패턴 신호의 위상을 비교한 결과에 따라 상기 데이터 경로의 지연시간을 가변시키도록 구성된 제어 블록을 포함하는 반도체 장치의 데이터 라이트 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 데이터 경로는
    DQ 패드,
    상기 DQ 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼,
    상기 버퍼의 출력 신호 또는 상기 패턴 신호를 선택하여 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 제어 블록의 제어에 따라 가변된 지연 시간만큼 지연시켜 출력하도록 구성된 가변 지연부를 포함하는 반도체 장치의 데이터 라이트 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 반도체 장치의 데이터 라이트 회로는
    복수의 데이터 경로를 더 포함하며,
    복수의 데이터 경로는 각각
    DQ 패드,
    상기 DQ 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼,
    상기 버퍼의 출력 신호를 선택하여 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 제어 블록의 제어에 따라 가변된 지연 시간만큼 지연시켜 출력하도록 구성된 가변 지연부를 포함하는 반도체 장치의 데이터 라이트 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 데이터 스트로브 신호 경로는
    DQS 패드,
    상기 DQS 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼, 및
    상기 버퍼의 출력 신호 또는 상기 패턴 신호를 선택하여 출력하도록 구성된 다중화기를 포함하는 반도체 장치의 데이터 라이트 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어 블록은
    클럭 신호를 이용하여 상기 패턴 신호를 생성하도록 구성된 패턴 신호 생성부, 및
    상기 데이터 래치 블록의 래치 신호와 상기 패턴 신호의 위상을 비교하여 상기 데이터 경로의 지연시간을 가변시키도록 구성되는 조정부를 포함하는 반도체 장치의 데이터 라이트 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어 블록은
    조정 인에이블 신호를 생성하고, 상기 조정 인에이블 신호의 활성화에 응답하여 상기 패턴 신호를 생성하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 데이터 경로는
    상기 조정 인에이블 신호의 활성화에 응답하여 상기 패턴 신호를 입력 받도록 구성되는 반도체 장치의 데이터 라이트 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 데이터 스트로브 신호 경로는
    상기 조정 인에이블 신호의 활성화에 응답하여 상기 패턴 신호를 입력 받도록 구성되는 반도체 장치의 데이터 라이트 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어 블록은
    조정 인에이블 신호를 생성하고, 상기 조정 인에이블 신호의 활성화에 응답하여 상기 패턴 신호를 생성하며,
    상기 데이터 래치 블록의 래치 신호와 상기 패턴 신호의 위상을 비교한 결과에 따라 상기 데이터 경로의 지연시간을 가변시키기 위한 지연 제어신호를 생성하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 데이터 경로는
    DQ 패드,
    상기 DQ 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼,
    상기 버퍼의 출력 신호 또는 상기 패턴 신호를 선택하여 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 지연 제어신호에 따라 가변된 지연 시간만큼 지연시켜 출력하도록 구성된 가변 지연부를 포함하는 반도체 장치의 데이터 라이트 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 반도체 장치의 데이터 라이트 회로는
    복수의 데이터 경로를 더 포함하며,
    복수의 데이터 경로는 각각
    DQ 패드,
    상기 DQ 패드를 통해 입력된 신호를 버퍼링하도록 구성된 버퍼,
    상기 버퍼의 출력 신호를 선택하여 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 지연 제어신호에 따라 가변된 지연 시간만큼 지연시켜 출력하도록 구성된 가변 지연부를 포함하는 반도체 장치의 데이터 라이트 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제어 블록은
    리셋 신호에 응답하여 상기 조정 인에이블 신호를 생성하고, 상기 조정 인에이블 신호 및 클럭 신호를 이용하여 상기 패턴 신호 및 상기 패턴 신호를 순번에 따라 구분한 이븐 패턴 신호와 오드 패턴 신호를 생성하도록 구성된 패턴 신호 생성부, 및
    상기 데이터 래치 블록의 래치 신호와 상기 이븐 패턴 신호 및 상기 오드 패턴 신호의 위상을 각각 비교하여 상기 지연 제어신호를 생성하도록 구성되는 조정부를 포함하는 반도체 장치의 데이터 라이트 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 조정 인에이블 신호가 활성화되면 상기 데이터 래치 블록의 래치 신호를 상기 제어 블록에 제공하도록 구성된 패턴 신호 스위칭부를 더 포함하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어 블록은
    물리적으로 상기 데이터 경로와 상기 데이터 스트로브 신호 경로의 중간에 위치하는 반도체 장치의 데이터 라이트 회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제어 블록은
    물리적으로 상기 복수의 데이터 경로 중에서 어느 하나와 상기 데이터 스트로브 신호 경로의 중간에 위치하는 반도체 장치의 데이터 라이트 회로.
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