CN101609439A - 具有分时总线的电子系统与共用电子系统的总线的方法 - Google Patents

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Abstract

本发明提供一种具有分时总线的电子系统与共用电子系统的总线的方法，该电子系统包含：控制器，用以接收命令以产生一组使能信号与一组操作信号；存储单元，其输入端耦接至控制器，用以接收该组使能信号中的第一使能信号；第一电子单元，其输入端耦接至控制器，用以接收该组使能信号中的第二使能信号；分时总线，耦接于控制器与存储单元之间，耦接于控制器与第一电子单元之间；其中当第一电子单元被去能时，分时总线提供该组操作信号至存储单元；其中当存储单元被去能时，分时总线提供该组操作信号至第一电子单元。本发明提供的具有分时总线的电子系统与相关方法，能够使得一些电子单元共用相同的总线，从而芯片的面积减少，成本降低。

Description

具有分时总线的电子系统与共用电子系统的总线的方法
技术领域
本发明是有关于具有分时(time-sharing)总线的电子系统与共用电子系统的总线的方法，特别是关于利用一组使能(enable)信号与一组操作信号来控制存储单元与其他电子单元，以共用电子系统的总线的电子系统与相关方法。
背景技术
存储器在多种电子装置内都是重要单元。随着现今技术快速发展，动态随机存取存储器(Dynamic Random Access Memory，以下简称为DRAM)越来越多地被用来作为电子装置的常见存储器类型。当今市场上有多种DRAM。举例来说，同步动态随机存取存储器(synchronous Dynamic Random Access Memory，以下简称为SDRAM)为一种能够以与接口的时钟信号同步的高速连续写入与读出的DRAM，其中读出或写入程序也称为突发传输(burst transfer)。双倍速率同步动态随机存取存储器(double data rate SDRAM，简称为DDR SDRAM)为一种具有双突发传输速度的DRAM，其通过执行与时钟信号的前缘(eading edge)以及后缘(trailing edge)都同步的SDRAM的突发传输来实现双突发传输速度。由于SDRAM成本低并且能够提供大容量的存储器空间，其在电子装置中的应用越来越广泛。
请参考图1，图1是现有技术的存储单元100的简要示意图。存储单元100是包含64兆(以下简称为M)比特的高速互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor，CMOS)SDRAM。存储单元100内配置有16个1M字符(1M word x 16)的4个存储器组(bank)的DRAM与同步接口(synchronousinterface)。存储单元100包含时钟缓冲器(clock buffer)110、命令译码器(command decoder)120、控制信号产生器130、地址缓冲器(address buffer)140、列计数器(column counter)150、刷新计数器(refresh counter)160、模式缓存器(mode register)170、缓冲器180以及4个存储器组Bank0、Bank1、Bank2以及Bank3，其中每一存储器组Bank0-Bank3包含大小为1Mx16的单元阵列(cellarray)。
如图1所示，时钟缓冲器110用来控制时钟信号CLK，其中存储单元100的所有输入信号都在时钟信号CLK的正缘(positive edge)取样。命令译码器120是用以译码命令以产生相应的控制信号，然后控制信号产生器130输出相应的控制信号至控制总线CTL_BUS。举例来说，时钟使能信号(clock enable signal)CKE是用来启动(activate)与停用(deactivate)时钟信号CLK。当时钟使能信号CKE为高时启动时钟信号CLK，当时钟使能信号CKE为低时停用时钟信号CLK。芯片选择信号CS_L使能(取样为低)以及去能(disable)(取样为高)命令译码器120，其中当芯片选择信号CS_L取样为高时，所有的命令被遮蔽(mask)。芯片选择信号CS_L也为具有多个存储器组的系统提供外部存储器组选择。行地址选通信号(row address strobe signal)RAS_L与列地址选通信号(column address strobe signal)CAS_L、写入使能信号WE_L一同定义了操作命令。数据输入/输出遮蔽信号(Data input/output mask signal)LDQM与UDQM被用来在写入模式中遮蔽输入数据。存储器组选择信号(Bank select signal)BA0-BA1用来选择待操作的存储器组，以及地址输入信号A0-A11用来在每一存储器组内选择位置。地址缓冲器140输出地址至地址总线ADD_BUS。数据信号DQ0-DQ15被存储至缓冲器180并被传输至数据总线DTA_BUS。
芯片的整合趋势为更多的组件与更小的面积。现今，芯片设计者期望尽可能地减少引脚以降低生产成本并且减少电路的面积。然而，存储单元100，例如SDRAM，通常占用大量的引脚。现有技术的一个缺点为消耗较大面积以及增加成本，使其生产制造不经济。
发明内容
本发明为了解决现有技术中引脚数量多而引起的消耗芯片面积大以及成本高的问题，提供一种具有分时总线的电子系统与共用电子系统的总线的方法。
依据本发明的一个实施方式，其提供本发明提供一种具有分时总线的电子系统，该电子系统包含：控制器，用以接收命令以产生一组使能信号与一组操作信号；存储单元，其输入端耦接至控制器，用以接收该组使能信号中第一使能信号；第一电子单元，其输入端耦接至控制器，用以接收该组使能信号中第二使能信号；分时总线，耦接于控制器与存储单元之间，耦接于控制器与第一电子单元之间；其中当第一电子单元被去能时，分时总线提供该组操作信号至存储单元；其中当存储单元被去能时，分时总线提供该组操作信号至第一电子单元。
依据本发明另一实施方式，其提供一种共用电子系统的总线的方法，包含：接收命令以产生一组使能信号与一组操作信号；依据该组使能信号中第一使能信号来控制存储单元；依据该组使能信号中第二使能信号来控制第一电子单元；当该存储单元被去能时，提供总线以传输该组操作信号至第一电子单元。
本发明提供的具有分时总线的电子系统与相关方法，通过提供分时总线在不同的时间传输操作信号至不同的装置，使得一些电子单元可共用相同的总线，从而芯片的面积减少，成本降低。
附图说明
图1是现有技术的存储单元的简要示意图。
图2是操作模式与存储器内控制信号之间的关系的示意图。
图3是依据本发明的第一实施方式的具有分时总线的电子系统的简要示意图。
图4为图3所示电子系统的操作的时序图。
图5是依据本发明的第二实施方式的具有分时总线的电子系统的简要示意图。
图6为图5所示电子系统的操作的时序图。
图7是依据本发明的第三实施方式的具有分时总线的电子系统的简要示意图。
图8为图7所示电子系统的操作的时序图。
图9是依据本发明的第四实施方式的具有分时总线的电子系统的简要示意图。
图10为图9所示电子系统的操作的时序图。
图11是依据本发明的第五实施方式的具有分时总线的电子系统的简要示意图。
图12是依据本发明的一个实施方式的共用电子系统的分时总线的方法的流程图。
图13是依据本发明的另一实施方式的共用电子系统的分时总线的方法的流程图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括」为一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此包括任何直接及间接的电连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电连接于第二装置，或透过其他装置或连接手段间接地电连接至第二装置。
请参阅图2，图2是操作模式与存储器内控制信号之间的关系的示意图。如图2所示，操作模式分为3种情况：情况1-情况3。
在情况1中，芯片选择信号CS_L为高并且其他控制信号，例如RAS_L、CAS_L与WE_L没有被考虑。在这种情况(情况1)下，芯片选择信号CS_L去能命令译码器120并且所有命令被遮蔽。此时，地址总线ADD_BUS与数据总线DTA_BUS没有被利用。
在情况2中，数据输入/输出遮蔽信号LDQM与UDQM为高并且其他控制信号没有被考虑。在这种情况(情况2)下，数据输入/输出遮蔽信号LDQM与UDQM遮蔽输入数据。因此，地址总线ADD_BUS与数据总线DTA_BUS空闲。
在情况3中，时钟信号CLK(或者时钟使能信号CKE)取样低，并且其他控制信号没有被考虑。在这种情况(情况3)下，整个存储器没有工作。因此，此时地址总线ADD_BUS与数据总线DTA_BUS空闲。由于总线ADD_BUS与数据总线DTA_BUS在这些周期内空闲，因此其他电子装置可在这些时间内共用上述总线。
请参阅图3，图3是依据本发明的第一实施方式的具有分时总线的电子系统300的简要示意图。需注意的是，本实施方式的总线以分时的方式被共用仅为举例说明，而并不为本发明的限制。电子系统300包含控制器310、存储单元320、第一电子单元330、第二电子单元340以及分时总线350。控制器310接收命令以产生一组使能信号与一组操作信号。存储单元320具有第一输入端322，耦接至控制器310的第一输出端314，以接收该组使能信号中的第一使能信号EN1_L。在本实施方式中，该组使能信号中的第一使能信号EN1_L是上述芯片选择信号CS_L。第一电子单元330具有第二输入端332，耦接至控制器310的第二输出端316，以接收该组使能信号中的第二使能信号EN2_L。第二电子单元340具有第三输入端342，耦接至控制器310的第三输出端318，以接收该组使能信号中的第三使能信号EN3_L。
请继续参考图3，分时总线350包含地址总线ADD_BUS与数据总线DTA_BUS。地址总线ADD_BUS耦接于控制器310与存储单元320的输入端RA之间，耦接于控制器310与第一电子单元330的输入端RA11之间，以及耦接于控制器310与第二电子单元340的输入端RA22之间。数据总线DTA_BUS耦接于控制器310与存储单元320的输入端DQ之间，耦接于控制器310与第一电子单元330的输入端DQ11之间，以及耦接于控制器310与第二电子单元340的输入端DQ22之间。
当控制器310传输使能信号至存储单元320但并不传输使能信号至第一电子单元330与第二电子单元340时，分时总线350提供该组操作信号至存储单元320，使能存储单元320并且去能第一电子单元330与第二电子单元340。当控制器310传输使能信号至第一电子单元330但并不传输使能信号至存储单元320与第二电子单元340时，分时总线350提供该组操作信号至第一电子单元330。相似地，当控制器310传输使能信号至第二电子单元340但并不传输使能信号至存储单元320与第一电子单元330时，分时总线350提供该组操作信号至第二电子单元340。
存储单元320是DRAM，举例来说，存储单元320是图1所示的存储单元100。第一电子单元330与第二电子单元340可为闪存(flash)、高技术配置(advanced technology attachment，ATA)、通用输入输出(General Purpose InputOutput，GPIO)装置、或者其他装置。在本实施方式中，电子系统300为专用集成电路(application specific integrated circuit，ASIC)。
需注意的是，电子系统300并不限制于仅针对第一电子单元330、第二电子单元340与存储单元320来共用分时总线350，分时总线350可提供至任意数量的电子单元，然而，在任意确定的时间内，仅仅一个电子单元在分时总线的接收端由使能信号来使能。由于使能信号实质上优选为布尔形态(Boolean)，每一使能信号可为单一比特。此外，存储单元320并非仅仅限制为DRAM，而可为其他类型的存储器。
图4为图3所示的电子系统300的操作时序图。请一同参考图4与图3。如图4所示，起始时，第一使能信号EN1_L(或者芯片选择信号CS_L)为高，其将去能存储单元320。此时，第二使能信号EN2_L设置为低，其指示分时总线350将提供一组操作信号(DQ11与RA11)至第一电子单元330。此后，第一使能信号EN1_L设置为低，其将使能存储单元320。此时，存储单元320正常工作并且第二使能信号EN2_L与第三使能信号EN3_L设置为高。最终，第一使能信号EN1_L又设置为高。此时，第三使能信号EN3_L设置为低，其指示分时总线350将提供一组操作信号(DQ22与RA22)至第二电子单元340。分时总线350是透过第一使能信号EN1_L、第二使能信号EN2_L与第三使能信号EN3_L的设置来控制。因此，电子系统300能够达成共用分时总线的目的。
请参见图5，图5是依据本发明的第二实施方式的具有分时总线的电子系统500的简要示意图。电子系统500包含控制器510、存储单元520、第一电子单元530、第二电子单元540以及分时总线550。电子系统500的连接方式与图3所示的电子系统300的连接方式相同，在此不再赘述。下文将详述本发明第二实施方式与第一实施方式的不同。依据本发明第二实施方式，该组使能信号的第一使能信号EN1_L是上述数据输入/输出遮蔽信号LDQM与UDQM，其用来在写入模式下遮蔽输入数据。
请继续参考图5，分时总线550包含地址总线ADD_BUS与数据总线DTA_BUS。当第一电子单元530与第二电子单元540被去能时，分时总线550提供一组操作信号至存储单元520；当存储单元520与第二电子单元540被去能时，分时总线550提供一组操作信号至第一电子单元530；当第一电子单元530与存储单元520被去能时，分时总线550提供一组操作信号至第二电子单元540。
请一同参考图5与图6。图6为图5所示电子系统500的操作的时序图。如图6所示，起始时，第一使能信号EN1_L(或者数据输入/输出遮蔽信号LDQM与UDQM)为高，其将遮蔽存储单元520的输入数据。此时，第二使能信号EN2_L设置为低，其指示分时总线550将提供一组操作信号(DQ11与RA11)至第一电子单元530。此后，第一使能信号EN1_L设置为低，其将使能存储单元520的数据输入。此时，存储单元520正常工作并且第二使能信号EN2_L与第三使能信号EN3_L设置为高。最终，第一使能信号EN1_L又设置为高。此时，第三使能信号EN3_L设置为低，其指示分时总线550将提供一组操作信号(DQ22与RA22)至第二电子单元540。分时总线550是透过第一使能信号EN1_L、第二使能信号EN2_L与第三使能信号EN3_L的设置来控制。因此，电子系统500能够达到共用分时总线的目的。
请参见图7，图7是依据本发明的第三实施方式的具有分时总线的电子系统700的简要示意图。电子系统700包含控制器710、存储单元720、第一电子单元730、第二电子单元740以及分时总线750。电子系统700的连接方式与图3所示的电子系统300的连接方式相同，在此不再赘述。下文将详述本发明第三实施方式与第一实施方式(第二实施方式)的不同。依据本发明第三实施方式，该组使能信号的第一使能信号EN1_L是上述时钟使能信号CKE，其用以启动(高电平)与停用(低电平)时钟信号CLK。
请一同参考图7与图8。图8为图7所示的电子系统700的操作的时序图。如图8所示，起始时，第一使能信号EN1_L(或者时钟使能信号CKE)为低，其将停用存储单元720的时钟信号CLK。此时，第二使能信号EN2_L设置为低，其指示分时总线750将提供一组操作信号(DQ11与RA11)至第一电子单元730。此后，第一使能信号EN1_L设置为高，其将启动时钟信号CLK。此时，存储单元720正常工作并且第二使能信号EN2_L与第三使能信号EN3_L设置为高。最终，第一使能信号EN1_L又设置为低。此时，第三使能信号EN3_L设置为低，其指示分时总线750将提供一组操作信号(DQ22与RA22)至第二电子单元740。分时总线750是透过第一使能信号EN1_L、第二使能信号EN2_L与第三使能信号EN3_L的设置来控制。因此，电子系统700能够达到共用分时总线的目的。
请参见图9，图9是依据本发明的第四实施方式的具有分时总线的电子系统900的简要示意图。电子系统900包含控制器910、存储单元920、第一电子单元930、第二电子单元940以及分时总线950。电子系统900的连接方式与图3所示的电子系统300的连接方式相同，在此不再赘述。下文将详述本发明第四实施方式与第一实施方式(第二实施方式或第三实施方式)的不同。依据本发明第四实施方式，该组使能信号的第一使能信号EN1_L是上述时钟信号CLK。
请一同参考图9与图10。图10为图9所示的电子系统900的操作的时序图。如图10所示，起始时，第一使能信号EN1_L(或者时钟信号CLK)并不工作，其指示存储单元920并不工作。此时，第二使能信号EN2_L设置为低，其指示分时总线950将提供一组操作信号(DQ11与RA11)至第一电子单元930。此后，第一使能信号EN1_L(或者时钟信号CLK)开始工作。此时，存储单元920正常工作并且第二使能信号EN2_L与第三使能信号EN3_L设置为高。最终，第一使能信号EN1_L又停止工作。此时，第三使能信号EN3_L设置为低，其指示分时总线950将提供一组操作信号(DQ22与RA22)至第二电子单元940。分时总线950是透过第一使能信号EN1_L、第二使能信号EN2_L与第三使能信号EN3_L的设置来控制。因此，电子系统900能够达到共用分时总线的目的。
请参见图11，图11是依据本发明的第五实施方式的具有分时总线的电子系统1100的简要示意图。电子系统1100包含控制器1110、存储单元1120、第一电子单元1130、第二电子单元1140、分时总线1150以及选择器1170。电子系统1100的连接方式与图3所示的电子系统300的连接方式相似。下文将详述本发明第五实施方式与第一实施方式的不同。依据本实施方式，电子系统1100更包含选择器1170，其耦接于控制器1110与存储单元1120、第一电子单元1130以及第二电子单元1140之间。选择器1170具有用以接收使能信号EN0_L的输入端1172，用以输出第一使能信号EN1_L至存储单元1120的第一输出端1174，用以输出第二使能信号EN2_L至第一电子单元1130的第二输出端1176，以及用以输出第三使能信号EN3_L至第二电子单元1140的第三输出端1178。选择器1170是用来选择存储单元1120、第一电子单元1130与第二电子单元1140中的一个。分时总线1150是透过第一使能信号EN1_L、第二使能信号EN2_L与第三使能信号EN3_L的设置来控制。因此，电子系统1100能够达到共用分时总线的目的。
在一个实施方式中，选择器1170可为复用器(multiplexer)。需注意的是，选择器1170为可选装置。该实施方式仅为本发明的举例说明，而并不为本发明的限制。
请参阅图12，图12是依据本发明的一个实施方式的共用电子系统的分时总线的方法的流程图。流程1200包含以下步骤：
步骤1202：程序开始。
步骤1204：接收命令，以产生一组使能信号与一组操作信号。
步骤1206：依据第一使能信号EN1_L控制存储单元。
步骤1208：当第一电子单元与第二电子单元都被去能时，提供分时总线以传输该组操作信号至存储单元。
步骤1210：依据第二使能信号EN2_L控制第一电子单元。
步骤1212：当存储单元与第二电子单元都被去能时，提供分时总线以传输该组操作信号至第一电子单元。
步骤1214：依据第三使能信号EN3_L控制第二电子单元。
步骤1216：当存储单元与第一电子单元都被去能时，提供分时总线以传输该组操作信号至第二电子单元。
请一同参阅图3与图12，在步骤1204中，由控制器310接收并译码命令，以产生一组使能信号与一组操作信号。如果存储单元320由第一使能信号EN1_L使能，则提供分时总线350以传输该组操作信号至存储单元320(步骤1206-1208)。此时，第一电子单元330与第二电子单元340都被去能(第二使能信号EN2_L与第三使能信号EN3_L都设置为高)。以此类推，如果第一电子单元330由第一使能信号EN2_L使能，提供分时总线350以传输该组操作信号至第一电子单元330(步骤1210-1212)。此时，存储单元320与第二电子单元340都被去能。相似地，当存储单元320与第一电子单元330都被去能时，分时总线350由第三使能信号EN3_L控制，以传输该组操作信号至第二电子单元340(步骤1214-1216)。
请参考图13，图13是依据本发明的另一实施方式的共用电子系统的分时总线的方法的流程图。流程1300包含以下步骤：
步骤1202：程序开始。
步骤1204：接收命令，以产生一组使能信号与一组操作信号。
步骤1320：选择存储单元、第一电子单元或第二电子单元。
步骤1206：依据第一使能信号EN1_L控制存储单元。
步骤1208：当第一电子单元与第二电子单元都被去能时，提供分时总线以传输该组操作信号至存储单元。
步骤1210：依据第二使能信号EN2_L控制第一电子单元。
步骤1212：当存储单元与第二电子单元都被去能时，提供分时总线以传输该组操作信号至第一电子单元。
步骤1214：依据第三使能信号EN3_L控制第二电子单元。
步骤1216：当存储单元与第一电子单元都被去能时，提供分时总线以传输该组操作信号至第二电子单元。
流程1300与图12所示的流程1200相近似。其不同之处为流程1300更包含步骤1320。请参考图11，如果电子系统1100包含多个电子单元，选择器1170可选择其中之一来传输该组操作信号。
该实施方式仅作为本发明举例说明之用，而并不为本发明的限制。该电子系统并不限制于仅针对第一电子单元与第二电子单元来共用分时总线，分时总线可提供至任意数量的电子单元。第一电子单元与第二电子单元并不仅限制为闪存、高技术配置、通用输入输出装置，而可为其他装置。此外，存储单元并非仅仅限制为DRAM，其可为其他类型的存储器。选择器并不仅限制为复用器，也可采用其他组件。需注意的是，选择器为可选装置，而并非必须而并不为本发明的限制。
简而言之，本发明提供一种具有分时总线的电子系统与共用电子系统的总线的方法。通过利用一组控制信号以控制存储单元与多个电子单元，分时总线(包含地址总线与数据总线)可提供来在不同的时间传输一组操作信号至不同的装置。该方式的优点为由于一些电子单元可共用相同的总线(相同的引脚)，芯片的面积减少。因此，成本降低，使得电子系统的制造更加经济。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (19)

1.一种具有分时总线的电子系统，该电子系统包含：
控制器，用以接收命令以产生一组使能信号与一组操作信号；
存储单元，其输入端耦接至该控制器，用以接收该组使能信号中的第一使能信号；
第一电子单元，其输入端耦接至该控制器，用以接收该组使能信号中的第二使能信号；
分时总线，耦接于该控制器与该存储单元之间，并耦接于该控制器与该第一电子单元之间；
其中当该第一电子单元被去能时，该分时总线提供该组操作信号至该存储单元；
其中当该存储单元被去能时，该分时总线提供该组操作信号至该第一电子单元。
2.如权利要求1所述的具有分时总线的电子系统，其特征在于，该存储单元是动态随机存取存储器。
3.如权利要求1所述的具有分时总线的电子系统，其特征在于，该组使能信号包含时钟信号、时钟使能信号、芯片选择信号或者数据遮蔽信号。
4.如权利要求1所述的具有分时总线的电子系统，其特征在于，该分时总线包含数据总线。
5.如权利要求1所述的具有分时总线的电子系统，其特征在于，该分时总线包含地址总线。
6.如权利要求1所述的具有分时总线的电子系统，其特征在于，该第一电子单元包含闪存、高技术配置或通用输入输出装置。
7.如权利要求1所述的具有分时总线的电子系统，其特征在于，更包含：
第二电子单元，其输入端耦接至该控制器，用以接收该组使能信号中的第三使能信号；
其中该分时总线耦接于该控制器与该第二电子单元之间；
其中当该第一电子单元与该第二电子单元皆被去能时，该分时总线提供该组操作信号至该存储单元；
其中当该存储单元与该第二电子单元都被去能时，该分时总线提供该组操作信号至该第一电子单元；
其中当该存储单元与该第一电子单元都被去能时，该分时总线提供该组操作信号至该第二电子单元。
8.如权利要求7所述的具有分时总线的电子系统，其特征在于，更包含：
选择器，具有耦接至该控制器的输入端以及耦接至该第一电子单元与该第二电子单元的一组输出端，该选择器用来选择该第一电子单元或者该第二电子单元。
9.如权利要求1所述的具有分时总线的电子系统，其特征在于，该电子系统包含专用集成电路。
10.一种共用电子系统的总线的方法，包含：
接收命令以产生一组使能信号与一组操作信号；
依据该组使能信号中的第一使能信号来控制存储单元；
依据该组使能信号中的第二使能信号来控制第一电子单元；
当该存储单元被去能时，提供该总线以传输该组操作信号至该第一电子单元。
11.如权利要求10所述的共用电子系统的总线的方法，其特征在于，更包含：
当该第一电子单元被去能时，提供该总线以传输该组操作信号至该存储单元。
12.如权利要求10所述的共用电子系统的总线的方法，其特征在于，该存储单元是动态随机存取存储器。
13.如权利要求12所述的共用电子系统的总线的方法，其特征在于，该组使能信号包含时钟信号、时钟使能信号、芯片选择信号或者数据遮蔽信号。
14.如权利要求10所述的共用电子系统的总线的方法，其特征在于，当该存储单元被去能时，提供该总线以传输该组操作信号至该第一电子单元的步骤包含：当该存储单元被去能时，将该总线的数据总线提供给该第一电子单元。
15.如权利要求10所述的共用电子系统的总线的方法，其特征在于，当该存储单元被去能时，提供该总线以传输该组操作信号至该第一电子单元的步骤包含：当该存储单元被去能时，将该总线的地址总线提供给该第一电子单元。
16.如权利要求10所述的共用电子系统的总线的方法，其特征在于，该第一电子单元包含闪存、高技术配置、或通用输入输出装置。
17.如权利要求10所述的共用电子系统的总线的方法，其特征在于，更包含：
依据该组使能信号的设置控制第二电子单元；
当该第一电子单元与该第二电子单元都被去能时，提供该总线以传输该组操作信号至该存储单元；
当该存储单元与该第二电子单元都被去能时，提供该总线以传输该组操作信号至该第一电子单元；
当该存储单元与该第一电子单元都被去能时，提供该总线以传输该组操作信号至该第二电子单元。
18.如权利要求17所述的共用电子系统的总线的方法，其特征在于，更包含：
选择该第一电子单元或者该第二电子单元。
19.如权利要求10所述的共用电子系统的总线的方法，其特征在于，该电子系统包含专用集成电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111650991A (zh) * 2019-03-04 2020-09-11 美光科技公司 用于以时钟发射操作模式的设备和方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10521387B2 (en) 2014-02-07 2019-12-31 Toshiba Memory Corporation NAND switch
TWI657662B (zh) 2018-07-19 2019-04-21 新唐科技股份有限公司 信號介面系統及其資料傳送方法
CN115906722A (zh) * 2021-08-16 2023-04-04 富联精密电子(天津)有限公司 用于提高可编程器件引脚复用率的服务器系统及方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1097496A (ja) * 1996-09-20 1998-04-14 Sanyo Electric Co Ltd バス制御方法およびその方法を用いた装置
US6044412A (en) * 1997-10-21 2000-03-28 Vlsi Technology, Inc. Integrated circuit pin sharing method and apparatus for diverse memory devices by multiplexing subsets of pins in accordance with operation modes
JP2000040061A (ja) * 1998-05-20 2000-02-08 Oki Data Corp バス使用権調停システム
JP2002041452A (ja) * 2000-07-27 2002-02-08 Hitachi Ltd マイクロプロセッサ、半導体モジュール及びデータ処理システム
US6925514B1 (en) * 2001-03-30 2005-08-02 Agere Systems Inc. Multi-protocol bus system and method of operation thereof
US6886066B2 (en) * 2001-10-11 2005-04-26 International Business Machines Corporation Method and apparatus for sharing signal pins on an interface between a system controller and peripheral integrated circuits
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US7000056B2 (en) * 2003-03-28 2006-02-14 Intel Corporation Method and apparatus for detecting low pin count and serial peripheral interfaces
US20050262376A1 (en) * 2004-05-21 2005-11-24 Mcbain Richard A Method and apparatus for bussed communications
KR100772389B1 (ko) * 2006-01-12 2007-11-01 삼성전자주식회사 메모리 인식 장치
CN101499046A (zh) * 2008-01-30 2009-08-05 鸿富锦精密工业（深圳）有限公司 Spi设备通信电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111650991A (zh) * 2019-03-04 2020-09-11 美光科技公司 用于以时钟发射操作模式的设备和方法
CN111650991B (zh) * 2019-03-04 2024-04-09 美光科技公司 用于以时钟发射操作模式的设备和方法

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