KR20170039451A - 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템 - Google Patents

메모리 모듈 및 이를 포함하는 반도체 메모리 시스템 Download PDF

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KR20170039451A
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두수연
오태영
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Abstract

본 발명에 따른 메모리 모듈은, 복수의 제 1 반도체 메모리 장치들을 포함하는 제 1 메모리 그룹 및 복수의 제 2 반도체 메모리 장치들을 포함하는 제 2 메모리 그룹을 포함하고, 상기 제 1 메모리 그룹의 상기 제 1 반도체 메모리 장치들과 상기 제 2 메모리 그룹의 상기 제 2 반도체 메모리 장치들은 커맨드/어드레스 버스를 공유하고, 상기 제 1 메모리 그룹의 제 1 반도체 메모리 장치와 상기 제 2 메모리 그룹의 제 2 반도체 메모리 장치는 상기 커맨드/어드레스 버스로부터 수신한 커맨드 신호에 응답하여, 서로 다른 동작을 수행하는 것을 특징으로 한다.

Description

메모리 모듈 및 이를 포함하는 반도체 메모리 시스템{Memory module and Semiconductor memory system including same}
본 발명은 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템에 관한 것으로, 자세하게는 커맨드/어드레스 버퍼의 효율성을 높이기 위한 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 증가하고 있다. 메모리 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
메모리 컨트롤러는 각종 커맨드 및 어드레스를 메모리 장치로 제공하여 메모리 동작을 포함한 각종 동작들을 제어한다. 점점 고속으로 동작하는 반도체 메모리 장치에 대한 수요가 증가함에 따라, 반도체 메모리 장치간에 공유되는 커맨드/어드레스 버스의 효율성을 높이기 위한 방안이 요구된다.
본 발명의 일 목적은, 반도체 메모리 장치들이 공유하는 커맨드/어드레스 버스를 효율적으로 이용하여, 고속 동작을 하는 반도체 메모리 장치를 제공하는 데에 있다.
본 발명에 따른 메모리 모듈은, 복수의 제 1 반도체 메모리 장치들을 포함하는 제 1 메모리 그룹 및 복수의 제 2 반도체 메모리 장치들을 포함하는 제 2 메모리 그룹을 포함하고, 상기 제 1 메모리 그룹의 상기 제 1 반도체 메모리 장치들과 상기 제 2 메모리 그룹의 상기 제 2 반도체 메모리 장치들은 커맨드/어드레스 버스를 공유하고, 상기 제 1 메모리 그룹의 제 1 반도체 메모리 장치와 상기 제 2 메모리 그룹의 제 2 반도체 메모리 장치는 상기 커맨드/어드레스 버스로부터 수신한 커맨드 신호에 응답하여, 서로 다른 동작을 수행하는 것을 특징으로 한다.
또한, 상기 제 1 메모리 그룹 및 상기 제 2 메모리 그룹은 메모리 랭크(Rank) 단위인 것을 특징으로 한다.
또한, 상기 제 1 메모리 그룹의 상기 제 1반도체 메모리 장치는 제 1 상태이고, 상기 제 2 메모리 그룹의 상기 제 2 반도체 메모리 장치는 제 2 상태이며, 상기 제 1 반도체 메모리 장치는 상기 커맨드 신호에 응답하여 제 1 동작을 수행하고, 상기 제 2 반도체 메모리 장치는 상기 커맨드 신호에 응답하여 제 2 동작을 수행하는 것을 특징으로 한다.
또한, 상기 제 2 반도체 메모리 장치는 온 다이 터미네이션부(On die termination Unit)를 포함하며, 상기 커맨드 신호는 라이트 신호 또는 리드 신호이고, 상기 제 1 동작은, 상기 제1 반도체 메모리 장치에 데이터를 라이트하는 동작 또는 리드하는 동작이고, 상기 제 2 동작은, 상기 제 2 반도체 메모리 장치의 상기 온 다이 터미네이션부를 켜는 동작인 것을 특징으로 한다.
또한, 상기 제 1 반도체 메모리 장치 및 상기 제 2 반도체 메모리 장치는 각각 데이터 입출력부를 포함하고, 상기 데이터 입출력부를 셀프 테스트하는 때에, 상기 커맨드 신호는 리드 신호이고, 상기 제 1 동작은 상기 제 1 반도체 메모리 장치에 라이트된 테스트 데이터를 리드하는 동작이고, 상기 제 2 동작은 상기 제 1 동작을 통하여 리드된 상기 테스트 데이터를 상기 제 2 반도체 메모리 장치에 라이트하는 동작인 것을 특징으로 한다.
또한, 상기 제 1 반도체 메모리 장치는 내부 온도를 센싱하여, 내부온도정보를 생성하는 온도 센서를 포함하고, 상기 제 1 반도체 메모리 장치와 상기 제 2 반도체 메모리 장치의 성능을 설정하는 때에, 상기 커맨드 신호는 상기 내부온도정보에 대한 전송 신호이며, 상기 제 1 동작은 상기 제 1 반도체 메모리 장치가 상기 내부온도정보를 상기 제 2 반도체 메모리 장치에 전송하는 동작이고, 상기 제 2 동작은 상기 제 2 반도체 메모리 장치가 상기 내부온도정보를 수신하는 동작인 것을 특징으로 한다.
또한, 상기 제 2 반도체 메모리 장치는 상기 커맨드/어드레스 버스로부터 제 2 상태변경신호를 수신한 때에, 상기 제 2 반도체 메모리 장치는, 상기 제 2 상태변경신호에 응답하여, 제 3 상태가 되는 것을 특징으로 한다.
또한, 상기 커맨드 신호에 응답하여, 상기 제 2 반도체 메모리 장치는 제 3 동작을 수행하는 것을 특징으로 한다.
또한, 상기 커맨드 신호는 라이트 신호이고, 상기 제 1 동작은 상기 제 1 반도체 메모리 장치에 데이터를 라이트하는 동작이고, 상기 제 3 동작은 상기 제 2 반도체 메모리 장치에 대하여, 데이터 트레이닝 동작을 수행하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 시스템은, 커맨드/어드레스 버스를 공유하는 복수의 반도체 메모리 장치들을 포함하는 메모리 모듈; 및 상기 반도체 메모리 장치들에 상기 커맨드/어드레스 버스를 통해 커맨드 신호를 제공하여, 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 복수의 반도체 메모리 장치들 중 각각의 반도체 메모리 장치는 상기 커맨드 신호를 상기 반도체 메모리 장치의 상태를 기반으로 디코딩하는 상태기반 디코더를 포함하는 것을 특징으로 한다.
본 발명에 따른 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템에 따르면, 동일한 커맨드 신호를 통하여, 반도체 메모리 장치간에 상이한 동작을 수행하도록하여 공유하는 커맨드/어드레스 버스의 효율성을 개선할 수 있는 효과가 있다.
도 1은 본 발명의 예시적 실시예에 따른 메모리 모듈을 개략적으로 나타내는 도면이다
도 2는 본 발명의 예시적 실시예에 따라 메모리 모듈을 장착한 반도체 메모리 시스템을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 예시적 실시예에 따라 메모리 컨트롤러와 메모리 모듈간의 관계를 나타내는 반도체 메모리 시스템을 나타내는 도면이다.
도 4는 본 발명의 예시적 실시예에 따른 상태기반 디코더를 나타내는 블록도이다.
도 5 는 본 발명의 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다.
도 6은 도 5의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7 은 본 발명의 또 다른 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다.
도 8은 도 7의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9 는 본 발명의 또 다른 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다.
도 10은 도 9의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 11 은 본 발명의 또 다른 예시적 실시예에 따른 상태기반 디코더를 나타내는 블록도이다.
도 12 는 본 발명의 또 다른 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다.
도 13은 도 12의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 예시적 실시예에 따른 메모리 컨트롤러 및 메모리 모듈을 포함하는 데이터 처리 시스템을 나타내는 도면이다.
도 15는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 예시적 실시예에 따른 메모리 모듈을 개략적으로 나타내는 도면이다. 도 1에 도시된 바와 같이, 메모리 모듈(1000)은 제1 메모리 그룹(1100), 제2 메모리 그룹(1200) 및 기판(1400)을 포함할 수 있다. 일 실시예로, 제 1 메모리 그룹(1100) 및 제 2 메모리 그룹(1200)은 각각 메모리 랭크일 수 있다. 도 1에서 메모리 모듈(1000)이 2개의 메모리 그룹(1100 및 1200)을 포함하는 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않고, 3개 이상의 메모리 그룹을 포함하는 메모리 모듈에도 적용될 수 있다.
일반적으로, 반도체 메모리 장치는 명령 신호, 어드레스 신호 및 데이터 신호를 수신할 수 있다. 메모리 그룹은 복수개의 반도체 메모리 장치를 포함하는 것으로서, 하나의 그룹에 포함된 반도체 메모리 장치들은 어드레스 신호 및 커맨드 신호를 공유할 수 있고, 각각의 반도체 메모리 장치의 데이터 신호는 병렬적으로 동시에 출력될 수 있다. 또한, 일 실시예로 각각의 반도체 메모리 장치는 커맨드/어드레스 버스(Command/Address Bus) 및 데이터 버스(Data BUS)를 공유할 수 있다.
예컨대, 도 1에 도시된 바와 같이, 제1 및 제2 메모리 그룹(1100 및 1200)은 각각 8개의 반도체 메모리 장치들(1101 내지 1108, 1201 내지 1208)을 포함할 수 있다. 제1 메모리 그룹(1100)에 포함된 8개의 반도체 메모리 장치(1101 내지 1108)는 어드레스 신호 및 커맨드 신호를 공유할 수 있고, 각 반도체 메모리 장치의 데이터 신호는 병렬적으로 메모리 모듈(1000)의 외부로 출력되거나 외부로부터 입력될 수 있다.
본 발명의 예시적 실시예에 따라, 제 1 메모리 그룹(1100)과 제 2 메모리 그룹(1200)는 공유하는 커맨드/어드레스 버스를 통해서 커맨드 신호를 수신할 수 있다. 제 1 메모리 그룹(1100)과 제 2 메모리 그룹(1200)은 커맨드 신호에 응답하여, 서로 다른 동작을 수행할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
본 발명의 예시적 실시예에 따라, 제1 및 제2 메모리 그룹(1100 및 1200)이 포함하는 반도체 메모리 장치들(1101 내지 1008, 1201 내지 1208)은 DRAM(dynamic random access memory)으로 구성될 수 있다. 도 1은 하나의 메모리 그룹이 8개의 반도체 메모리 장치들을 포함하는 것으로 도시되었으나, 메모리 그룹이 포함할 수 있는 반도체 메모리 장치의 개수는 8보다 작거나 클 수 있다. 메모리 모듈(1000)이 동시에 입출력하는 데이터 신호의 폭은 하나의 랭크에서 입출력되는 데이터의 폭과 같을 수 있다.
메모리 모듈(1000)은 RDIMM(registered dual in-line memory module)일 수 있다. 메모리 버퍼 또는 RCD는 메모리 모듈이 포함하는 반도체 메모리 장치들 및 메모리 컨트롤러 사이에 위치할 수 있고, 메모리 컨트롤러의 메모리 모듈에 대한 로드를 줄임으로써, 메모리 컨트롤러가 복수의 메모리 모듈을 제어하도록 할 수 있다.
제1 메모리 그룹(1100)에 포함되는 반도체 메모리 장치들(1101 내지 1108) 및 제2 메모리 그룹(1200)에 포함되는 반도체 메모리 장치들(1201 내지 1208)은 기판(1400)에 부착될 수 있다. 기판(1400)은 전기 도선을 포함할 수 있고, 기판(1400)에 부착된 메모리 모듈(1000)의 구성요소들을 서로 전기적으로 연결할 수 있다. 또한, 도 1에 도시되지 않았지만, 기판(1400)은 메모리 모듈(1000)이 외부 기기(예를 들면, 메모리 시스템)와 송수신하는 신호가 통과하는 단자들을 포함할 수 있다.
도 2는 본 발명의 예시적 실시예에 따라 메모리 모듈을 장착한 반도체 메모리 시스템을 개략적으로 나타내는 도면이다. 도 2에 도시된 바와 같이, 반도체 메모리 시스템(2000)은 소켓(2100), 메모리 컨트롤러(2200), 처리부(2300) 및 기판(2400)을 포함할 수 있다. 소켓(2100), 메모리 컨트롤러(2200) 및 처리부(2300)는 기판(2400) 상에 부착될 수 있고, 기판(2400)이 포함하는 전기 도선을 통해서 서로 전기적으로 연결될 수 있다. 또한, 도 2는 반도체 메모리 시스템(2000)에 메모리 모듈(1000)이 장착된 실시예를 도시하고 있으나, 메모리 모듈(1000)은 반도체 메모리 시스템(2000)으로부터 분리될 수 있다. 본 발명의 예시적 실시예에 따라, 반도체 메모리 시스템(2000)은 메모리 모듈(1000)이 장착될 수 있는 메인 보드 또는 컴퓨팅 시스템 등이 될 수 있으며, 메모리 모듈은 반도체 메모리 시스템(2000)에서 데이터 메모리로서 기능할 수 있다.
도 2에 도시된 바와 같이, 소켓(2100)은 기판(2400) 상에 부착될 수 있다. 메모리 모듈(1000)은 소켓(2100)에 의해서 반도체 메모리 시스템(2000)에 장착될 수 있고, 소켓(2100)을 통해서 반도체 메모리 시스템(2000)의 다른 구성요소들과 전기적으로 연결될 수 있다. 예컨대, 메모리 모듈(1000)은 소켓(2100) 및 기판(2400)을 통해서 메모리 컨트롤러(2200)와 전기적으로 연결될 수 있다. 도 2에 도시된 바와 달리, 반도체 메모리 시스템(2000)은 3개 이상의 소켓(2100)을 포함할 수 있고, 이에 따라 3개 이상의 메모리 모듈(1000)이 반도체 메모리 시스템(2000)에 장착될 수 있다.
본 발명의 예시적 실시예에 따라, 메모리 컨트롤러(2200)는 반도체 메모리 시스템(2000)에 장착된 메모리 모듈(1000)을 제어하기 위한 커맨드 신호를 출력할 수 있고, 메모리 모듈(1000)로부터 데이터를 수신할 수 있다. 처리부(2300)는 메모리 모듈(1000)에 데이터를 기록하거나 독출하기 위하여 메모리 컨트롤러(2200)를 제어할 수 있다. 예컨대, 처리부(2300)는 메모리 모듈(1000)에 기록할 데이터를 메모리 컨트롤러(2200)로 전송할 수 있고, 메모리 컨트롤러(2200)는 처리부(2300)로부터 수신한 데이터를 메모리 모듈(1000)에 기록하기 위하여 메모리 모듈(1000)에 적절한 커맨드 신호를 출력할 수 있다.
본 발명의 예시적 실시예에 따라, 메모리 컨트롤러(2200)는 메모리 모듈(1000)을 제어하기 위한 커맨드 신호를 출력할 수 있다. 또한, 메모리 컨트롤러(2200)는 메모리 모듈(1000)에 포함된 반도체 메모리 장치의 상태에 기초하여 칩 선택신호를 제공할 수 있다. 제 1 메모리 모듈의 반도체 메모리 장치들과 제 2 메모리 모듈의 반도체 장치들은 서로 다른 상태일 수 있으며, 제 1 메모리 모듈의 반도체 메모리 장치들 및 제 2 메모리 모듈의 반도체 메모리 장치들은 상기 동일한 커맨드 신호에 응답하여, 서로 다른 동작을 수행할 수 있다. 이에 대한 구체적인 서술은 후술한다.
도 3은 본 발명의 예시적 실시예에 따라 메모리 컨트롤러와 메모리 모듈간의 관계를 나타내는 반도체 메모리 시스템을 나타내는 도면이다. 도 3에 도시된 바와 같이, 반도체 메모리 시스템(2000)은 메모리 모듈(1000) 및 메모리 컨트롤러(2200)를 포함한다. 메모리 모듈(1000)은 복수의 메모리 장치들을 포함하는 제 1 메모리 그룹(Group_0) 및 제 2 메모리 그룹(Group_1)을 포함한다. 메모리 컨트롤러(2200)는 각각의 메모리 그룹(Group_0, Group_1)을 제어하기 위하여, 다양한 제어신호를 제공할 수 있다. 메모리 컨트롤러(2200)는 각각의 메모리 그룹(Group_0, Group_1)에 커맨드/어드레스 신호, 복수의 칩선택 신호(CS_A, CS_B), 데이터 신호를 제공할 수 있다.
본 발명의 예시적 실시예에 따라, 제 1 메모리 그룹(Group_0)의 반도체 메모리 장치들과 제 2 메모리 그룹(Group_1)의 반도체 메모리 장치들은 커맨드/어드레스 버스(CA) 및 데이터 버스(DQ) 중 적어도 어느 하나를 공유할 수 있다. 이에 따라, 메모리 컨트롤러(2200)는 동일한 커맨드 신호를 제 1 메모리 그룹(Group_0) 및 제 2 메모리 그룹(Group_1)에 제공할 수 있다.
본 발명의 예시적 실시예에 따라, 메모리 그룹(Group_0, Group_1)에 포함된 반도체 메모리 장치들은 상태에 따라 커맨드 신호에 응답하여, 각기 다른 동작을 수행할 수 있다. 예컨대, 제 1 메모리 그룹(Group_0)에 포함된 반도체 메모리 장치들은 제 1 상태일 수 있으며, 제 2 메모리 그룹(Group_1)에 포함된 반도체 메모리 장치들은 제 2 상태일 수 있다. 일 실시예로, 반도체 메모리 장치의 상태는 라이트 동작 또는 리드 동작 등의 제어 대상이 되는 반도체 메모리 장치의 상태를 나타내는 타겟 상태(Target State), 라이트 동작 또는 리드 동작의 제어 대상이 되지 않는 반도체 메모리 장치의 상태를 나타내는 논 타겟 상태(Non-Target State)에 해당될 수 있다. 다만, 이는 예시적 실시예에 불과하여, 이에 국한되지 않으며 다양한 상태에 해당될 수 있다.
제 1 메모리 그룹(Group_0)에 포함된 반도체 메모리 장치들은 커맨드 신호에 응답하여, 제 1 동작을 수행할 수 있으며, 제 2 메모리 그룹(Group_1)에 포함된 반도체 메모리 장치들은 커맨드 신호에 응답하여, 제 2 동작을 수행할 수 있다. 또한, 반도체 메모리 장치들은 메모리 컨트롤러(2200)로부터 수신된 상태변경 신호에 따라 상태가 변경될 수 있다. 또한, 하나의 메모리 그룹이 포함하는 반도체 메모리 장치들은 동일한 상태를 가질 수 있다.
본 발명의 예시적 실시예에 따라, 메모리 그룹(Group_0, Group_1)은 상태기반 디코더(1150, 1250)를 포함한다. 설명의 편의상 메모리 그룹(Group_0, Group_1)에 직접 상태기반 디코더(1150, 1250)가 포함되는 것으로 도시하였으나, 메모리 그룹(Group_0, Group_1)에 포함된 복수의 반도체 메모리 장치에 상태기반 디코더(1150, 1160)가 포함될 수 있다. 상태기반 디코더(1150, 1160)는 메모리 그룹(Group_0, Group_1)의 복수의 반도체 메모리 장치가 공유하는 커맨드/어드레스 버스(CA)를 통하여 동일한 커맨드 신호를 수신하고, 상태기반 디코더(1150, 1160)는 동일한 커맨드 신호를 각각의 반도체 메모리 장치의 상태에 따라, 각기 다른 내부 커맨드 신호로 디코딩할 수 있다.
예를 들면, 제 1 메모리 그룹(Group_0)에 포함된 반도체 메모리 장치가 제 1 상태인 경우에는 상태기반 디코더(1150)는 제 1 내부 커맨드 신호로 디코딩하고, 제 1 내부 커맨드 신호에 기초하여, 제 1 메모리 그룹(Group_0)의 반도체 메모리 장치는 상기 제 1 동작을 수행할 수 있다. 또한, 제 2 메모리 그룹(Group_1)에 포함된 반도체 메모리 장치가 제 2 상태인 경우에는 상태기반 디코더(1250)는 제 2 내부 커맨드 신호로 디코딩하고, 제 2 내부 커맨드 신호에 기초하여, 제 2 메모리 그룹(Group_1)의 반도체 메모리 장치는 상기 제 2 동작을 수행할 수 있다.
본 발명의 예시적 실시예에 따른 반도체 메모리 시스템은 하나의 커맨드 신호를 통하여, 메모리 그룹 단위로 반도체 메모리 장치들의 서로 다른 동작을 제어할 수 있다. 따라서, 커맨드 신호의 전송 회수의 감소를 통하여, 커맨드/어드레스 버스의 효율성을 높이고, 고속으로 동작하는 반도체 메모리 시스템을 제공할 수 있는 효과가 있다.
도 4는 본 발명의 예시적 실시예에 따른 상태기반 디코더를 나타내는 블록도이다. 도 4에 도시된 바와 같이, 상태기반 디코더(1160A)는 제 1 상태 디코더(1162A), 제 2 상태 디코더(1164A) 및 상태판별부(1166A)를 포함한다. 상태판별부(1166A)는 반도체 메모리 장치의 상태를 판별하여, 반도체 메모리 장치의 상태에 기반하여 커맨드 신호(CMD)에 대한 디코딩 동작을 제어할 수 있다. 예시적 실시예에 따라, 반도체 메모리 장치의 상태가 제 1 상태인 때에, 상태판별부(1166A)는 제1　 상태 디코더(1162A)가 커맨드 신호(CMD)를 제 1 내부 커맨드 신호(CMD_1)로 디코딩할 수 있도록 제어할 수 있다. 또한, 반도체 메모리 장치의 상태가 제2 상태인 때에, 상태판별부(1166A)는 제2 상태 디코더(1164A)가 커맨드 신호(CMD)를 제 2 내부 커맨드 신호(CMD_2)로 디코딩할 수 있도록 제어할 수 있다. 예시적 실시예로, 상태판별부(1166A)는 반도체 메모리 장치의 상태에 따라, 제 1 상태 디코더(1162A)와 제 2 상태 디코더(1164A)의 온/오프를 제어함으로써, 상기 디코딩 동작을 제어할 수 있다.
본 발명의 일 실시예로, 제 1 상태는 라이트 동작 또는 리드 동작 등의 제어 대상이 되는 반도체 메모리 장치의 상태를 나타내는 타겟 상태(Target State), 제 2 상태는 라이트 동작 또는 리드 동작의 제어 대상이 되지 않는 반도체 메모리 장치의 상태를 나타내는 논 타겟 상태(Non-Target State)일 수 있다.
또한, 커맨드 신호(CMD)가 상태변경 신호인 때에, 반도체 메모리 장치의 상태가 다른 상태로 변경된 때에, 상태판별부(1166A)는 변경된 상태를 판별하여, 반도체 메모리 장치의 변경된 상태를 기반으로 이후 수신하는 커맨드 신호(CMD)에 대한 디코딩 동작을 제어할 수 있다.
본 발명의 예시적 실시예에 따라, 상태기반 디코더(1160A)는 반도체 메모리 장치의 상태에 기반하여 커맨드 신호(CMD)를 내부 커맨드 신호(CMD_1, CMD_2)로 디코딩할 수 있다. 커맨드 신호(CMD)를 제 1 내부 커맨드 신호(CMD_1)로 디코딩한 때에, 제 1 내부 커맨드 신호(CMD_1)에 응답하여, 반도체 메모리 장치는 제 1 동작을 수행할 수 있다. 커맨드 신호(CMD)를 제　 2 내부 커맨드 신호(CMD_2)로 디코딩한 때에, 제 2 내부 커맨드 신호(CMD_2)에 응답하여, 반도체 메모리 장치는 제 2 동작을 수행할 수 있다.
이와 같이, 본 발명의 예시적 실시예에 따른 반도체 메모리 장치는 상태기반 디코더(1160A)를 포함함으로써, 반도체 메모리 장치의 상태에 따른 내부 커맨드 신호로 커맨드 신호를 디코딩함으로써, 커맨드 신호의 전송 회수를 감소시킬 수 있다.
도 5 는 본 발명의 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다. 도 6은 도 5의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5에 도시된 바와 같이, 제 1 반도체 메모리 장치(3100A)는 도 1 의 제 1 메모리 그룹(1100)에 포함되고, 제 2 반도체 메모리 장치(3200A)는 도 1 의 제 2 메모리 그룹(1200)에 포함된다.
제 1 반도체 메모리 장치(3100A)는 커맨드 디코더(3110A), 로우/컬럼 디코더(3120A), 메모리 어레이(3130A), 데이터 입출력부(3140A), ODT 컨트롤러(3170A) 및 ODT부(3180A)를 포함한다. 커맨드 디코더(3110A)는 상태기반 디코더(3115A)를 포함한다. 제 2 반도체 메모리 장치(3200A)는 제 1 반도체 메모리 장치(3100A)와 동일한 구성을 포함한다. 또한, 제 1 반도체 메모리 장치(3100A)와 제 2 반도체 메모리 장치(3200A)는 커맨드/어드레스 버스 및 데이터 버스(DQ)를 공유하여, 커맨드 신호(CMD) 및 데이터 신호를 수신할 수 있다. 제 1 반도체 메모리 장치(3100A)를 선택하는 제 1 칩선택신호(CS_0)와 제 2 반도체 메모리 장치(3200A)를 선택하는 제 2 칩선택신호(CS_1)는 서로 다른 버스를 통하여 수신할 수 있다.
제 1 상태변경신호는 상태변경신호A 로 지칭될 수 있으며, 제 2 상태변경신호는 상태변경신호B 로 지칭될 수 있다. 이하에서는 상태변경신호A 와 상태변경신호B로 서술하도록 한다.
도 5 및 도 6을 참고하면, 제 1 반도체 메모리 장치(3100A)는 제 2 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 첫번째 상태변경신호A(SCA_1)와　 제 1 반도체 메모리 장치(3100A)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100A)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200A)는 제 1 상태이며, 공유된 커맨드/어드레스 버스를 통해 첫번째 상태변경신호A(SCA_1)를　 제 2 반도체 메모리 장치(3200A)를 활성화시키는 제 2 칩선택신호(CS_1)와 함께 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200A)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다.
제 1 반도체 메모리 장치(3100A)는 첫번째 라이트 신호(Write_1)와 제 1 반도체 메모리 장치(3100A)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100A)의 상태기반 디코더(3115A)는 제 1 반도체 메모리 장치(3100A)가 제 1 상태임을 판별하여, 첫번째 라이트 신호(Write_1)를 제 1 내부 커맨드 신호(CMD_1)로 디코딩할 수 있다. 제 1 내부 커맨드 신호(CMD_1)는 메모리 어레이(3130A)에 데이터의 라이트 동작을 수행을 제어하기 위한 라이트 신호일 수 있다. 따라서, 제 1 반도체 메모리 장치(3100A)는 첫번재 라이트 신호(Write_1)에 응답하여, 데이터 버스(DQ)로부터 데이터 입출력부(3140A)가 수신한 첫번째 데이터(Data_A)를 소정의 지연(Latency) 후에 메모리 어레이(3130A)에 라이트할 수 있다.
　제 2 반도체 메모리 장치(3200A)는 첫번째 라이트 신호(Write_1)와 제 2 반도체 메모리 장치(3200A)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200A)의 상태기반 디코더(3215A)는 제 2 반도체 메모리 장치(3200A)가 제 2 상태임을 판별하여, 첫번째 라이트 신호(Write_1)를 제 2 내부 커맨드 신호(CMD_2)로 디코딩할 수 있다. 제 2 내부 커맨드 신호(CMD_2)는 온 다이 터미네이션 저항이 포함된 ODT 부(3280A)를 온 시키기 위해 ODT 컨트롤러(3270A)에 제공되는ODT_ON 신호일 수 있다. ODT 컨트롤러(3270A)는 ODT_ON 신호에 응답하여, ODT 부(3280A)를 온 시킬 수 있다. 더 나아가, 제 2 반도체 메모리 장치(3200A)에 포함된 MRS(Mode Resigter Set)으로부터 소정의 코드를 수신하여, ODT부(3280A)의 저항값을 제어할 수 있다. 제 2　 반도체 메모리 장치(3200A)는 첫번째 라이트 신호(Write_1)에 응답하여, ODT부(3280A)를 온(ON) 시킬 수 있다.
이후, 제 1 반도체 메모리 장치(3100A)는 제 1 상태이며, 공유된 커맨드/어드레스 버스를 통해 두번째 상태변경신호A(SCA_2)와 제 1 반도체 메모리 장치(3100A)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100A)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200A)는 제 2 상태이며, 공유된 커맨드/어드레스 버스를 통해 두번째 상태변경신호A(SCA_2)와 제 2 반도체 메모리 장치(3200A)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200A)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다.
제 1 반도체 메모리 장치(3100A)는 두번째 라이트 신호(Write_2)와 제 1 반도체 메모리 장치(3100A)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100A)의 상태기반 디코더(3115A)는 제 1 반도체 메모리 장치(3100A)가 제 2 상태임을 판별하여, 두번째 라이트 신호(Write_2)를 제 2 내부 커맨드 신호(CMD_2)로 디코딩할 수 있다. 제 2 내부 커맨드 신호(CMD_2)는 온 다이 터미네이션 저항이 포함된 ODT 부(3180A)를 온 시키기 위해 ODT 컨트롤러(3170A)에 제공되는ODT_ON 신호일 수 있다. ODT 컨트롤러(3170A)는 ODT_ON 신호에 응답하여, ODT 부(3180A)를 온 시킬 수 있다. 더 나아가, 제 1 반도체 메모리 장치(3100A)에 포함된 MRS(Mode Resigter Set)으로부터 소정의 코드를 수신하여, ODT부(3180A)의 저항값을 제어할 수 있다. 제 1　 반도체 메모리 장치(3100A)는 두번째 라이트 신호(Write_2)에 응답하여, ODT부(3180A)를 온 시킬 수 있다.
제 2 반도체 메모리 장치(3200A)는 두번째 라이트 신호(Write_2)와 제 2 반도체 메모리 장치(3200A)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200A)의 상태기반 디코더(3215A)는 제 2 반도체 메모리 장치(3200A)가 제 1 상태임을 판별하여, 첫번째 라이트 신호(Write_1)를 제 1 내부 커맨드 신호(CMD_1)로 디코딩할 수 있다. 제 1 내부 커맨드 신호(CMD_1)는 메모리 어레이(3230A)에 데이터의 라이트 동작을 수행을 제어하기 위한 라이트 신호일 수 있다. 따라서, 제 2 반도체 메모리 장치(3200A)는 두번째 라이트 신호(Write_2)에 응답하여, 데이터 버스(DQ)로부터 데이터 입출력부(3240A)가 수신한 두번째 데이터(Data_B)를 소정의 지연(Latency) 후에 메모리 어레이(3230A)에 라이트할 수 있다. 다만, 이에 국한되지 않고, 제 1 반도체 메모리 장치(3100A)와 제 2 반도체 메모리 장치(3200A)는 리드 신호를 수신한 때에, 각각의 반도체 메모리 장치(3100A, 3200A)의 상태에 따라서, 리드 동작 또는 온 다이터미네이션부(3180A, 3280A)를 온 시키는 동작을 수행할 수 있다.
이와 같이, 도 1 의 제 1 메모리 그룹(1100)에 포함되는 복수의 반도체 메모리 장치들은 제 1 반도체 메모리 장치(3100A)와 같이 동작할 수 있으며, 제 2 메모리 그룹(1200)에 포함되는 복수의 반도체 메모리 장치들은 제 2 반도체 메모리 장치(3200A)와 같이 동작할 수 있다.
이를 통해, 제 1 반도체 메모리 장치(3100A) 및 제 2 반도체 메모리 장치(3200A)가 동일한 커맨드 신호를 수신하여도, 각각의 반도체 메모리 장치의 상태에 따라 서로 다른 동작을 수행할 수 있도록 함으로써, 커맨드 신호의 전송 회수를 감소시켜 커맨드/어드레스 버스(CA)의 효율성을 높일 수 있다.
도 7 은 본 발명의 또 다른 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다. 도 8은 도 7의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7에 도시된 바와 같이, 제 1 반도체 메모리 장치(3100B)는 도 1 의 제 1 메모리 그룹(1100)에 포함되고, 제 2 반도체 메모리 장치(3200B)는 도 1 의 제 2 메모리 그룹(1200)에 포함된다.
제 1 반도체 메모리 장치(3100B)는 커맨드 디코더(3110B), 로우/컬럼 디코더(3120B), 메모리 어레이(3130B) 및 데이터 입출력부(3140B)를 포함한다. 커맨드 디코더(3110A)는 상태기반 디코더(3115B)를 포함한다. 제 2 반도체 메모리 장치(3200B)는 제 1 반도체 메모리 장치(3100B)와 동일한 구성을 포함한다. 또한, 제 1 반도체 메모리 장치(3100B)와 제 2 반도체 메모리 장치(3200B)는 커맨드/어드레스 버스(CA) 및 데이터 버스(DQ)를 공유하여, 커맨드 신호(CMD) 및 데이터 신호를 수신할 수 있다. 제 1 반도체 메모리 장치(3100A)를 선택하는 제 1 칩선택신호(CS_0)와 제 2 반도체 메모리 장치(3200A)를 선택하는 제 2 칩선택신호(CS_1)는 서로 다른 버스를 통하여 수신할 수 있다.
도 7 및 도 8을 참고하면, 제 1 반도체 메모리 장치(3100B) 및 제 2 반도체 메모리 장치(3200B)는 각각의 데이터 입출력부(3140B, 3240B)를 테스트하기 위해 셀프 테스트 동작 모드로 전환될 수 있다. 셀프테스트 신호(ST)와　 각각의 반도체 메모리 장치(3200B)를 활성화시키는 제 1 칩선택신호(CS_0) 및 제 2 칩선택신호(CS_1)를 수신할 수 있다. 이후, 제 1 반도체 메모리 장치(3100B) 및 제 2 반도체 메모리 장치(3200B)는 노멀 동작 모드에서 셀프 테스트 동작 모드로 전환될 수 있다.
제 1 반도체 메모리 장치(3100B)는 제 2 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 첫번째 상태변경신호A(SCA_1)와 제 1 반도체 메모리 장치(3100B)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100B)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200B)는 제 1 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 첫번째 상태변경신호A(SCA_1)를　 제 2 반도체 메모리 장치(3200A)를 활성화시키는 제 2 칩선택신호(CS_1)와 함께 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200A)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다.
제 1 반도체 메모리 장치(3100B)는 첫번째 리드 신호(Read_1)와 제 1 반도체 메모리 장치(3100B)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100B)의 상태기반 디코더(3115B)는 제 1 반도체 메모리 장치(3100B)가 제 1 상태임을 판별하여, 첫번째 리드 신호(Read_1)를 제 1 내부 커맨드 신호(CMD_3)로 디코딩할 수 있다. 제 1 내부 커맨드 신호(CMD_3)는 메모리 어레이(3130B)에 라이트된 데이터의 리드 동작을 수행을 제어하기 위한 리드 신호일 수 있다. 따라서, 제 1 반도체 메모리 장치(3100B)는 첫번째 리드 신호(Read_1)에 응답하여, 소정의 지연(Latency) 후에 메모리 어레이(3130B)에 라이트된 데이터를 리드할 수 있다. 제 1 반도체 메모리 장치(3100B)는 리드된 데이터를 제 1 테스트 데이터(TDATA_A)로써, 제 2 반도체 메모리 장치(3200B)에 데이터 버스(DQ)를 통하여 전송할 수 있다.
제 2 반도체 메모리 장치(3200B)는 첫번째 리드 신호(Read_1)와 제 2반도체 메모리 장치(3200B)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200B)의 상태기반 디코더(3215B)는 제 2반도체 메모리 장치(3200B)가 제 2 상태임을 판별하여, 첫번째 리드 신호(Read_1)를 제 2 내부 커맨드 신호(CMD_4)로 디코딩할 수 있다. 제 2 내부 커맨드 신호(CMD_4)는 데이터 버스(DQ)를 통하여 수신된 제 1 테스트 데이터(TDATA_A)를 메모리 어레이(3230B)에 라이트하는 동작 수행을 제어하기 위한 라이트 신호일 수 있다. 따라서, 제 2 반도체 메모리 장치(3100B)는 첫번째 리드 신호(Read_1)에 응답하여, 소정의 지연(Latency) 후에 메모리 어레이(3230B)에 데이터 버스(DQ)를 통해 수신한 제 1 테스트 데이터(TDATA_A)를 라이트 할 수 있다.
도 3의 메모리 컨트롤러(2200)는 제 1 반도체 메모리 장치(3100B)의 메모리 어레이(3130B)에 라이트된 제 1 테스트 데이터(TDATA_A)와 제 2 반도체 메모리 장치(3200B)의 메모리 어레이(3230B)에 라이트된 제 1 테스트 데이터(TDATA_A)를 비교함으로써, 각각의 데이터 입출력부(3140B, 3240B)를 테스트 할 수 있다.
이후, 제 1 반도체 메모리 장치(3100B)는 제 1 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 두번째 상태변경신호A(SCA_2)와 제 1 반도체 메모리 장치(3100B)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100B)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200B)는 제 2 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 두번째 상태변경신호A(SCA_2)와 제 2 반도체 메모리 장치(3200B)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200B)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다.
제 2 반도체 메모리 장치(3200B)는 두 번째 리드 신호(Read_2)와 제 2반도체 메모리 장치(3200B)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200B)의 상태기반 디코더(3215B)는 제 2반도체 메모리 장치(3200B)가 제 1 상태임을 판별하여, 두번째 리드 신호(Read_2)를 제 1 내부 커맨드 신호(CMD_3)로 디코딩할 수 있다. 제 1 내부 커맨드 신호(CMD_3)는 메모리 어레이(3230B)에 라이트된 데이터의 리드 동작을 수행을 제어하기 위한 리드 신호일 수 있다. 따라서, 제 2 반도체 메모리 장치(3200B)는 두번째 리드 신호(Read_2)에 응답하여, 소정의 지연(Latency) 후에 메모리 어레이(3230B)에 라이트된 데이터를 리드할 수 있다. 제 2 반도체 메모리 장치(3200B)는 리드된 데이터를 제 2 테스트 데이터(TDATA_B)로써, 제 1 반도체 메모리 장치(3100B)에 데이터 버스(DQ)를 통하여 전송할 수 있다.
제 1 반도체 메모리 장치(3100B)는 두번째 리드 신호(Read_2)와 제 1 반도체 메모리 장치(3100B)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100B)의 상태기반 디코더(3115B)는 제 1 반도체 메모리 장치(3100B)가 제 2 상태임을 판별하여, 두번째 리드 신호(Read_2)를 제 2 내부 커맨드 신호(CMD_4)로 디코딩할 수 있다. 제 1 반도체 메모리 장치(3100B)의 상태기반 디코더(3115B)는 제 1반도체 메모리 장치(3100B)가 제 2 상태임을 판별하여, 두번째 리드 신호(Read_2)를 제 2 내부 커맨드 신호(CMD_4)로 디코딩할 수 있다. 제 2 내부 커맨드 신호(CMD_4)는 데이터 버스(DQ)를 통하여 수신된 제 2 테스트 데이터(TDATA_B)를 메모리 어레이(3230B)에 라이트하는 동작 수행을 제어하기 위한 라이트 신호일 수 있다. 따라서, 제 1 반도체 메모리 장치(3100B)는 두번째 리드 신호(Read_2)에 응답하여, 소정의 지연(Latency) 후에 메모리 어레이(3130B)에 데이터 버스(DQ)를 통해 수신한 제 2 테스트 데이터(TDATA_B)를 라이트 할 수 있다.
도 3의 메모리 컨트롤러(2200)는 제 1 반도체 메모리 장치(3100B)의 메모리 어레이(3130B)에 라이트된 제 2 테스트 데이터(TDATA_B)와 제 2 반도체 메모리 장치(3200B)의 메모리 어레이(3230B)에 라이트된 제 2 테스트 데이터(TDATA_B)를 비교함으로써, 각각의 데이터 입출력부(3140B, 3240B)를 테스트 할 수 있다.
도 9 는 본 발명의 또 다른 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다. 도 10은 도 9의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9에 도시된 바와 같이, 제 1 반도체 메모리 장치(3100C)는 도 1 의 제 1 메모리 그룹(1100)에 포함되고, 제 2 반도체 메모리 장치(3200C)는 도 1 의 제 2 메모리 그룹(1200)에 포함된다.
제 1 반도체 메모리 장치(3100C)는 커맨드 디코더(3110C), 온도 센서(3152C), 온도기반 설정부(3154C) 및 데이터 입출력부(3140C)를 포함한다. 커맨드 디코더(3110C)는 상태기반 디코더(3115C)를 포함한다. 제 2 반도체 메모리 장치(3200C)는 제 1 반도체 메모리 장치(3100C)와 동일한 구성을 포함한다. 또한, 제 1 반도체 메모리 장치(3100C)와 제 2 반도체 메모리 장치(3200C)는 커맨드/어드레스 버스(CA) 및 데이터 버스(DQ)를 공유하여, 커맨드 신호(CMD) 및 데이터 신호를 수신할 수 있다. 제 1 반도체 메모리 장치(3100C)를 선택하는 제 1 칩선택신호(CS_0)와 제 2 반도체 메모리 장치(3200C)를 선택하는 제 2 칩선택신호(CS_1)는 서로 다른 버스를 통하여 수신할 수 있다.
도 9 및 도 10을 참고하면, 제 1 반도체 메모리 장치(3100C) 및 제 2 반도체 메모리 장치(3200C)는 데이터 입출력 속도, 데이터 라이트, 리드 속도 등의 반도체 메모리 장치의 성능을 설정하기 위한 설정 모드로 전환될 수 있다. 제 1 반도체 메모리 장치(3100C) 및 제 2 반도체 메모리 장치(3200C)는 공유된 커맨드/어드래스 버스(CA)로부터 성능 설정 신호(PS)를 수신하고, 각각의 반도체 메모리 장치(3200C)를 활성화시키는 제 1 칩선택신호(CS_0) 및 제 2 칩선택신호(CS_1)를 수신할 수 있다. 이후, 제 1 반도체 메모리 장치(3100C) 및 제 2 반도체 메모리 장치(3200C)는 노멀 동작 모드에서 성능 설정 모드로 전환될 수 있다.
제 1 반도체 메모리 장치(3100C)는 제 2 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 첫번째 상태변경신호A(SCA_1)와 제 1 반도체 메모리 장치(3100C)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100C)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200C)는 제 1 상태이며, 공유된 커맨드/어드레스 버스(CA)를 통해 첫번째 상태변경신호A(SCA_1)를　 제 2 반도체 메모리 장치(3200C)를 활성화시키는 제 2 칩선택신호(CS_1)와 함께 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200C)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다.
제 1 반도체 메모리 장치(3100C)는 첫번째 정보전송 신호(TS_1)와 제 1 반도체 메모리 장치(3100C)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100C)의 상태기반 디코더(3115C)는 제 1 반도체 메모리 장치(3100C)가 제 1 상태임을 판별하여, 첫번째 정보전송 신호(TS_1)를 제 1 내부 커맨드 신호(CMD_5)로 디코딩할 수 있다. 제 1 내부 커맨드 신호(CMD_5)는 온도 센서(3152C)에서 제 1 반도체 메모리 장치(3100C)의 내부온도를 센싱하여 생성한 제 1 내부온도정보(TempData_A)를 제 2 반도체 메모리 장치(3200C)에 전송하기 위한 전송 신호일 수 있다. 따라서, 제 1 반도체 메모리 장치(3100C)는 첫번째 정보전송 신호(TS_1)에 응답하여, 소정의 지연(Latency) 후에 제 2 반도체 메모리 장치(3200C)에 데이터 버스(DQ)를 통하여 제 1 내부온도정보(TempData_A)를 전송할 수 있다. 이와 같이, 제 1 반도체 메모리 장치(3100C)는 전송 모드(Tx_mode)로 동작할 수 있다.
제 2 반도체 메모리 장치(3200C)는 첫번째 정보전송 신호(TS_1)와 제 2반도체 메모리 장치(3200C)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200C)의 상태기반 디코더(3215C)는 제 2반도체 메모리 장치(3200C)가 제 2 상태임을 판별하여, 첫번째 정보전송 신호(TS_1)를 제 2 내부 커맨드 신호(CMD_6)로 디코딩할 수 있다. 제 2 내부 커맨드 신호(CMD_6)는 제 1 내부온도정보 (TempData_A)를 제 2 반도체 메모리 장치(3200C)의 데이터 입출력장치(3240C)가 수신하기 위한 수신 신호일 수 있다. 따라서, 제 2 반도체 메모리 장치(3200C)는 첫번째 정보전송 신호(TS_1)에 응답하여, 소정의 지연(Latency) 후에 데이터 버스(DQ)를 통하여 제 1 내부온도정보(TempData_A)를 수신할 수 있다. 이와 같이, 제 2 반도체 메모리 장치(3200C)는 수신 모드(Rx_mode)로 동작할 수 있다.
이후, 제 2 반도체 메모리 장치(3200C)의 온도기반 설정부(3254C)는 데이터 입출력부(3240C)를 통하여, 제 1 내부온도정보(TempData_A)를 수신할 수 있다. 또한, 온도기반 설정부(3254C)는 제 2 반도체 메모리 장치(3200C)의 온도 센서(3252C)로부터 제 2 반도체 메모리 장치(3200C)의 내부온도정보를 수신할 수 있다. 온도기반 설정부(3254C)는 제 1 내부온도정보(TempData_A)와 제 2 반도체 메모리 장치(3200C)의 내부온도정보를 비교하고, 비교결과에 기반하여, 제 2 반도체 메모리 장치(3200C)의 성능을 설정할 수 있다. 예를 들면, 온도기반 설정부(3254C)는 제 1 내부온도정보(TempData_A)와 제 2 반도체 메모리 장치(3200C)의 내부온도정보 중 높은 온도정보에 맞춰 제 2 반도체 메모리 장치(3200C)의 데이터 입출력 동작 속도, 데이터 라이트, 리드 동작 속도 등을 설정할 수 있다.
이후, 제 1 반도체 메모리 장치(3100C)는 제 1 상태이며, 커맨드/어드레스 버스(CA)를 통해 두번째 상태변경신호A(SCA_2)와 제 1 반도체 메모리 장치(3100C)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100C)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200C)는 제 2 상태이며, 커맨드/어드레스 버스(CA)를 통해 두번째 상태변경신호A(SCA_2)와 제 2 반도체 메모리 장치(3200C)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200C)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다.
제 2 반도체 메모리 장치(3200C)는 두번째 정보전송 신호(TS_2)와 제 2반도체 메모리 장치(3200C)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200C)의 상태기반 디코더(3215C)는 제 2반도체 메모리 장치(3200C)가 제 1 상태임을 판별하여, 두번째 정보전송 신호(TS_2)를 제 1 내부 커맨드 신호(CMD_5)로 디코딩할 수 있다. 제 1 내부 커맨드 신호(CMD_5)는 온도 센서(3252C)에서 제 2 반도체 메모리 장치(3200C)의 내부온도를 센싱하여 생성한 제 2 내부온도정보(TempData_B)를 제 1 반도체 메모리 장치(3100C)에 전송하기 위한 전송 신호일 수 있다. 따라서, 제 2 반도체 메모리 장치(3200C)는 두번째 정보전송 신호(TS_2)에 응답하여, 소정의 지연(Latency) 후에 제 2 반도체 메모리 장치(3200C)에 데이터 버스(DQ)를 통하여 제 2 내부온도정보(TempData_B)를 전송할 수 있다. 이와 같이, 제 2 반도체 메모리 장치(3200C)는 전송 모드(Tx_mode)로 동작할 수 있다.
제 1 반도체 메모리 장치(3100C)는 두번째 정보전송 신호(TS_2)와 제 1반도체 메모리 장치(3100C)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100C)의 상태기반 디코더(3115C)는 제 1반도체 메모리 장치(3100C)가 제 2 상태임을 판별하여, 두번째 정보전송 신호(TS_2)를 제 2 내부 커맨드 신호(CMD_6)로 디코딩할 수 있다. 제 2 내부 커맨드 신호(CMD_6)는 제 2 내부온도정보 (TempData_B)를 제 1 반도체 메모리 장치(3100C)의 데이터 입출력장치(3140C)가 수신하기 위한 수신 신호일 수 있다. 따라서, 제 1 반도체 메모리 장치(3100C)는 두번째 정보전송 신호(TS_2)에 응답하여, 소정의 지연(Latency) 후에 데이터 버스(DQ)를 통하여 제 2 내부온도정보(TempData_B)를 수신할 수 있다. 이와 같이, 제 1 반도체 메모리 장치(3100C)는 수신 모드(Rx_mode)로 동작할 수 있다.
이후, 제 1 반도체 메모리 장치(3100C)의 온도기반 설정부(3154C)는 데이터 입출력부(3140C)를 통하여, 제 2 내부온도정보(TempData_B)를 수신할 수 있다. 또한, 온도기반 설정부(3154C)는 제 1 반도체 메모리 장치(3100C)의 온도 센서(3152C)로부터 제 1 반도체 메모리 장치(3100C)의 내부 온도정보를 수신할 수 있다. 온도기반 설정부(3154C)는 제 2 내부온도정보(TempData_B)와 제 1 반도체 메모리 장치(3100C)의 내부온도정보를 비교하고, 비교결과에 기반하여, 제 1 반도체 메모리 장치(3100C)의 성능을 설정할 수 있다. 예를 들면, 온도기반 설정부(3154C)는 제 2 내부온도정보(TempData_B)와 제 1 반도체 메모리 장치(3100C)의 내부온도정보 중 높은 온도정보에 맞춰 제 1 반도체 메모리 장치(3100C)의 데이터 입출력 동작 속도, 데이터 라이트, 리드 동작 속도 등을 설정할 수 있다.
도 11 은 본 발명의 또 다른 예시적 실시예에 따른 상태기반 디코더를 나타내는 블록도이다. 도 11에 도시된 바와 같이, 상태기반 디코더(1160B)는 제 1 상태 디코더(1162B), 제 2 상태 디코더(1164B), 제 3 상태 디코더(1168B) 및 상태판별부(1166B)를 포함한다. 상태판별부(1166B)는 반도체 메모리 장치의 상태를 판별하여, 반도체 메모리 장치의 상태에 기반하여 커맨드 신호(CMD)에 대한 디코딩 동작을 제어할 수 있다. 제 1 상태 디코더(1162B) 및 제 2 상태 디코더(1164B)의 동작은 도 4에서 서술한바, 이하 생략한다. 예시적 실시예에 따라, 반도체 메모리 장치의 상태가 제 3 상태인 때에, 상태판별부(1166B)는 제3　 상태 디코더(1168B)가 커맨드 신호(CMD)를 제 3 내부 커맨드 신호(CMD_3)로 디코딩할 수 있도록 제어할 수 있다. 예시적 실시예로, 상태판별부(1166B)는 반도체 메모리 장치의 상태에 따라, 제 3 상태 디코더(1168B)의 온/오프를 제어함으로써, 상기 디코딩 동작을 제어할 수 있다.
본 발명의 일 실시예로, 제 1 상태는 라이트 동작 또는 리드 동작 등의 제어 대상이 되는 반도체 메모리 장치의 상태를 나타내는 타겟 상태(Target State), 제 2 상태는 라이트 동작 또는 리드 동작의 제어 대상이 되지 않는 반도체 메모리 장치의 상태를 나타내는 논 타겟 상태(Non-Target State), 제 3 상태는 라이트 동작 또는 리드 동작 등의 수행을 준비하기 위한 준비 동작의 제어 대상이 되는 반도체 메모리 장치의 상태를 나타내는 타겟 준비 상태(Target ready state)에 해당할 수 있다. 예를들어, 상기 준비 동작은 데이터 트레이닝 동작일 수 있으며, 이에 대한 구체적인 내용은 후술한다.
커맨드 신호(CMD)가 상태변경 신호인 때에, 반도체 메모리 장치의 상태가 다른 상태로 변경된 때에, 상태판별부(1166B)는 변경된 상태를 판별하여, 반도체 메모리 장치의 변경된 상태를 기반으로 이후 수신하는 커맨드 신호(CMD)에 대한 디코딩 동작을 제어할 수 있다.
본 발명의 예시적 실시예에 따라, 반도체 메모리 장치가 제 1 상태인 때에, 상태기반 디코더(1160B)가 상태변경 신호A를 수신한 경우, 상태판별부(1166B)는 반도체 메모리 장치의 상태를 제 2 상태로 판별할 수 있다. 반도체 메모리 장치가 제 2 상태인 때에, 상태기반 디코더(1160B)가 상태변경 신호B를 수신한 경우, 상태판별부(1166B)는 반도체 메모리 장치의 상태를 제 3 상태로 판별할 수 있다. 반도체 메모리 장치가 제 2 상태인 때에, 상태기반 디코더(1160B)가 상태변경 신호A를 수신한 경우, 상태판별부(1166B)는 반도체 메모리 장치의 상태를 제 1 상태로 판별할 수 있다. 반도체 메모리 장치가 제 3 상태인 때에, 상태기반 디코더(1160B)가 상태변경 신호A를 수신한 경우, 상태판별부(1166B)는 반도체 메모리 장치의 상태를 제 1 상태로 판별할 수 있다.
본 발명의 예시적 실시예에 따라, 상태기반 디코더(1160B)는 반도체 메모리 장치의 상태에 기반하여 커맨드 신호(CMD)를 내부 커맨드 신호(CMD_1, CMD_2, CMD_3)로 디코딩할 수 있다. 커맨드 신호(CMD)를 제 1 내부 커맨드 신호(CMD_1)로 디코딩한 때에, 제 1 내부 커맨드 신호(CMD_1)에 응답하여, 반도체 메모리 장치는 제 1 동작을 수행할 수 있다. 커맨드 신호(CMD)를 제　 2 내부 커맨드 신호(CMD_2)로 디코딩한 때에, 제 2 내부 커맨드 신호(CMD_2)에 응답하여, 반도체 메모리 장치는 제 2 동작을 수행할 수 있다. 커맨드 신호(CMD)를 제　3 내부 커맨드 신호(CMD_3)로 디코딩한 때에, 제 3 내부 커맨드 신호(CMD_3)에 응답하여, 반도체 메모리 장치는 제 3 동작을 수행할 수 있다.
이와 같이, 본 발명의 예시적 실시예에 따른 반도체 메모리 장치는 상태기반 디코더(1160B)를 포함함으로써, 반도체 메모리 장치의 상태에 따른 내부 커맨드 신호로 커맨드 신호를 디코딩함으로써, 커맨드 신호의 전송 회수를 감소시킬 수 있다.
도 12 는 본 발명의 또 다른 예시적 실시예에 따른 제 1 메모리 그룹에 포함된 제 1 반도체 메모리 장치 및 제 2 메모리 그룹에 포함된 제 2 반도체 메모리 장치의 동작을 설명하기 위해 나타낸 블록도이다. 도 13은 도 12의 제 1 반도체 메모리 장치와 제 2 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 12에 도시된 바와 같이, 제 1 반도체 메모리 장치(3100D)는 도 1 의 제 1 메모리 그룹(1100)에 포함되고, 제 2 반도체 메모리 장치(3200D)는 도 1 의 제 2 메모리 그룹(1200)에 포함된다.
제 1 반도체 메모리 장치(3100D)는 커맨드 디코더(3110D), 로우/컬럼 디코더(3120D), 메모리 어레이(3130D), 데이터 입출력부(3140D), 데이터 트레이닝부(3160D), ODT 컨트롤러(3170D) 및 ODT부(3180D)를 포함한다. 커맨드 디코더(3110D)는 상태기반 디코더(3115D)를 포함한다. 제 2 반도체 메모리 장치(3200D)는 제 1 반도체 메모리 장치(3100D)와 동일한 구성을 포함한다. 또한, 제 1 반도체 메모리 장치(3100D)와 제 2 반도체 메모리 장치(3200D)는 커맨드/어드레스 버스(CA) 및 데이터 버스(DQ)를 공유하여, 커맨드 신호(CMD) 및 데이터 신호를 수신할 수 있다. 제 1 반도체 메모리 장치(3100D)를 선택하는 제 1 칩선택신호(CS_0)와 제 2 반도체 메모리 장치(3200D)를 선택하는 제 2 칩선택신호(CS_1)는 서로 다른 버스를 통하여 수신할 수 있다.
도 12 및 도 13을 참고하면, 제 1 반도체 메모리 장치(3100D)는 제 2 상태이며, 커맨드/어드레스 버스를 통해 첫번째 라이트 신호(Write_1)와 제 1 반도체 메모리 장치(3100D)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100D)는 제 2 상태에 해당함으로, 전술한 바와 같이, 제 1　 반도체 메모리 장치(3100D)는 첫번째 라이트 신호(Write_1)에 응답하여, ODT부(3180D)를 온 시킬 수 있다.
제 2 반도체 메모리 장치(3200D)는 첫번째 라이트 신호(Write_1)와 제 2 반도체 메모리 장치(3200D)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200D)는 제 1 상태에 해당함으로, 전술한 바와 같이, 제 2 반도체 메모리 장치(3200D)는 첫번재 라이트 신호(Write_1)에 응답하여, 데이터 버스(DQ)로부터 데이터 입출력부(3240D)가 수신한 첫번째 데이터(Data_A)를 소정의 지연(Latency) 후에 메모리 어레이(3230D)에 라이트할 수 있다.
제 1 반도체 메모리 장치(3100D)는 제 2 상태이며, 커맨드/어드레스 버스를 통해 상태변경신호B(SCB)와 제 1 반도체 메모리 장치(3100D)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100D)는 소정의 지연(Latency) 후에 제 3 상태로 변경될 수 있다.
제 1 반도체 메모리 장치(3100D)는 두번째 라이트 신호(Write_2)와 제 1 반도체 메모리 장치(3100D)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100D)의 상태기반 디코더(3115D)는 제 1 반도체 메모리 장치(3100D)가 제 3 상태임을 판별하여, 두번째 라이트 신호(Write_2)를 제 3 내부 커맨드 신호(CMD_3)로 디코딩할 수 있다. 제 3 내부 커맨드 신호(CMD_3)는 메모리 어레이(3130D)에 데이터의 라이트 동작을 수행하기 전에 데이터 트레이닝 동작을 수행하기 위한 데이터 트레이닝 신호일 수 있다. 데이터 트레이닝부(3160D)는 데이터 트레이닝 신호인 제 3 내부 커맨드 신호(CMD_3)에 응답하여, 데이터 트레이닝 동작을 수행할 수 있다. 일 실시예로, 데이터 트레이닝부(3160D)는 소정의 데이터 신호들을 가변시켜 미리 약속된 데이터 패턴과 비교하여 일치하는지 여부에 따라 패스/페일 신호(P/F)를 출력함으로써 데이터 트레이닝 동작을 수행할 수 있다. 상기 소정의 데이터 신호들은 데이터 버스(DQ)로부터 수신한 두번째 데이터(Data_B) 또는 세번째 데이터(Data_C)를 이용할 수 있다.
제 2 반도체 메모리 장치(3200D)는 제 1 상태이며, 제 2 반도체 메모리 장치(3200D)는 상태변경신호B(SCB)를 수신하지 않으므로, 향후에도 제 1 상태를 유지할 수 있다. 따라서, 두번째 라이트 신호(Write_2) 및 세번째 라이트 신호(Write_3)에 응답하여, 데이터 버스(DQ)로부터 데이터 입출력부(3140D)가 수신한 두번째 데이터(Data_B) 및 세번째 데이터(Data_C)를 소정의 지연(Latency) 후에 메모리 어레이(3130D)에 라이트할 수 있다.
이후, 제 1 반도체 메모리 장치(3100D)는 제 3 상태이며, 커맨드/어드레스 버스(CA)를 통해 상태변경신호A(SCA)와 제 1 반도체 메모리 장치(3100D)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 이에 따라, 제 1 반도체 메모리 장치(3100D)는 소정의 지연(Latency) 후에 제 1 상태로 변경될 수 있다. 제 2 반도체 메모리 장치(3200D)는 제 1 상태이며, 커맨드/어드레스 버스(CA)를 통해 상태변경신호A(SCA)와 제 2 반도체 메모리 장치(3200D)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 이에 따라, 제 2 반도체 메모리 장치(3200D)는 소정의 지연(Latency) 후에 제 2 상태로 변경될 수 있다.
제 1 반도체 메모리 장치(3100D)는 네번째 라이트 신호(Write_4)와 제 2 반도체 메모리 장치(3100D)를 활성화시키는 제 1 칩선택신호(CS_0)를 수신할 수 있다. 제 1 반도체 메모리 장치(3100D)는 제 1 상태에 해당함으로, 전술한 바와 같이, 제 1 반도체 메모리 장치(3100D)는 네번째 라이트 신호(Write_4)에 응답하여, 데이터 버스(DQ)로부터 데이터 입출력부(3140D)가 수신한 네번째 데이터(Data_D)를 소정의 지연(Latency) 후에 메모리 어레이(3130D)에 라이트할 수 있다.
제 2 반도체 메모리 장치(3200D)는 제 2 상태이며, 커맨드/어드레스 버스를 통해 네번째 라이트 신호(Write_4)와 제 2 반도체 메모리 장치(3200D)를 활성화시키는 제 2 칩선택신호(CS_1)를 수신할 수 있다. 제 2 반도체 메모리 장치(3200D)는 제 2 상태에 해당함으로, 전술한 바와 같이, 제 2　 반도체 메모리 장치(3200D)는 네번째 라이트 신호(Write_4)에 응답하여, ODT부(3280D)를 온 시킬 수 있다.
이를 통해, 제 1 반도체 메모리 장치(3100D) 및 제 2 반도체 메모리 장치(3200D)가 동일한 커맨드 신호를 수신하여도, 각각의 반도체 메모리 장치의 상태에 따라 서로 다른 동작을 수행할 수 있도록 함으로써, 커맨드 신호의 전송 회수를 감소시켜 커맨드/어드레스 버스(CA)의 효율성을 높일 수 있다.
도 14는 본 발명의 예시적 실시예에 따른 메모리 컨트롤러 및 메모리 모듈을 포함하는 데이터 처리 시스템을 나타내는 도면이다.
도 14에 도시된 바와 같이, 데이터 처리 시스템(4000)은 호스트로서 동작하는 어플리케이션 프로세서(Application Processor, 4100)와 메모리 모듈(4200)를 포함할 수 있다. 메모리 모듈(4200)는 다양한 종류의 메모리가 적용될 수 있으며, 예컨대 전술한 실시예들에 따른 DRAM이 메모리 모듈(4200)에 적용되거나, 또는 리프레쉬를 요하는 각종 메모리 장치(예컨대, 저항성 메모리 등의 불휘발성 메모리)가 적용될 수도 있다. 또한, 도 14에 도시되지는 않았으나, 본 발명의 실시예에 따른 메모리 장치는 어플리케이션 프로세서(4100) 내에 임베디드 메모리로서 구현되어도 무방하다.
어플리케이션 프로세서(4100)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
어플리케이션 프로세서(4100)는 메모리 장치(4200)를 제어하기 위한 메모리 컨트롤 모듈(4150)을 포함할 수 있으며, 상기 메모리 컨트롤 모듈(4150)은 전술한 실시예들에 따른 메모리 컨트롤러에 대응할 수 있다. 또한, 메모리 모듈(4200)은 각각 메모리 셀들을 포함하는 다수 개의 메모리 영역들(4250)을 포함할 수 있으며, 각각의 메모리 영역들(4250)은 전술한 메모리 그룹들에 대응할 수 있다. 이에 따라, 메모리 컨트롤 모듈(4150)이 제공한 동일한 커맨드 신호를 기반으로, 메모리 영역들(4250)은 각각의 상태에 따라, 서로 다른 동작을 수행할 수 있다.
도 15는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(5000)에 본 발명의 메모리 장치가 램(5200)으로 장착될 수 있다. 램(5200)으로 장착되는 메모리 장치는 앞서 설명되었던 실시예들 중 어느 하나가 적용될 수 있다. 또한, 본 발명의 메모리 컨트롤러는 램(5200) 내에 구비될 수 있으며, 또는 메모리 컨트롤 장치로서 중앙처리 장치(5100) 내부에 구현되어도 무방하다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(5000)은 중앙처리 장치(5100), 램(5200), 유저 인터페이스(5300)와 불휘발성 메모리(5400)를 포함하며, 이들 구성요소는 각각 버스(5500)에 전기적으로 연결되어 있다. 불휘발성 메모리(5400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(5000)에 본 발명의 실시예에 따른 메모리 장치(또는, 메모리 시스템)가 적용됨에 따라, 램(5200)에 구비되는 전술한 실시예와 같이 메모리 모듈은 하나의 커맨드 신호를 수신하여, 메모리 모듈의 상태에 따라 서로 다른 동작을 수행할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 복수의 제 1 반도체 메모리 장치들을 포함하는 제 1 메모리 그룹; 및
    복수의 제 2 반도체 메모리 장치들을 포함하는 제 2 메모리 그룹을 포함하고,
    상기 제 1 메모리 그룹의 상기 제 1 반도체 메모리 장치들과 상기 제 2 메모리 그룹의 상기 제 2 반도체 메모리 장치들은 커맨드/어드레스 버스를 공유하고,
    상기 제 1 메모리 그룹의 제 1 반도체 메모리 장치와 상기 제 2 메모리 그룹의 제 2 반도체 메모리 장치는 상기 커맨드/어드레스 버스로부터 수신한 커맨드 신호에 응답하여, 서로 다른 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 그룹 및 상기 제 2 메모리 그룹은 메모리 랭크(Rank) 단위인 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 그룹의 상기 제 1반도체 메모리 장치는 제 1 상태이고, 상기 제 2 메모리 그룹의 상기 제 2 반도체 메모리 장치는 제 2 상태이며,
    상기 제 1 반도체 메모리 장치는 상기 커맨드 신호에 응답하여 제 1 동작을 수행하고, 상기 제 2 반도체 메모리 장치는 상기 커맨드 신호에 응답하여 제 2 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  4. 제 3 항에 있어서,
    상기 제 2 반도체 메모리 장치는 온 다이 터미네이션부(On die termination Unit)를 포함하며,
    상기 커맨드 신호는 라이트 신호 또는 리드 신호이고,
    상기 제 1 동작은, 상기 제1 반도체 메모리 장치에 데이터를 라이트하는 동작 또는 리드하는 동작이고, 상기 제 2 동작은, 상기 제 2 반도체 메모리 장치의 상기 온 다이 터미네이션부를 켜는 동작인 것을 특징으로 하는 메모리 모듈.
  5. 제 3 항에 있어서,
    상기 제 1 반도체 메모리 장치 및 상기 제 2 반도체 메모리 장치는 각각 데이터 입출력부를 포함하고,
    상기 데이터 입출력부를 셀프 테스트하는 때에,
    상기 커맨드 신호는 리드 신호이고,
    상기 제 1 동작은 상기 제 1 반도체 메모리 장치에 라이트된 테스트 데이터를 리드하는 동작이고, 상기 제 2 동작은 상기 제 1 동작을 통하여 리드된 상기 테스트 데이터를 상기 제 2 반도체 메모리 장치에 라이트하는 동작인 것을 특징으로 하는 메모리 모듈.
  6. 제 3 항에 있어서,
    상기 제 1 반도체 메모리 장치는 내부 온도를 센싱하여, 내부온도정보를 생성하는 온도 센서를 포함하고,
    상기 제 1 반도체 메모리 장치와 상기 제 2 반도체 메모리 장치의 성능을 설정하는 때에,
    상기 커맨드 신호는 상기 내부온도정보에 대한 전송 신호이며,
    상기 제 1 동작은 상기 제 1 반도체 메모리 장치가 상기 내부온도정보를 상기 제 2 반도체 메모리 장치에 전송하는 동작이고, 상기 제 2 동작은 상기 제 2 반도체 메모리 장치가 상기 내부온도정보를 수신하는 동작인 것을 특징으로 하는 메모리 모듈.
  7. 제 3 항에 있어서,
    상기 제 2 반도체 메모리 장치는 상기 커맨드/어드레스 버스로부터 제 2 상태변경신호를 수신한 때에,
    상기 제 2 반도체 메모리 장치는, 상기 제 2 상태변경신호에 응답하여, 제 3 상태가 되는 것을 특징으로 하는 메모리 모듈.
  8. 제 8 항에 있어서,
    상기 커맨드 신호에 응답하여,
    상기 제 2 반도체 메모리 장치는 제 3 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  9. 제 8항에 있어서,
    상기 커맨드 신호는 라이트 신호이고,
    상기 제 1 동작은 상기 제 1 반도체 메모리 장치에 데이터를 라이트하는 동작이고, 상기 제 3 동작은 상기 제 2 반도체 메모리 장치에 대하여, 데이터 트레이닝 동작을 수행하는 것을 특징으로 하는 메모리 모듈.
  10. 커맨드/어드레스 버스를 공유하는 복수의 반도체 메모리 장치들을 포함하는 메모리 모듈; 및 상기 반도체 메모리 장치들에 상기 커맨드/어드레스 버스를 통해 커맨드 신호를 제공하여, 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 복수의 반도체 메모리 장치들 중 각각의 반도체 메모리 장치는,
    상기 커맨드 신호를 상기 반도체 메모리 장치의 상태를 기반으로 디코딩하는 상태기반 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
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