KR20200109028A - 인쇄 회로 기판을 포함하는 반도체 모듈 - Google Patents
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Abstract
인쇄 회로 기판을 포함하는 반도체 모듈에 관한 기술이다. 본 실시예에 따른 반도체 모듈은, 제 1 표면 및 제 2 표면을 포함하는 인쇄 회로 기판, 상기 인쇄 회로 기판의 상기 제 1 표면에 배열되는 복수의 상부 도전 단자들, 상기 인쇄 회로 기판의 상기 제 2 표면에 배열되는 복수의 하부 도전 단자들, 및 상기 인쇄 회로 기판 내부에, 복수의 상부 도전 단자들 중 다양한 입출력 신호를 전달하는 상부 도전 단자들 각각과 절연층을 사이에 두고 마주하도록 배열되는 보조 패턴들을 포함한다.
Description
본 발명은 반도체 집적 회로 시스템에 관한 것으로, 보다 구체적으로는 크로스토크를 줄일 수 있는 인쇄 회로 기판을 포함하는 반도체 모듈에 관한 것이다.
메모리 부품의 고속화 및 고성능화를 위하여 제어 신호들의 종류가 증대되고 있다. 고속화에 따른 노이즈를 줄이기 위하여, 전원 핀들의 개수가 증대되는 있으며, 나아가 인쇄 회로 기판 및 이것을 포함하는 DIMM과 같은 반도체 모듈에 구현된 단자들의 개수가 증대되고 있다.
그런데, 한정된 면적 내에 상부 도전 단자(혹은 핀)의 개수가 늘어남에 따라, 인접하는 상부 도전 단자(혹은 핀) 사이에 신호가 왜곡되는 크로스토크(crosstalk) 현상이 발생될 수 있다. 이와 같은 크로스토크는 시간 지연으로 인한 로직 페일(logic fail)등의 시스템 에러를 유발할 수 있다.
본 발명의 실시예들은 크로스토크를 줄일 수 있는 인쇄 회로 기판을 포함하는 반도체 모듈을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 모듈은 제 1 표면 및 제 2 표면을 포함하는 인쇄 회로 기판; 상기 인쇄 회로 기판의 상기 제 1 표면에 배열되는 복수의 도전 단자들; 상기 인쇄 회로 기판의 상기 제 2 표면에 배열되는 복수의 도전 단자들; 및 상기 인쇄 회로 기판 내부에, 상기 제 1 표면에 형성되는 상기 복수의 도전 단자들 중 다양한 입출력 신호를 전달하는 상기 제 1 표면에 배열된 도전 단자들 각각과 절연층을 사이에 두고 마주하도록 배열되는 도전형의 보조 패턴들을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 모듈은, 제 1 표면 및 제 2 표면을 포함하는 인쇄 회로 기판; 상기 인쇄 회로 기판의 상기 제 1 표면에 실장된 복수의 반도체 칩; 상기 인쇄 회로 기판의 상기 제 1 표면 가장자리에 위치되어, 상기 복수의 반도체 칩에 다양한 입출력 신호를 포함하는 각종 신호들을 전달하는 복수의 도전 단자; 및 상기 인쇄 회로 기판 내부에 형성되며, 상기 복수의 도전 단자들 중 상기 다양한 입출력 신호를 전달하는 도전 단자들과 마주하는 위치에 배치되는 복수의 보조 패턴들을 포함하며, 상기 보조 패턴들 각각은 상기 입출력 신호를 전달하는 상기 도전 단자와 절연층을 사이에 두고 적어도 일부가 마주하도록 배치되고, 자신과 마주하지 않는 다른 종류의 입출력 신호를 전달하는 상기 도전 단자 중 하나와 전기적으로 연결된다.
또한, 본 발명의 일 실시예에 따른 반도체 모듈은 하부 절연층, 상기 하부 절연층 상부에 형성되며, 교대로 적층되는 절연성을 갖는 복수의 빌드업층 및 복수의 도전층으로 구성되는 적층 구조물, 및 상기 적층 구조물 상부에 형성되는 상부 절연층을 포함하는 인쇄 회로 기판; 상기 하부 절연층의 저부의 일측 가장자리에 형성되며, 다양한 입출력 신호를 포함하는 각종 신호들을 입력받는 복수의 하부 도전 단자; 상기 상부 절연층 상부의 일측 가장자리에 형성되며, 상기 다양한 입출력 신호를 포함하는 상기 각종 신호들을 입력받는 복수의 상부 도전 단자; 상기 하부 절연층과 상기 적층 구조물 사이에 상기 복수의 하부 단자들 중 선택되는 적어도 2개 이상의 하부 도전 단자와 각각 마주하도록 형성되는 하부 보조 패턴; 및 상기 상부 절연층과 상기 적층 구조물 사이에, 상기 복수의 상부 도전 단자들 중 선택되는 적어도 2개의 상부 도전 단자와 각각 마주하도록 형성되는 보조 패턴을 포함한다.
본 실시예에 따르면, 입출력 신호를 전달하는 인쇄 회로 기판의 상부 도전 단자 및/또는 하부 도전 단자와 적어도 일부가 오버랩되도록 보조 패턴을 형성한다. 이에 따라, FEXT(far end crosstalk)의 요인 중 하나인 상호 캐패시턴스의 양을 상쇄시킴으로써, 인접 단자(혹은 인접 패드)간의 크로스토크를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적 회로 시스템을 보여주는 사시도이다.
도 2는 도 1의 "A" 부분을 확대하여 나타낸 DIMM의 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 DIMM의 단면도이다.
도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 DIMM의 단면도이다.
도 5는 본 발명의 실시예에 따른 크로스토크 발생을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 상호 캐패시턴스를 감소시키는 원리를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 보조 패턴의 삽입에 따른 FEXT 측정 결과를 보여주는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 DIMM의 저면도이다.
도 2는 도 1의 "A" 부분을 확대하여 나타낸 DIMM의 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 DIMM의 단면도이다.
도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 DIMM의 단면도이다.
도 5는 본 발명의 실시예에 따른 크로스토크 발생을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 상호 캐패시턴스를 감소시키는 원리를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 보조 패턴의 삽입에 따른 FEXT 측정 결과를 보여주는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 DIMM의 저면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 반도체 집적 회로 시스템을 보여주는 사시도이다.
도 1을 참조하면, 반도체 집적 회로 시스템(10)은 반도체 모듈에 해당하는 DIMM(100) 및 DIMM 커넥터(150)를 포함할 수 있다.
DIMM(100)은 인쇄 회로 기판(110), 복수의 반도체 칩(120), 및 복수의 도전 단자들(130)을 포함할 수 있다.
인쇄 회로 기판(110)은 전면(111), 후면(112) 및 복수의 측면(113a~113b)을 포함할 수 있다. 인쇄 회로 기판(110)의 전면(111)에 복수의 칩(120)이 실장될 수 있다.
복수의 도전 단자들(130)은 DIMM 커넥터(150)의 내부 단자(152)와 대응될 수 있도록 DIMM(100)의 전면 및 후면 가장자리를 따라 일정 간격을 가지고 배열될 수 있다. 복수의 도전 단자들(130)은 예를 들어, TAB(tape automated bonding) 방식으로 형성될 수 있다.
DIMM 커넥터(150)는 마더보드(motherboard)와 같은 기본 인쇄 회로 보드(도시되지 않음)에 DIMM(100)을 착탈 가능하게 커플링시키기 위한 장치이다. DIMM 커넥터(150)는 DIMM(100)과 콘택되는 내부 단자(152) 및 상기 기본 인쇄 회로 보드와 접속되는 외부 단자(155)를 포함할 수 있다.
도 2는 도 1의 "A" 부분을 확대하여 나타낸 DIMM의 평면도이다.
도 2를 참조하면, 인쇄 회로 기판(110)의 전면(111) 가장자리에 복수의 상부 도전 단자들(130a~130d)이 등 간격으로 배열될 수 있다. 예를 들어, 제 1 및 제 3 상부 도전 단자(130a, 130c)는 각각 제 1 및 제 2 입출력 신호 단자일 수 있고, 제 2 및 제 4 상부 도전 단자(130b,130d)는 그라운드 단자일 수 있다. 이하, 제 1 상부 도전 단자(130a)는 제 1 입출력 신호 단자로 설명할 것이고, 제 3 상부 도전 단자(130c)는 제 2 입출력 신호 단자로 설명할 것이다. 아울러, 본 실시예는 제 1 및 제 2 입출력 신호 단자(130a, 130c) 사이에 그라운드 단자(130b)가 위치하는 예를 설명하고 있지만, 여기에 한정되지 않고, 제 1 및 제 2 입출력 신호 단자(130a,130c)가 연속적으로 배치될 수도 있고, 혹은 제 1 및 제 2 입출력 신호 단자(130a,130c) 사이에 다른 신호를 입력받는 단자가 위치되는 예 역시 모두 여기에 포함될 것이다. 또한, 제 1 입출력 신호 단자(130a)에 입력되는 신호와 제 2 입출력 신호 단자(130c)에 입력되는 신호는 서로 상이할 수 있다.
본 실시예에서 상부 도전 단자간의 크로스토크 영향을 줄이기 위하여, 상부 도전 단자들(130a~130d), 특히, 입출력 신호 단자(130a, 130c)와 상호 캐패시터를 생성할 수 있도록, 인쇄 회로 기판(110) 내에 보조 패턴(125a, 125b)을 형성할 수 있다.
먼저, 제 1 보조 패턴(125a)은 제 1 입출력 신호 단자(130a)와 절연층(도시되지 않음)을 사이에 두고 적어도 일부가 마주하는 위치에 배치될 수 있다. 바람직하게는 제 1 보조 패턴(125a)은 제 1 입출력 신호 단자(130a)와 전체적으로 오버랩되도록 형성될 수 있다. 상기 제 1 보조 패턴(125a)은 제 2 입출력 신호 단자(130c)와 제 1 콘택부(CT1) 및 제 1 연결부(L1)를 통해 전기적으로 연결될 수 있다.
제 2 보조 패턴(125b)은 제 2 입출력 신호 단자(130c)와 절연층(도시되지 않음)을 사이에 두고 적어도 일부가 마주하는 위치에 배치될 수 있다. 마찬가지로, 제 2 보조 패턴(125b)은 제 2 입출력 신호 단자(130c)와 전체적으로 오버랩되도록 형성될 수 있다. 상기 제 2 보조 패턴(125b)은 제 1 입출력 신호 단자(130a)와 제 2 콘택부(CT2) 및 제 2 연결부(L2)를 통해 전기적으로 연결될 수 있다.
이에 따라, 제 1 보조 패턴(125a)은 제 2 입출력 신호 단자(130c)에 입력되는 신호(전압)을 제공받고, 제 2 보조 패턴(125b)은 제 1 입출력 신호 단자(130a)에 입력되는 신호(전압)을 제공받을 수 있다.
미설명 도면 부호 CT3는 인쇄 회로 기판(100)을 관통하는 쓰루 비아(through via)를 지시할 수 있다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 DIMM의 단면도이고, 도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 DIMM의 단면도이다.
도 3 및 도 4를 참조하면, 하부 절연층(121a) 상에 복수의 빌드업층(build-up layer: 121) 및 복수의 도전층(123)이 교대로 적층되어, 적층 구조물(S)을 형성한다. 복수의 빌드업층(121)은 예를 들어 절연층일 수 있으며, 상기 도전층들(123) 사이를 전기적으로 절연시킬 수 있다.
적층 구조물(S) 상부, 예컨대, 복수의 빌드업층(121) 중 최상부 빌드업층(121) 상에, 제 1 보조 패턴(125a), 제 2 보조 패턴(125b), 제 1 연결부(L1) 및 제 2 연결부(L2)가 형성된다. 제 1 및 제 2 보조 패턴(125a,125b)은 이후 형성될 상부 도전 단자들 중 입출력 신호 단자가 형성될 영역과 각각 마주하는 위치에 형성될 수 있다.
상기 제 1 연결부(L1)는 상기 제 1 보조 패턴(125a)의 일측 가장자리로부터 상기 제 2 보조 패턴(125b)과 인접하는 영역까지 인출될 수 있다. 단, 제 1 연결부(L1)는 제 2 보조 패턴(125b)과 전기적으로 절연되어야 한다.
상기 제 2 연결부(L2)는 상기 제 2 보조 패턴(125b)의 타측 가장자리로부터 상기 제 1 보조 패턴(125a)이 인접하는 영역까지 인출될 수 있다. 마찬가지로, 제 2 연결부(L2)는 제 1 보조 패턴(125a)과 전기적으로 절연되어야 한다.
제 1 보조 패턴(125a), 제 2 보조 패턴(125b), 제 1 연결부(L1) 및 제 2 연결부(L2)는 적층 구조물(S) 상부, 예컨대, 상기 최상부 빌드업층(121) 상에 도전층을 증착한 후, 패터닝하는 방식으로 형성될 수 있지만, 여기에 한정되는 것만은 아니다.
제 1 보조 패턴(125a), 제 2 보조 패턴(125b), 제 1 연결부(L1) 및 제 2 연결부(L2)가 형성된 적층 구조물(S) 상에 상부 절연층(121b)이 형성된다. 이로써, 인쇄 회로 기판(110)이 구축된다.
제 1 연결부(L1) 및 제 2 연결부(L2)의 외측 단부가 각각 노출되도록 상부 절연층(121b)이 식각되어, 상부 절연층(121b)내에 콘택홀(도시되지 않음)이 형성된다. 예컨대, 상기 콘택홀은 레이저 드릴링 또는 식각 방식등 다양한 방식으로 형성될 수 있다. 상기 콘택홀 내부에 도전층을 매립하여, 제 1 연결부(L1)와 연결되는 제 1 콘택부(CT1) 및 제 2 연결부(L2)와 연결되는 제 2 콘택부(CT2)가 형성된다.
상부 절연층(121b) 상부에 도전층, 예컨대, 구리 박막을 이용하여 복수의 상부 도전 단자(130a~130d)가 형성된다. 상술하였듯이, 복수의 상부 도전 단자(130a~130d)는 TAB 방식으로 형성될 수 있으며, 복수의 상부 도전 단자(130a~130d)는 동일한 크기를 가지고 정해진 규격으로 배치될 수 있다. 본 실시예에서, 설명의 편의를 위하여, 빌드업층(121), 하부 절연층(121a) 및 상부 절연층(121b)을 구분하여 작성하였지만, 모두 동일한 절연 물질로 구성될 수 있다.
한편, 하부 절연층(121a) 저부 표면 가장자리에 공지의 방식으로 복수의 하부 도전 단자(135a~135c)가 형성될 수 있다. 상기 하부 도전 단자들(135a~135c)은 예를 들어 DIMM 커넥터(도 1의 150)의 내부 단자(152)와 전기적으로 접속되어, 외부로부터 제공되는 입출력 신호들을 포함하는 각종 신호를 제공받을 수 있다.
도면에 자세히 설명되지는 않았지만, 복수의 상부 도전 단자(130a~130d) 및 복수의 하부 도전 단자(135a~135c)는 인쇄 회로 기판(110) 내부의 도전층들(123)과 콘택(도시되지 않음)을 통해 적절히 전기적으로 연결될 수 있다. 경우에 따라, 인쇄 회로 기판(110)을 관통하는 쓰루 비아(through via:140)를 통해 상부 도전 단자(130d)와 하부 도전 단자(135c)가 직접 연결될 수도 있다.
이와 같이, 제 1 입출력 신호 단자(130a)는 상기 제 1 보조 패턴(125a)과 오버랩되고, 제 2 입출력 신호 단자(130c)는 상기 제 2 보조 패턴(125b)과 오버랩됨으로써, 제 1 보조 패턴(125a)과 제 1 입출력 단자(130a) 사이 및 제 2 보조 패턴(125b)과 제 2 입출력 단자(130c) 사이에 양방향 상호 캐패시터(Cma, Cmb)가 생성된다. 또한, 제 1 보조 패턴(125a)은 제 2 입출력 신호(S2)를 입력받고, 제 2 보조 패턴(125b)가 제 1 입출력 신호(S1)를 입력받기 때문에, 지속적으로 상호 캐패시터를 발생시킬 수 있다.
또한, 제 1 보조 패턴(125a)와 제 2 콘택부(CT2)가 제 1 입출력 신호 단자(130a)의 면적 범위내에 배치되고, 제 2 보조 패턴(125b)와 제 1 콘택부(CT1)가 제 2 입출력 신호 단자(130c)의 면적 범위내에 위치될 수 있도록, 제 1 및 제 2 보조 패턴(125a, 125b)은 상호 스태거(stagger)한 형태로 배치될 수 있다.
이와 같은 상호 캐패시터(Cma, Cmb)는 인접하는 입출력 신호 단자 사이에 발생되는 크로스토크를 효과적으로 감소시킬 수 있다. 이에 대하여, 하기에서 보다 자세히 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 크로스토크 발생을 설명하기 위한 도면이다. 도 6은 본 발명의 일 실시예에 따른 상호 캐패시턴스를 감소시키는 원리를 설명하기 위한 도면이다.
잘 알려진 바와 같이, 일반적으로 DIMM을 포함하는 반도체 집적 회로 시스템은 복수의 버스 라인을 통해 동시에 데이터가 스위칭되므로, I/O 신호 라인간의 크로스토크 문제가 매우 심각하다.
도 5를 참조하면, 크로스토크는 예를 들어, NEXT(near end crosstalk) 및 FEXT(far end crosstalk)로서 평가될 수 있다.
상기 NEXT는 입출력 신호(S)를 입력받는 제 1 입출력 신호 단자(130a)와 상기 제 2 입출력 신호 단자 (130c)의 근단(近端: P1과 P3 사이)에서 발생되는 크로스토크일 수 있다. 상기 FEXT는 제 1 입출력 신호 단자(130a) 및 제 2 입출력 신호 단자(130c)의 원단(遠端: P1과 P4 사이)에서 발생되는 크로스토크(이하, FEXT: far end crosstalk)일 수 있다. 이와 같은 NEXT 및 FEXT는 다음의 식으로 나타낼 수 있다.
(식 1)
NEXT ∝(Cm/C + Lm/L)
FEXT ∝(Cm/C -Lm/L)
여기서, Cm은 제 1 입출력 신호 단자(130a)와 제 3 입출력 신호 단자(130c)간의 상호 캐패시턴스(mutual Cmapacitance), C는 제 1 및 제 2 입출력 신호 단자(130a, 130c) 각각의 셀프 캐패시턴스, Lm은 제 1 및 제 2 입출력 신호 단자(130a, 130c) 간의 상호 인덕턴스(mutual inductance) 및 L은 제 1 및 제 2 입출력 신호 단자 (130a,130c) 각각의 셀프 인덕턴스를 나타낸다. 본 실시예의 설명의 편의를 위하여, 캐패시턴스와 캐패시터는 동일 부호를 부여할 것이며, 인덕턴스와 인덕터 역시 동일 부호를 부여할 것이다.
상호 인덕턴스(Lm)와 셀프 인덕턴스(L)가 상호 캐패시턴스(Cm) 및 셀프 캐패시턴스(C)에 비해 무시할만한 크기라고 할 때, FEXT 및 NEXT는 모두 상호 캐패시턴스(Cm)에 지배적인 영향을 받게 된다.
본 실시예에서는 상호 캐패시턴스(Cm)을 감소시키기 위하여, 제 1 입출력 신호 단자(130a)와 제 2 입출력 신호 단자(130c) 하부에 제 1 및 제 2 보조 패턴(125a, 125b)을 각각 배치하였다.
제 1 보조 패턴(125a)에 제 2 입출력 신호(S2)가 인가되고, 제 2 보조 패턴(125b)에 제 1 입출력 신호(S1)가 인가됨에 따라, 도 6에 도시된 바와 같이, 제 1 입출력 신호 단자(130a)와 제 1 보조 패턴(125a) 사이에 제 1 상호 캐패시터(Cma)가 발생되고, 제 2 입출력 신호 단자(130c)와 제 2 보조 패턴(125b) 사이에 제 2 상호 캐패시터(Cmb)가 발생된다.
이와 같은 제 1 상호 캐패시터(Cma), 상호 캐패시터(Cm) 및 제 2 상호 캐패시터(Cmb)는 도 6에 도시된 바와 같이, 제 1 입출력 신호(S1) 및 제 2 입출력 신호(S2)를 입력받는 단자들 사이에서 직렬로 연결된다. 이에 따라, 실질적인 제 1 상호 캐패시터(Cma), 상호 캐패시터(Cm) 및 제 2 상호 캐패시터(Cmb)의 유효 상호 캐패시턴스가 감소되어, FEXT를 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 보조 패턴의 삽입에 따른 FEXT 측정 결과를 보여주는 그래프이다.
도 7은 보조 패턴을 구비하지 않은 경우, 및 제 1 및 제 2 보조 패턴(125a, 125b)의 크기를 각각 제 1 크기에서 제 4 크기로 순차적으로 증대시킨 경우, FEXT를 측정한 결과를 보여준다. 여기서, 제 1 및 제 2 크기는 상부 도전 단자(130a, 130c)의 면적 범위 이내이고, 제 3 및 제 4 크기는 상부 도전 단자(130a, 130c)의 면적 범위 이상일 수 있다.
도 7에 따르면, 인쇄 회로 기판(110)내에 상부 도전 단자(130a,130c)와 오버랩되는 제 1 및 제 2 보조 패턴(125a, 125b)이 배치되는 경우, 보조 패턴이 구비되지 않은 경우보다 FEXT 특성이 현저히 낮아짐이 관찰되었다.
또한, 제 1 및 제 2 보조 패턴(125a, 125b)의 크기가 상부 도전 단자(130a,130c)의 면적 범위내에서 증대될수록, 상호 캐패시턴스(Cma,Cmb)가 증대되어, FEXT가 감소됨이 관찰되었다.
반면, 제 1 및 제 2 보조 패턴(125a,125b)이 상부 도전 단자(130a,130c)의 범위 이상으로 증대되는 경우, 예를 들어, 제 1 및 제 2 보조 패턴(125a,125b)이 제 3 및 제 4 크기를 갖는 경우, FEXT가 과도 상쇄(over-compensation)가 발생됨을 확인할 수 있다.
도 8은 본 발명의 일 실시예에 따른 인쇄 회로 기판(110)의 저면도이다.
도 8을 참조하면, 인쇄 회로 기판(110)의 저면에 형성되는 하부 도전 단자들(135)들 중 입출력 신호가 전달되는 제 1 및 제 2 하부 도전 단자들(135a, 135b)과 절연층을 사이에 두고 마주하도록 제 1 및 제 2 하부 보조 패턴(150a, 150b)을 더 형성할 수 있다.
상기 제 1 및 제 2 하부 보조 패턴(150a, 150b)은 인쇄 회로 기판(110)의 하부 절연층(121a)과 적층 구조물(S, 도 3 또는 도 4 참조), 예컨대, 최하부 빌드업층(121) 사이에, 제 1 및 제 2 하부 도전 단자들(135a,135b)와 각각 마주하는 위치에 형성될 수 있다. 상기 제 1 하부 보조 패턴(150a)은 제 1 하부 단자와(135a)와 적어도 일부가 오버랩되면서 제 2 하부 도전 단자(135b)와 연결부(L3) 및 콘택부(CT4)를 통해 전기적으로 연결될 수 있다.
상기 제 2 하부 보조 패턴(150b)은 제 2 하부 도전 단자(135b)와 적어도 일부가 오버랩되면서 상기 제 1 하부 도전 단자(135a)와 연결부(L4) 및 콘택부(CT5)를 통해 전기적으로 연결될 수 있다.
DIMM(100)의 하부 도전 단자들(135a, 135b)과 적어도 일부가 오버랩되는 보조 패턴들을 인쇄 회로 기판(110)내에 형성하므로써, 입출력 신호를 전달하는 인접 하부 도전 단자들간의 상호 캐패시턴스를 상쇄시킬 수 있다.
본 실시예는 입출력 신호를 전달하는 상하부 도전 단자 각각과 마주하도록 인쇄 회로 기판내에 보조 패턴을 형성한다. 이에 따라, 보조 패턴에 의해 발생되는 상호 캐패시터에 의해, FEXT의 상승 요인인 상호 캐패시턴스를 감소(상쇄)시키므로써, 인접 단자간의 크로스토크를 줄일 수 있다.
또한, 상기 보조 패턴은 자신과 마주하지 않는 다른 입출력 신호를 인가받는 입출력 신호 단자(입출력 신호 패드)와 전기적으로 연결됨으로써, 마주하는 입출력 신호 단자(혹은 입출력 신호 패드)와 지속적으로 상호 캐패시터를 발생시킬 수 있다. 이에 따라, 입출력 신호 레벨이 변경되더라도, FEXT 특성을 확보할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 인쇄 회로 기판 130a~130d: 상부 도전 단자
125a, 125b : 보조 패턴 135a~135c: 도전 패드
150a, 150b: 보조 패드 L1,L2,L3,L4 : 연결부
Cm, Cma, Cmb: 상호 캐패시터(상호 캐패시턴스)
125a, 125b : 보조 패턴 135a~135c: 도전 패드
150a, 150b: 보조 패드 L1,L2,L3,L4 : 연결부
Cm, Cma, Cmb: 상호 캐패시터(상호 캐패시턴스)
Claims (19)
- 제 1 표면 및 제 2 표면을 포함하는 인쇄 회로 기판;
상기 인쇄 회로 기판의 상기 제 1 표면에 배열되는 복수의 도전 단자들;
상기 인쇄 회로 기판의 상기 제 2 표면에 배열되는 복수의 도전 단자들; 및
상기 인쇄 회로 기판 내부에, 상기 제 1 표면에 형성되는 상기 복수의 도전 단자들 중 다양한 입출력 신호를 전달하는 상기 제 1 표면에 배열된 도전 단자들 각각과 절연층을 사이에 두고 마주하도록 배열되는 도전형의 보조 패턴들을 포함하는 반도체 모듈. - 제 1 항에 있어서,
상기 제 1 표면에 배열되는 복수의 도전 단자는 제 1 입출력 신호를 제공받는 제 1 입출력 신호 단자 및 제 2 입출력 신호를 제공받는 제 2 입출력 신호 단자를 포함하고,
상기 보조 패턴은,
상기 제 2 입출력 신호를 입력받고, 상기 제 1 입출력 신호 단자와 상기 절연층을 사이에 두고 적어도 일부가 마주하도록 위치되는 제 1 보조 패턴, 및
상기 제 1 입출력 신호를 입력받고, 상기 제 2 입출력 신호 단자와 상기 절연층을 사이에 두고 적어도 일부가 마주하도록 위치되는 제 2 보조 패턴을 포함하는 반도체 모듈. - 제 1 항에 있어서,
상기 제 1 보조 패턴의 일측으로부터 상기 제 2 입출력 신호 단자와 마주하는 위치로 인출된 제 1 연결부;
상기 제 1 연결부와 상기 제 2 입출력 신호 단자간을 연결시키는 제 1 콘택부;
상기 제 2 보조 패턴의 타측으로부터 상기 제 1 입출력 신호 단자와 마주하는 위치로 인출된 제 2 연결부; 및
상기 제 2 연결부와 상기 제 1 입출력 신호 단자간을 연결시키는 제 2 콘택부를 포함하는 반도체 모듈. - 제 1 항에 있어서,
상기 인쇄 회로 기판은,
하부 절연층, 및
상기 하부 절연층과 상기 절연층 사이에 교대로 적층된 복수의 도전층 및 복수의 빌드업층을 포함하며,
상기 보조 패턴들은 최상부에 위치한 상기 빌드업층과 상기 절연층 사이에 개재되는 반도체 모듈. - 제 1 항에 있어서,
상기 인쇄 회로 기판 내에, 상기 제 2 표면에 배열되는 상기 복수의 도전 단자들 중 상기 다양한 입출력 신호를 전달하는 상기 제 2 표면의 도전 단자들과 하부 절연층을 사이에 두고 적어도 일부가 마주하도록 배치되는 하부 보조 패턴을 더 포함하는 반도체 모듈. - 제 5 항에 있어서,
상기 제 2 표면에 배열되는 상기 복수의 도전 단자는 제 1 입출력 신호를 제공받는 제 1 입출력 신호 단자 및 제 2 입출력 신호를 제공받는 제 2 입출력 단자를 포함하고,
상기 하부 보조 패턴은,
상기 제 2 입출력 신호를 입력받고, 상기 제 2 표면의 상기 제 1 입출력 신호 단자와 마주하도록 배치되는 제 1 하부 보조 패턴, 및
상기 제 1 입출력 신호를 입력받고, 상기 제 2 표면의 상기 제 2 입출력 신호 단자와 마주하도록 배치되는 제 2 하부 보조 패턴을 포함하는 반도체 모듈. - 제 5 항에 있어서,
상기 인쇄 회로 기판은,
상기 하부 절연층과 상기 절연층 사이에, 교대로 적층된 복수의 도전층 및 복수의 빌드업층을 포함하며,
상기 하부 보조 패턴들은 최하부에 위치된 상기 빌드업층과 상기 하부 절연층 사이에 개재되는 반도체 모듈. - 제 1 항에 있어서,
상기 제 1 표면에 배열되는 상기 복수의 도전 단자들 중 적어도 하나와 상기 제 2 표면에 배열되는 상기 복수의 도전 단자들 중 적어도 하나를 연결하는 TSV(through silicon via)를 더 포함하는 반도체 모듈. - 제 1 표면 및 제 2 표면을 포함하는 인쇄 회로 기판;
상기 인쇄 회로 기판의 상기 제 1 표면에 실장된 복수의 반도체 칩;
상기 인쇄 회로 기판의 상기 제 1 표면 가장자리에 위치되어, 상기 복수의 반도체 칩에 다양한 입출력 신호를 포함하는 각종 신호들을 전달하는 복수의 도전 단자; 및
상기 인쇄 회로 기판 내부에 형성되며, 상기 복수의 도전 단자들 중 상기 다양한 입출력 신호를 전달하는 도전 단자들과 마주하는 위치에 배치되는 복수의 보조 패턴들을 포함하며,
상기 보조 패턴들 각각은 상기 입출력 신호를 전달하는 상기 도전 단자와 절연층을 사이에 두고 적어도 일부가 마주하도록 배치되고, 자신과 마주하지 않는 다른 종류의 입출력 신호를 전달하는 상기 도전 단자 중 하나와 전기적으로 연결되는 반도체 모듈. - 제 9 항에 있어서,
상기 인쇄 회로 기판의 상기 제 2 표면 가장자리에 위치되어, 상기 다양한 입출력 신호를 포함하는 상기 각종 신호를 전달받는 복수의 도전 단자를 더 포함하는 반도체 모듈. - 제 10 항에 있어서,
상기 다양한 입출력 신호를 전달하는 상기 제 2 표면의 도전 단자들과 하부 절연층을 사이에 두고 마주하도록 상기 인쇄 회로 기판내에 배치되는 하부 보조 패턴들을 더 포함하는 반도체 모듈. - 제 11 항에 있어서,
상기 하부 보조 패턴들은 자신과 마주하지 않는 다른 종류의 입출력 신호를 전달하는 상기 제 2 표면에 배열되는 상기 도전 단자 중 하나와 전기적으로 연결되는 반도체 모듈. - 하부 절연층, 상기 하부 절연층 상부에 형성되며 교대로 적층되는 절연성을 갖는 복수의 빌드업층 및 복수의 도전층으로 구성되는 적층 구조물, 및 상기 적층 구조물 상부에 형성되는 상부 절연층을 포함하는 인쇄 회로 기판;
상기 하부 절연층의 저부의 일측 가장자리에 배열되며, 다양한 입출력 신호를 포함하는 각종 신호들을 입력받는 복수의 하부 도전 단자;
상기 상부 절연층 상부의 일측 가장자리에 형성되며, 상기 다양한 입출력 신호를 포함하는 상기 각종 신호들을 입력받는 복수의 상부 도전 단자;
상기 하부 절연층과 상기 적층 구조물 사이에, 상기 복수의 하부 단자들 중 선택되는 적어도 2개 이상의 하부 도전 단자와 각각 마주하도록 형성되는 도전형의 하부 보조 패턴; 및
상기 상부 절연층과 상기 적층 구조물 사이에, 상기 복수의 상부 도전 단자들 중 선택되는 적어도 2개의 상부 도전 단자와 각각 마주하도록 형성되는 도전형의 보조 패턴을 포함하는 반도체 모듈. - 제 13 항에 있어서,
상기 하부 보조 패턴은 상기 복수의 하부 도전 단자들 중 상기 입출력 신호들을 전달하는 하부 도전 단자들과 각각 마주하도록 형성되는 반도체 모듈. - 제 14 항에 있어서,
상기 하부 보조 패턴은 자신과 마주하지 않는 다른 종류의 입출력 신호를 전달하는 상기 하부 도전 단자와 전기적으로 연결되는 반도체 모듈. - 제 15 항에 있어서,
상기 하부 절연층과 상기 적층 구조물의 사이에 위치되며, 해당 하부 보조 패턴의 일측 또는 타측 가장자리로부터 상기 다른 종류의 입출력 신호를 전달하는 상기 하부 도전 단자와 마주하는 위치까지 연장되는 연결부; 및
상기 연결부 및 상기 다른 종류의 입출력 신호를 전달하는 상기 하부 도전 단자간을 전기적으로 연결하는 콘택부를 더 포함하는 반도체 모듈. - 제 13 항에 있어서,
상기 보조 패턴은 상기 복수의 상부 도전 단자들 중 상기 입출력 신호들을 입력받는 상부 도전 단자들과 각각 마주하도록 형성되는 반도체 모듈. - 제 17 항에 있어서,
상기 보조 패턴은 자신과 마주하지 않는 다른 종류의 입출력 신호를 입력받는 상기 상부 도전 단자와 전기적으로 연결되는 반도체 모듈. - 제 18 항에 있어서,
상기 적층 구조물과 상기 상부 절연층 사이에 위치되며, 해당 보조 패턴의 일측 또는 타측 가장자리로부터 상기 다른 종류의 입출력 신호를 입력받는 상기 상부 도전 단자와 마주하는 위치까지 연장되는 연결부; 및
상기 연결부 및 상기 다른 종류의 입출력 신호를 입력받는 상기 상부 도전 단자간을 전기적으로 연결하는 콘택부를 더 포함하는 반도체 모듈.
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|---|---|---|---|---|
| US6008534A (en) * | 1998-01-14 | 1999-12-28 | Lsi Logic Corporation | Integrated circuit package having signal traces interposed between power and ground conductors in order to form stripline transmission lines |
| TWI270195B (en) * | 2003-07-30 | 2007-01-01 | Innochips Technology | Complex laminated chip element |
| TWI272683B (en) * | 2004-05-24 | 2007-02-01 | Sanyo Electric Co | Semiconductor device and manufacturing method thereof |
| JP4674850B2 (ja) * | 2005-02-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4731291B2 (ja) * | 2005-11-25 | 2011-07-20 | 京セラ株式会社 | 電子部品封止用基板およびそれを用いた電子装置、電子装置の製造方法 |
| US20070205498A1 (en) * | 2006-03-02 | 2007-09-06 | Qimonda North America Corp. | Signal Routing in a Multilayered Printed Circuit Board |
| US7344402B2 (en) * | 2006-03-16 | 2008-03-18 | Lenovo Pte. Ltd. | Apparatus and method for component module insertion and removal protection |
| TW200818451A (en) * | 2006-06-02 | 2008-04-16 | Renesas Tech Corp | Semiconductor device |
| JP4983288B2 (ja) | 2007-02-14 | 2012-07-25 | 富士通株式会社 | 多層配線基板およびその製造方法 |
| KR20090114628A (ko) | 2008-04-30 | 2009-11-04 | 주식회사 하이닉스반도체 | 인쇄회로기판 |
| CN201478290U (zh) * | 2009-08-04 | 2010-05-19 | 太聚能源股份有限公司 | 半导体芯片模块 |
| JP5413597B2 (ja) * | 2010-03-01 | 2014-02-12 | 新光電気工業株式会社 | 配線基板 |
| US9041221B2 (en) * | 2010-12-24 | 2015-05-26 | Panasonic Intellectual Property Management Co., Ltd. | Electronic component implementing structure intermediate body, electronic component implementing structure body and manufacturing method of electronic component implementing structure body |
| US9462677B2 (en) * | 2011-12-21 | 2016-10-04 | Intel Corporation | Minimizing crosstalk in a data transfer device |
| JP6058349B2 (ja) * | 2012-10-24 | 2017-01-11 | ルネサスエレクトロニクス株式会社 | 電子装置及び半導体装置 |
| US9257792B2 (en) | 2013-03-14 | 2016-02-09 | Panduit Corp. | Connectors and systems having improved crosstalk performance |
| CN106233461B (zh) * | 2014-04-24 | 2019-03-15 | 瑞萨电子株式会社 | 半导体装置及其制造方法 |
| KR102233068B1 (ko) * | 2014-09-01 | 2021-03-30 | 삼성전자주식회사 | 반도체 메모리 장치의 결함 메모리 셀 리페어 방법 |
| JP2016201442A (ja) * | 2015-04-09 | 2016-12-01 | 富士電機株式会社 | 半導体装置及び三端子コンデンサ |
| JP6543129B2 (ja) * | 2015-07-29 | 2019-07-10 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| CN106486736B (zh) * | 2015-08-28 | 2019-10-18 | 爱思开海力士有限公司 | 立体式电磁干扰抑制结构及具有该立体式电磁干扰抑制结构的电子装置 |
| KR20170039451A (ko) * | 2015-10-01 | 2017-04-11 | 삼성전자주식회사 | 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템 |
| US10396044B2 (en) * | 2015-10-15 | 2019-08-27 | Renesas Electronics Corporation | Semiconductor device |
| KR102567364B1 (ko) * | 2016-01-27 | 2023-08-16 | 삼성전자주식회사 | 안테나 보조 장치 및 이를 포함하는 전자 장치 |
| US10317932B2 (en) | 2016-07-02 | 2019-06-11 | Intel Corporation | Capacitive structures for crosstalk reduction |
| US10091873B1 (en) | 2017-06-22 | 2018-10-02 | Innovium, Inc. | Printed circuit board and integrated circuit package |
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