KR20020071734A - 포인트 대 포인트 버스 구성을 갖는 메모리 시스템 - Google Patents
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Abstract
Description
Claims (51)
- 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:메모리 장치 및 제 1 버퍼를 구비하되, 상기 제 1 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 2 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈;상기 기입 명령이 상기 메모리 시스템에 있는 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 그리고 상기 기입 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 상기 제 1 메모리 모듈; 및상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 제 2 버퍼로 데이터를 독출하기 위해 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 상기 제 1 메모리 모듈을 포함하며; 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
- 제 1 항에 있어서,상기 메모리 모듈은, 상기 제 2 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 더 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 1 항에 있어서,상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호에 응답해서 상기 메모리 장치로부터 리턴된 클럭 신호인 것을 특징으로 하는 메모리 모듈.
- 제 3 항에 있어서,상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 전송 경로 상에 발생되는 것을 특징으로 하는 메모리 모듈.
- 제 4 항에 있어서,상기 메모리 모듈은, 상기 메모리 독출 클럭 신호 및 상기 메모리 기입 클럭 신호의 상기 전송 경로에 연결된 더미 로드를 더 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 4 항에 있어서,상기 메모리 독출 클럭 신호의 상기 전송 경로와 상기 메모리 기입 클럭 신호의 전송 경로는, 상기 메모리와 상기 제 2 버퍼 사이에서 상기 데이터 신호들의 전송 경로의 그것과 실질적으로 동일한 것을 특징으로 하는 메모리 모듈.
- 제 1 항에 있어서,상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 발생되어, 상기 제 2 기입 클럭 신호가 상기 제 2 메모리 모듈 상에 있는 상기 제 2 버퍼로 전송되는 것을 특징으로 하는 메모리 모듈.
- 제 7 항에 있어서,상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 상기 제 1 메모리 모듈 상에 있는 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는 것을 특징으로 하는 메모리 모듈.
- 제 1 항에 있어서,상기 제 2 버퍼는, 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되었는지 여부를 결정하기 위해서, 상기 제 1 버퍼에서 발생된 디코딩 신호를 받아들이는것을 특징으로 하는 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
- 제 10 항에 있어서,상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:메모리 장치 및 제 1 버퍼를 구비하되, 상기 제 1 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 제 2 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및상기 기입 명령이 상기 메모리 시스템에 있는 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 상기 제 1 메모리 모듈을 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 제 2 버퍼에게 데이터를 독출하기 위해, 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하며, 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
- 제 14 항에 있어서,상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호에 응답해서 상기 메모리 장치로부터 리턴된 클럭 신호인 것을 특징으로 하는 메모리 모듈.
- 제 14 항에 있어서,상기 메모리 모듈은, 상기 메모리 독출 클럭 신호 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 더미 로드를 더 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 14 항에 있어서,상기 메모리 모듈은, 상기 메모리 독출 클럭 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 위상 동기 루프 또는 지연 동기 루프를 더 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 메모리 시스템에 있는 상기 제 1 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 제 2 버퍼는, 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되는지여부를 결정하기 위해, 상기 제 1 버퍼부터 발생되는 디코딩 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
- 제 20 항에 있어서,상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 상기 제 1 메모리 모듈 상에 있는 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는 것을 특징으로 하는 메모리 모듈.
- 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 상기 제 1 메모리 모듈을 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 23 항에 있어서,상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 24 항에 있어서,상기 제 2 기입 클럭 신호는, 상기 제 1 기입 클럭 신호에 응답해서 상기 제 1 메모리 모듈 상에 있는 위상 동기 루프 또는 지연 동기 루프에 의해 발생되는 것을 특징으로 하는 메모리 모듈.
- 제 23 항에 있어서,상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 데이터를 독출하기 위해, 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 26 항에 있어서,상기 메모리 독출 클럭 신호는, 상기 메모리 기입 클럭 신호에 응답해서 상기 메모리 장치로부터 리턴된 클럭 신호인 것을 특징으로 하는 메모리 모듈.
- 제 26 항에 있어서,상기 메모리 모듈은, 상기 메모리 독출 클럭 신호 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 더미 로드를 더 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 26 항에 있어서,상기 메모리 모듈은, 상기 메모리 독출 클럭 및 상기 메모리 기입 클럭 신호의 전송 경로에 연결된 위상 동기 루프 또는 지연 동기 루프를 더 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 23 항에 있어서,상기 메모리 모듈은, 상기 독출 명령이 상기 메모리 시스템 내의 상기 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 23 항에 있어서,상기 버퍼는, 제 1 버퍼 및 제 2 버퍼를 포함하며, 상기 제 2 버퍼는 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되는지 여부를 결정하기 위해 상기 제 1 버퍼로부터 발생된 디코딩 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
- 제 27 항에 있어서,상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
- 제 28 항에 있어서,상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼로 데이터를 독출하기 위해 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 상기 제 1 메모리 모듈을 포함하며; 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
- 제 34 항에 있어서,상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 34 항에 있어서,상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 34 항에 있어서,상기 제 1 메모리 모듈은, 상기 독출 명령이 상기 메모리 시스템 내의 상기 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 독출하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 34 항에 있어서,상기 버퍼는, 제 1 버퍼 및 제 2 버퍼를 포함하며, 상기 제 2 버퍼는 상기 제 1 메모리 모듈 상에 있는 상기 메모리 장치 또는 상기 제 2 메모리 모듈 상에 있는 상기 메모리 장치로부터 데이터가 억세스 되는지 여부를 결정하기 위해 상기 제 1 버퍼로부터 발생된 디코딩 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
- 제 38 항에 있어서,상기 제 1 버퍼는, 제 1 레이턴시 신호를 받아들이고, 상기 제 1 기입 클럭 신호에 응답해서 버퍼링된 상기 제 1 레이턴시 신호를 상기 메모리 장치에게 전송하는 것을 특징으로 하는 메모리 모듈.
- 제 39 항에 있어서,상기 제 1 버퍼는, 상기 제 1 레이턴시 신호에 응답해서 제 2 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 메모리 시스템에 사용되기 위한 메모리 모듈에 있어서:메모리 장치 및 버퍼를 구비하되, 상기 버퍼는 기입 또는 독출 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이고, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되어 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈; 및상기 독출 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 독출하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 상기 제 1 메모리 모듈을 포함하는 것을 특징으로 하는 메모리 모듈.
- 제 41 항에 있어서,상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 메모리 시스템 내의 상기 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 41 항에 있어서,상기 제 1 메모리 모듈은, 상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
- 제 41 항에 있어서,상기 메모리 모듈은, 상기 독출 명령이 상기 제 1 메모리 모듈에 있는 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하며, 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 메모리 모듈.
- 독출 또는 기입 명령을 구비하는 제어 신호, 및 제 1 기입 클럭 신호를 발생하기 위한 메모리 컨트롤러; 및메모리 장치와 버퍼를 구비하되, 상기 버퍼는 제 1 데이터 버스와 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호 및 상기 제어 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈을 포함하며;상기 제 1 메모리 모듈은 기입 명령어가 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 상기 기입 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하고; 그리고상기 제 1 메모리 모듈은 상기 독출 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
- 독출 또는 기입 명령을 구비하는 제어 신호, 및 제 1 기입 클럭 신호를 발생하기 위한 메모리 컨트롤러;제 1 독출 클럭 신호를 발생하기 위한 독출 클럭 발생기; 및메모리 장치와 버퍼를 구비하되, 상기 버퍼는 제 1 데이터 버스와 제 2 데이터 버스에 연결되어, 상기 제 1 기입 클럭 신호 및 상기 제어 신호를 제 1 전송 방향으로 받아들이고, 제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이는 제 1 메모리 모듈을 포함하며;상기 제 1 메모리 모듈은 기입 명령어가 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 상기 제 1 전송 방향으로 발생하고, 상기 기입 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하고;상기 제 1 메모리 모듈은 상기 독출 명령어가 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하고; 그리고상기 제 1 메모리 모듈은 상기 버퍼로부터 데이터를 전송하기 위해 상기 제 1 독출 클럭 신호에 응답해서 제 2 독출 클럭 신호를 상기 제 2 전송 방향으로 발생하는 것을 특징으로 하는 메모리 시스템.
- 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:메모리 장치를 구비한 제 1 메모리 모듈 상의 제 1 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;상기 제 1 메모리 모듈 상의 제 1 데이터 버스 및 제 2 데이터 버스에 연결된 제 2 버퍼에서 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 상기 제 1 독출 클럭 신호를 상기 제 2 전송 방향으로 받아들이는 단계;상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 상기 제 1 전송 방향으로 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하고, 그리고 상기 기입 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타내는 경우, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 단계; 및상기 독출 명령이 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터를 독출하기 위해, 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 단계를 포함하되; 상기 메모리 기입 클럭 신호는 상기 제 1 기입 클럭 신호에 응답해서 발생되는 것을 특징으로 하는 클럭 신호 발생 방법.
- 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:메모리 장치를 구비한 제 1 메모리 모듈 상의 제 1 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;상기 제 1 메모리 모듈 상의 제 1 데이터 버스 및 제 2 데이터 버스에 연결된 제 2 버퍼에서 상기 제 1 기입 클럭 신호를 상기 제 1 전송 방향으로 받아들이고, 상기 제 1 독출 클럭 신호를 상기 제 2 전송 방향으로 받아들이는 단계; 및상기 기입 명령이 상기 메모리 시스템 내의 제 2 메모리 모듈에게 데이터가 기입되는 것을 나타내는 경우, 상기 제 2 버퍼로부터 데이터를 상기 제 1 전송 방향으로 전송하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 기입 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
- 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:메모리 장치를 구비한 제 1 메모리 모듈 상의 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이되, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되는 단계; 및상기 기입 명령이 상기 제 1 모듈 내의 상기 메모리 장치에게 데이터가 기입되는 것을 나타낼 때, 상기 버퍼로부터 상기 메모리 장치로 데이터를 기입하기 위해, 상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
- 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:메모리 장치를 구비한 제 1 메모리 모듈 상의 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이되, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되는 단계;상기 제 1 기입 클럭 신호에 응답해서 메모리 기입 클럭 신호를 발생하는 단계; 및상기 독출 클럭 신호가 상기 제 1 메모리 모듈 내의 상기 메모리 장치로부터 데이터가 독출되는 것을 나타내는 경우, 상기 메모리 장치로부터 상기 버퍼에게 데이터가 독출되기 위해, 상기 메모리 기입 클럭 신호에 응답해서 메모리 독출 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
- 메모리 시스템 내에서 클럭 신호들을 발생하는 방법에 있어서:메모리 장치를 구비한 제 1 메모리 모듈 상의 버퍼에서, 독출 또는 기입 명령을 구비한 제어 신호, 및 제 1 기입 클럭 신호를 제 1 전송 방향으로 받아들이는 단계;제 1 독출 클럭 신호를 제 2 전송 방향으로 받아들이되, 상기 버퍼는 제 1 데이터 버스 및 제 2 데이터 버스에 연결되는 단계; 및상기 독출 클럭 신호가 상기 메모리 시스템 내의 제 2 메모리 모듈로부터 데이터가 독출되는 것을 나타내는 경우, 상기 버퍼로부터 데이터가 상기 제 2 전송 방향으로 전송되기 위해, 상기 제 1 기입 클럭 신호에 응답해서 제 2 독출 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 발생 방법.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US27389001P | 2001-03-06 | 2001-03-06 | |
US60/273,890 | 2001-03-06 | ||
US10/079,097 US6877079B2 (en) | 2001-03-06 | 2002-02-20 | Memory system having point-to-point bus configuration |
US10/079,097 | 2002-02-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020071734A true KR20020071734A (ko) | 2002-09-13 |
KR100450672B1 KR100450672B1 (ko) | 2004-10-01 |
Family
ID=26761612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0010538A KR100450672B1 (ko) | 2001-03-06 | 2002-02-27 | 포인트 대 포인트 버스 구성을 갖는 메모리 시스템 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6877079B2 (ko) |
JP (1) | JP4212281B2 (ko) |
KR (1) | KR100450672B1 (ko) |
DE (1) | DE10210904A1 (ko) |
IT (1) | ITMI20020471A1 (ko) |
TW (1) | TW548546B (ko) |
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- 2002-03-06 IT IT2002MI000471A patent/ITMI20020471A1/it unknown
- 2002-03-06 TW TW091104126A patent/TW548546B/zh not_active IP Right Cessation
- 2002-03-06 DE DE10210904A patent/DE10210904A1/de not_active Withdrawn
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JP2002278914A (ja) | 2002-09-27 |
ITMI20020471A0 (it) | 2002-03-06 |
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ITMI20020471A1 (it) | 2003-09-08 |
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JP4212281B2 (ja) | 2009-01-21 |
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Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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