JP2001176269A - アドレス指定可能メモリ素子のアドレス・ラップ機能 - Google Patents

Abstract

(57)【要約】 【課題】 データ・ワードのアドレス部分を分離可能に
し、メモリ・アレイ内の記憶内容を乱すことなく、その
アドレス部分が異なる目的のために使用されることを可
能にする選択可能な機能を提供すること。 【解決手段】 １態様では、入力ポート２４２及び出力
ポート２１６を有し、複数のアドレス指定可能記憶位置
を含むメモリ・アレイ２３２を有するメモリ・アセンブ
リにおいて、複数のアドレス指定可能記憶位置に記憶さ
れる情報を乱すことなく、データ経路内に現れるデータ
のアドレス情報部分２１２を、メモリ・アレイ２３２を
バイパスして別の処理経路７７０、７７１に仕向ける選
択的機能を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ素子の内容を
乱すことなく、追加の利用のためにデータのアドレス部
分をラップ（wrap）する、アドレス指定可能なランダム
・アクセス・メモリと関連して使用可能なラップ機能を
提供することに関し、特に、メモリ・アセンブリの記憶
部を選択的にバイパスし、付随的なアプリケーションに
おける使用のために、アドレス部分を伝搬する特殊コマ
ンドまたは機能に関する。

【０００２】

【従来の技術】多くのデータ処理オペレーションでは、
処理される情報は、記憶される蓄積部分、及びメモリ・
アレイにその記憶場所を示す識別部分を伝搬する、増分
またはワードの形式を取る。技術の進歩によりアレイは
巨大化し、ハウスキーピング及び制御回路が非常に複雑
化し、記憶情報が大規模且つ貴重となった。スピード及
びサイズ的に絶えず増加する環境に置かれるこうしたア
レイに関して、例えばテスト、タイミング、及びコンポ
ーネント・ドリフトの問題がずっと存在する。メモリ・
アレイが、半導体集積回路に組み立てられるアドレス指
定可能素子から成る場合、アクセス指定能力及び操作制
約が品質及び信頼性保守テスト及び別の能力の追加を厳
しく制限する。

【０００３】技術の進歩により、将来の動的アドレス指
定可能アレイ素子では、アドレス情報が適切に受信され
ていることの確認や、データが送出または獲得されるタ
イミングにおいて、調整を必要とする信号技術を使用す
るであろうと予想されている。更に、コンポーネントが
ドリフトするとき、或いはアドレス指定可能素子が長期
間の非活動状態から脱する際に、温度変化または電圧変
化によりタイミング変化を経験したと判明するとき、周
期的にタイミングを再初期化することが望ましい。

【０００４】

【発明が解決しようとする課題】メモリ・アレイ内に記
憶される情報に干渉することなく、アレイ内の個々のメ
モリ素子に対して、条件を維持及び再確立できるように
することが求められている。

【０００５】

【課題を解決するための手段】本発明は、データ・ワー
ドのアドレス部分を、記憶可能な内容部分から分離する
ことを可能にし、メモリ・アレイ内の記憶内容を乱すこ
となく、そのアドレス部分が異なる目的のために使用さ
れることを可能にする選択可能な機能である。本発明
は、アドレス、インピーダンス較正、タイミング、及び
メモリ・アレイ全体の領域内及び領域間で発生するコン
ポーネント・ドリフトなどの諸項目のエラーに対して、
信号の分析を可能にするコマンド機能と見なされ得る。

【０００６】アドレス指定のテスト技術の向上により、
半導体集積素子などのメモリ素子のアドレス・バス上の
情報が、素子のデータ・ピンに直接経路指定され、次に
素子の制御装置に戻されて、制御装置がアドレス線上に
送信した情報を、データ線上で受信される情報と比較す
ることにより、メモリ・アレイの記憶内容を乱すことな
く、アドレス線またはデータ線に故障が存在するか否を
判断する。技術の進歩はデータに応答した、選択可能な
アレイ回路の変更を含み、それによりアレイの記憶部分
が分離され、データのアドレス部分が再度経路指定され
て、タイミング、検証、及びコンポーネント・ドリフト
の修正目的などの操作のために、再度機能化される。

【０００７】本発明の原理は、ダブル・データ・レート
素子を有するシンクロナス・ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭ−ＤＤＲ）から成るメモ
リ・システムにおいて示される。

【０００８】

【発明の実施の形態】は、本発明書ではバーＸと記載す
る。

【０００９】本発明の選択可能な機能は、データのアド
レス部分を記憶内容部分から分離することを可能にし、
それにより、そのアドレス部分を異なる目的のために使
用可能にするもので、ハードウェアの追加、ソフトウェ
ア命令、或いはそれらの組み合わせなどの多くの方法に
より実現され得る。実施形態は、記憶アレイがバイパス
されるグループと、記憶アレイが分離され、アドレス・
データが再度経路指定されて、他の目的に使用されるグ
ループとに分類される。両方のタイプのグループにおい
て、メモリ内容は影響を受けない。本発明は、アドレス
指定可能メモリ・アセンブリに実際に記憶されるデータ
の内容を乱すことなく、メモリ・アセンブリにおけるア
ドレス、タイミング、インピーダンス変化、及びコンポ
ーネント・ドリフトなどの、こうしたデータ経路内の変
化の分析、検証及び修正を可能にするコマンドまたはラ
ップ機能と見なされ得る。メモリ・アセンブリは、記憶
及び制御エンティティの相関配置により構成される。図
１乃至図１１には、典型的なダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）が示され、これはカード
及びボード上に標準的なパッケージにより組み立てられ
るコンポーネント、データ経路、及び制御から成る。本
発明はクリティカルなタイプのデータ経路を分析し、メ
モリ内に記憶され得るデータを乱すことなく、適切な制
限内で相互関係を維持するように、それらを修正する能
力を提供するものである。

【００１０】図１乃至図１１を参照すると、図１はデュ
アル・インライン・パッケージなどの典型的なパッケー
ジの半導体集積回路などの、基本的なアドレス指定可能
メモリ素子を示し、本発明に関連するピン及び端子には
参照番号が割当てられている。図１では、半導体集積回
路素子が１０１とラベル付けされ、全ての信号ピンが記
載されている。アドレス・ピンＡ０乃至Ａ１２は１０２
とラベル付けされ、行及び列によりメモリ内容をアドレ
ス指定する。選択ピンＢＡ０乃至ＢＡ１のバンク１０３
は、４つの内部メモリ・バンクの１つをアドレス指定
し、コマンド・ピンＲＡＳ、ＣＡＳ、ＷＥ及びＣＳ１０
４は、それぞれ行アドレス、列アドレス、書込み許可、
及びチップ選択を表す。差動クロック対すなわちＣＬＫ
及びバーＣＬＫ１０５は、チップ内の動作をシステム・
クロックに同期させるもので、クロック許可ピンＣＫＥ
１０６は、クロックを許可及び禁止する。チップのデー
タ幅に応じて、図１にＤＱ０乃至ＤＱ１５として示され
る４個、８個または１６個のデータ・ポートが存在し、
ＵＤＱＳ、ＬＤＱＳ１０７は各々８データ・ビットに対
応する。データ・ポートは読出し情報データを送信した
り、書込み情報データを受信するために使用される。ス
トローブは読出しまたは受信操作に際して、データと共
に駆動され、ストローブ・パルスの立上りエッジ及び立
下りエッジの両方において存在するデータに対して、ク
ロックの機能を果たす。更に、内部回路のための電源ピ
ンＶＤＤ及びＶＳＳ、データ及びストローブ・ピンのた
めのＩ／Ｏ電源ピンＶＤＤＱ及びＶＳＳＱ、及びデータ
を受信するための基準電圧Ｖrefピンが存在する。

【００１１】図１乃至図３はまとめて、典型的なダブル
・データ・レート・シンクロナス・ダイナミック・ラン
ダム・アクセス・メモリ（ＳＤＲＡＭ−ＤＤＲ）の相互
接続機能要素を示す。参照番号が本発明に関連する要素
に割当てられており、またアドレス精度の分析において
不可欠なデータ経路位置に当たるアドレス及びデータ・
ポートを有する、アドレス指定可能半導体素子について
も示されている。

【００１２】図２乃至図３は、ランダム・アクセス・メ
モリ（ＲＡＭ）素子の主要部分の接続を示す機能図であ
る。図２では、クロック２０２がアドレス・レジスタ２
１２において、アドレス２０６及びメモリ・バンク・ア
ドレス２０４を受信するために使用される。タイミング
・レジスタ２０５では、クロックがチップ選択コマンド
２０１、及びＲＡＳ、ＣＡＳ及びＷＥコマンド２０３と
共に受信される。クロック信号は遅延ロックド・ループ
２０８により遅延されて、データ・ストローブ発生器２
１４を駆動するために使用され、読出し操作においてク
ロック及び出力データが同位相となるように、出力デー
タを出力バッファ２１６を通じて同期させる。

【００１３】タイミング・レジスタ２０５は、アドレス
・バス２１０が行バッファ２１８に仕向けられるか、列
バッファ２２０に仕向けられるかを判断するために使用
される。バンク活動化または行選択は、例えば、チップ
選択２０１がロウ、ＲＡＳがロウで、ＣＡＳがハイのと
き、発生する。それに対して読出しまたは書込みまたは
列選択は、例えばチップ選択２０１がロウで、ＲＡＳ及
びＣＡＳの両方がロウのとき、発生する。

【００１４】図４には、ＤＲＡＭにおける状態を示す機
能真理値表が示される。

【００１５】図２乃至図３に戻り、行が選択され、行ア
ドレスが行デコーダ２２２によりデコードされる状態で
は、１３のアドレス・ビットがデータ・アレイ２３２内
の８１９２の可能な行の１つを指定する。図２乃至図３
では、４つの可能なアレイが示されており、活動化され
るべき所望の１つが、バンク・セレクタ２２４により決
定される。

【００１６】本発明により解決される問題に関して注目
すべき重要な点は、この時点では、たとえ間違いが存在
しても、全てのアドレス情報が実行される十分な情報を
含み、メモリ装置にとって有効と見られることである。
従って、例えばアドレス生成素子（後述の図１１のメモ
リ制御装置など）とメモリ素子との間の経路内の断線に
より、受信アドレスにエラーが存在しても、伝送データ
は依然送受信され、エラーの検出は困難である。

【００１７】図２乃至図３に戻り、一旦行が選択され、
その行の所望の列が選択されると、列バッファ内のデー
タが列デコーダ２２６に送信され、列デコーダ２２６が
最終センス増幅器２３４から、要求データ・ビットを選
択する。これはダブル・データ・レート・メモリ、すな
わち本質的に毎クロック・サイクルごとに、１つのＤＱ
ポートにつき２データ・ビットが転送されることを意味
するので、２データ・ビットが毎クロック・サイクルご
とに、データ・アレイ２３２からフェッチされなければ
ならない。これらの２ビットのいずれが最初に出力され
るかについては、２ビット列プリフェッチ・ユニット２
３６による下位列アドレスＣＡ０２３８の検査により、
決定される。ＣＡ０（２３８）はまた、データ入力バッ
ファ２４２にも経路指定され、データ入力バッファ２４
２は書込み操作においてＤＱピン２５０からデータを受
信し、そのサイクルにおいて受信された２ビットが正し
いアドレスに向かうか否かを判断する。

【００１８】ＣＡ０（２３８）の役割は、本発明のアド
レス分析の面において重要である。なぜなら、それはア
ドレス情報がチップのデータ部分において使用される位
置に当たるからである。本発明の目的は、全てのアドレ
ス及びコマンド情報、またはできるだけ多くの情報をチ
ップのデータ部分に移動することにより、アドレス及び
コマンド線上で受信される情報をデータ線上に送出する
能力を提供し、それによりメモリ制御装置が自信がアド
レス指定可能素子に送信したアドレス及びコマンドが実
際に正しく受信されたか否かを、データ線の検査により
チェックできるようにすることである。本発明は別のバ
スを提供するので、ＲＡＭの内容またはアドレス指定可
能素子の通常動作に影響しない。

【００１９】図２乃至図３を再度参照して、読出し操作
の際、２ビット列プリフェッチ・ユニット２３６からの
データが出力バッファ２１６に転送され、データ・ポー
トＤＱ２５０に出力される。同時に、データ・ストロー
ブＵＤＱＳ及びＬＤＱＳが、データ・ストローブ発生器
２１４において駆動される。受信装置はＲＡＭと同様に
これらのストローブを使用し、データを登録する。タイ
ミング・レジスタはＩ／Ｏ制御ユニット２５２を通じ
て、データが駆動されるときを制御する。データはバー
ストとして駆動され、ユニット２６２がバーストの終わ
りを決定し、出力バッファに知らせる。読取りコマンド
とデータとの間のサイクル数（待ち時間（latency））
は、バースト長としてプログラマブルであり、メモリ制
御装置または他の外部装置により、特殊コマンド（モー
ド・レジスタ書込み）を用いてプログラムされる。これ
は、タイミング・レジスタ２０５に入力するＣＫＥ、Ｃ
Ｓ、ＲＡＳ、ＣＡＳ及びＷＥの適切な選択により実現さ
れ、コマンド自身はアドレス・フィールド内に含まれ
る。従って、アドレス経路２１０はモード・レジスタ２
７２にも向けられて、モード・レジスタ２７２が初期化
の間に命令を解読して、とりわけバースト長及び待ち時
間を決定する。

【００２０】本発明はメモリ素子のためにモード・レジ
スタを使用し、そこではアドレス・バスをデータ・バス
に仕向けるために、換言するとアドレス・ラップ機能を
達成するために、使用可能な特殊なコマンドが提供され
る。同一のアドレス・ラップ機能が他の素子内におい
て、モード・レジスタ無しにプログラミングにより提供
されてもよい。

【００２１】図２乃至図３に戻り、同様にデータがＲＡ
Ｍに書込まれている場合、データ入力バッファ２４２に
より受信されるデータは、データ・アレイ２３２の選択
された行及び列に仕向けられる。データ・ストローブＵ
ＤＱＳ及びＬＤＱＳは、データをダブル・データ・レー
トでクロッキングするために、すなわちストローブの立
上りエッジにおいて第１のデータを、更に立下りエッジ
で第２のデータを受信側から登録するために使用され
る。

【００２２】解決される問題に関連して、再度全てのア
ドレスが有効と見られる。例えば図１１に関連して述べ
るメモリ制御装置などの、アドレスを生成する装置と、
メモリ素子との間の経路内の断線により、受信アドレス
にエラーが存在する場合、メモリに記憶されるデータが
誤ったアドレスに書込まれる。これは正しいデータを上
書きし、多くのコンピュータにおいて重大な結果を招き
得る。

【００２３】特定のデータの書込みをマスクまたは防止
する事が可能であり、実際に一部の初期のメモリ素子で
は、特定のデータが読出し及び書込み操作の両方におい
てマスクされた。本発明では、マスク操作がマスク・ピ
ンＵＤＭ及びＬＤＭ２０７により可能にされる。ＵＤＭ
は端子ＤＱ８乃至ＤＱ１５の信号がデータ・アレイに書
込まれるのをマスクし、ＬＤＭは端子ＤＱ０乃至ＤＱ７
の信号をマスクする。マスク操作は、タイミング・レジ
スタ２０５により生成されて、Ｉ／Ｏ制御２５２に導入
されるｉＤＭ信号２８２を通じて行われる。

【００２４】図４を参照すると、図２乃至図３に示され
るような典型的なＳＤＲＡＭ−ＤＤＲにおける機能真理
値表が示され、これはコマンドＣＫＥ、ＣＳ、ＲＡＳ、
ＣＡＳ、ＷＥ、ＤＭ、及びアドレスを用いて、ＳＤＲＡ
Ｍ−ＤＤＲメモリ素子のために生成されるコマンドを示
す。読出し及び書込みコマンドについては前述したが、
他のコマンドは本発明において重要でなく、完全を期す
ために示されているに過ぎない。

【００２５】図５の（Ａ）乃至（Ｄ）は、図１乃至図４
に示されるタイプの２メモリ・バンクＳＤＲＡＭ−ＤＤ
Ｒのサブアセンブリ・メンバまたはカード上のレイアウ
トを示し、本発明に関連する参照番号が追加されて示さ
れる。図５のレイアウトは、典型的な１２８メガバイト
（ＭＢ）、１８４ピンのレジスタ式８バイト・デュアル
・インライン・メモリ・モジュール（ＤＩＭＭ）であ
り、１８個の６４Ｍｂ（メガビット）ＳＤＲＡＭ−ＤＤ
Ｒ素子４０２を使用する。６４Ｍｂ素子は標準の２５６
Ｍｂ素子と非常に類似するが、１／４の容量を有し、１
つ少ないアドレス線を有する。このＤＩＭＭは、共通ア
ドレス・バスを有するアドレス指定可能素子の集まりの
例として示される。本発明に関係せず、また影響しない
機能を含む多くのカード構成が存在するであろう。こう
した機能はリドライブ機能４１２である。また背面には
データ・スイッチ４２２が示され、こうしたデータ・ス
イッチは複数のＤＩＭＭが共通データ・バスを共用する
とき、このＤＩＭＭ上のメモリ素子を他のＤＩＭＭから
分離するために使用される。これらのデータ・スイッチ
の有無は、本発明のアドレス・ラップ・コマンドに影響
しない。一部のカード構成は、ＤＩＭＭに関する記述情
報を含む小さなＥＥＰＲＯＭ４３２を有する。このＥＥ
ＰＲＯＭの有無も、本発明のアドレス・ラップ・コマン
ドに影響しない。

【００２６】図６乃至図１０は、図５に示されるカード
の正面及び背面のメモリ素子の典型的な２つのバンクが
配線される様子を示すものである。図６乃至図１０を参
照すると、ＳＤＲＡＭ素子は５０２とラベル付けされ、
アドレス・レジスタは５１２、データ・スイッチは５２
２とラベル付けされる。全てのＲＡＭへのアドレス・バ
スは共用される。また、図５のＤＩＭＭの正面の９個の
ＲＡＭ間のデータ・バスは、ＤＩＭＭの背面の９個のＲ
ＡＭと共用される。

【００２７】図１１は、典型的なコンピュータ・システ
ム内における、図１乃至図１０に関連して述べたＳＤＲ
ＡＭ−ＤＤＲタイプのメモリ・カードの構成を示す斜視
図であり、本発明に関連する参照番号が追加されて示さ
れる。

【００２８】図１１を参照すると、コンピュータ・シス
テムのメモリ及びプロセッサ部分の高レベル概略図が示
される。マイクロプロセッサと呼ばれるプロセッサ６１
０が存在する。プロセッサはメモリ制御装置６２０に接
続される。一部の構成では、プロセッサ及びメモリ制御
装置が、同一の半導体集積回路素子内に含まれる。シス
テム初期化及びエラー処理などの機能を提供するサービ
ス・プロセッサ６３０が存在する。再度、サービス・プ
ロセッサはプロセッサと共存するか、サービス・プロセ
ッサ機能はプロセッサ設計の一部である。本発明のアド
レス・ラップ機能の適用において、入力されるデータ
と、メモリ内に存在するデータの説明を容易にするた
め、ここではプロセッサとサービス・プロセッサとを区
別する。メモリ制御装置６２０は、図１乃至図３のＳＤ
ＲＡＭ−ＤＤＲメモリ素子に当たるアドレス指定可能メ
モリ素子６４０を制御し、これらはこの場合、図５乃至
図１０に関連して前述した、現時点において業界標準の
メモリ・カード６５０上に示される。メモリ制御装置６
２０はデータ・バス６６０を介してデータをメモリから
受信し（読出し）、またデータをメモリに送信する（書
込む）。制御はＲＡＭに、制御／アドレス・バス６７０
を介して読出すまたは書込むように指示する。別々のデ
ータ・バス及び制御／アドレス・バスが各ＤＩＭＭまた
はＤＲＡＭに接続されても、或いはそれらが共通化され
ても、本発明のラップ機能は当てはまる。

【００２９】現在業界では、アドレス、コマンド及びデ
ータをクロックに基準化するのが一般的である。クロッ
クは全てのコンポーネントを同期化する別のチップから
到来するか、ＳＤＲＡＭ−ＤＤＲまたは他の高速素子の
場合には、クロックをアドレス、コマンド及びデータと
一緒に送信すること（ソース・シンクロナス設計）が、
業界において実施されている。図１１では、メモリ制御
装置６２０が別々のクロック・バス６８０と共に示され
る。クロッキングがどのように行われるかは、本発明に
とって重要でなく、重要な点は、アドレス・ラップが発
生するとき、それが通常動作と同一のタイミングに従う
ことである。

【００３０】図１乃至図１１で述べたようなシステムに
は、幾つかの問題があり、これらが本発明により提供さ
れる追加のコマンド機能により、解決される。

【００３１】１つの問題は、メモリを指し示す全てのア
ドレスが有効な情報を含むが、メモリ・アセンブリ内に
断線などの故障が存在する場合、全ての情報が含まれな
くなることである。従って、アドレスが適切に受信され
たか否かを知ることは困難である。バス・スピードが増
加すると、この問題はより明らかになる。現状の技術で
は、アドレスが適切に受信されたか否かを判断するため
に、メモリ・アセンブリ内で使用されるアプローチは、
ＲＡＭ内の異なる位置において、特定のデータ・パター
ンを交互に読み書きすることによるが、これは数多くの
データ転送を消費し、メモリの内容を破壊する。メモリ
の内容を破壊しなければならないことが望ましくない多
くの理由が存在する。本発明によれば、高速であり、メ
モリの内容を破壊することなく、アドレス・バスをテス
トする手段が提供される。

【００３２】別の問題は、技術の進歩が、データが送出
または獲得されるタイミングの調整に関連する信号技術
を要求するようになったことである。図１１に示される
システムでは、アドレス・バス及びデータ・バスのスピ
ードが非常に高速となり、アドレス／コマンドに対する
クロック、及びデータに対するデータ・ストローブの詳
細タイミングが、より切迫した状況となる。こうしたバ
スを周期的に再初期化できることが望ましいと思われ
る。

【００３３】更に別の問題は、高速ＤＲＡＭまたは他の
アドレス指定可能メモリ・アセンブリが、長い非活動期
間から脱するときに遭遇する。なぜなら、温度または電
圧変化により、タイミング変化に遭遇しうるからであ
る。メモリをアクセスすることなく、アドレス指定可能
素子と制御装置との間のタイミングを、再確立する手段
を有することが望ましい。

【００３４】本発明によれば、アドレス・ラップまたは
アドレス・エコーと呼ばれる追加のモード機能を提供す
ることにより、これらの問題に対する解決策が達成され
る。これらの機能は、図１１に示されるようなメモリ制
御装置またはサービス・プロセッサの制御の下でアクセ
スされる。本発明のアドレス・ラップまたはアドレス・
エコー機能の目的は、アドレス情報を出力へ直接バイパ
スすることであり、そこでアドレス情報はメモリ内容を
妨害することなく評価される。

【００３５】次に、本発明の実施例を示すことにする。
機能を制御する１方法は、図３に要素２７２として示さ
れるような、アドレス指定可能素子のモード・レジスタ
に、コマンドを提供することである。シンクロナスＤＲ
ＡＭはモード・レジスタを使用するが、クロック・ダブ
ルド・シンクロナスＤＲＡＭ（ＳＤＲＡＭ−ＤＤＲ）
は、図３に示されるモード・レジスタ２７２と、図示さ
れないＥＭＲとして知られる拡張モード・レジスタの両
方を有する。アドレス・ピンＡ４は図１に示される。Ｓ
ＤＲＡＭ−ＤＤＲのＥＭＲ内のモード・ビットＡ４は、
０のとき非アドレス・エコー・モードとして、１のとき
アドレス・エコー・モードとして使用される。図１２乃
至図１３を参照すると、図２乃至図３の機能図内に、ア
ドレス及びデータ・ポート情報を伝達するバイパス回路
機能が示される。また、本発明に関連する参照番号が示
される。図１２乃至図１３において、アドレス・シリア
ライザ７７０はアドレス・レジスタ２１２からアドレス
情報を受け取り、それをチャネル７７１を介して、直接
出力バッファ２１６に伝達する。コマンド・シリアライ
ザ７８０はタイミング・レジスタ２０５からコマンド情
報を受け取り、それをチャネル７８１を介して、出力バ
ッファ２１６に伝達する。

【００３６】図１４を参照すると、図１１と同様に、コ
ンピュータ・システム内での本発明の情報の流れが示さ
れ、情報経路８８０がメモリ制御装置６２０から、カー
ド６５０上のＤＲＡＭ６４０の選択された１つに制御信
号を受け渡し、選択されたＤＲＡＭの出力バッファから
評価位置（図示せず）に出力アドレス情報を受け渡す。
図１５を参照すると、システムが本発明のラップ機能ま
たはエコー機能モードのときの性能のタイミング図が示
される。アドレス／コマンド・バス上のアドレス及びコ
マンドが、数サイクル後にデータ・バス上に現れる。新
たな信号は存在しない。サイクルｎでＤＲＡＭに提供さ
れるとき、サイクルｎ＋２でパッケージの同じ側の全て
のＤＱピンから開始して、パッケージの同じ側に配置さ
れるアドレス及び制御ピンを直列に読出す。順序は、ピ
ン１を含むパッケージの側に配置される信号について
は、ピン番号の昇順に従い、パッケージの反対側ではピ
ン番号の降順に従う。直列読出しはデータの読出しと同
一の周波数であり、同一のドライバ・インピーダンスに
より、同一の送出及び保持時間仕様に従うべきである。
直列読出しは８サイクル後に終了し（１６データが可
能）、データ・ドライバは使用禁止にされる。１サイク
ルの後、新たなコマンドが受信され得る。この方法は、
アドレス及び制御線の値が全てデータ線から出力される
ように設計されるもので、制御装置が送信されたアドレ
ス（または制御）が、受信されたアドレス（または制
御）に一致するか否かを検出することを可能にする。不
一致が存在する場合、アドレス線が不良であるか、デー
タ線が不良である。不一致はより複雑な機能、例えば１
サイクル置きに読出されるアドレスの順序を交替するこ
とにより決定され得る。異なる目的を達成するために他
の方法も、もちろん可能である。例えば、サイクルｎで
ラッチされる全てのアドレス線が、サイクルｎ＋２で全
てのデータ線を介して出力される。同様に、アドレス・
ラッチとデータ出力との間に、異なるサイクル数（１、
２、３など）が存在してもよい。

【００３７】単純化のために好適な構成は、本発明のア
ドレス・エコー機能のタイミングを、メモリ・アセンブ
リの通常の読出しタイミングと同一にすることである。
これは通常の読出し及び書込みの自然なタイミングを保
持するので、制御装置及びＲＡＭにとって最適である。
アドレスは直列化され、１つ以上のデータ線から直列ス
トリームとして出力される。全ての方法は、要求される
情報を生成する。すなわち、アドレス及び制御線の値が
データ線から出力され、制御装置が送信されたアドレス
（または制御）が、受信されたアドレス（または制御）
に一致するか否かを検出することを可能にする。不一致
が存在する場合、アドレス線が不良であるか、データ線
が不良である。不一致はより複雑な機能、例えば１サイ
クル置きに読出されるアドレスの順序を交替することに
より決定され得る。ＥＭＲは低速で書込まれ得るので、
高速アドレス線問題の場合の成功の確率を改善する。テ
ストされる一部の線が、ＥＭＲを書込むために要求され
る場合、テストは不完全である。しかしながら、アドレ
ス・エコー・モードに入力する際の故障は、それ自身、
アドレス・ラインの故障を示す。

【００３８】本発明のアドレス・エコー機能を呼び出す
別の方法は、図４のＳＤＲＡＭ−ＤＤＲ機能真理値表を
参照するとわかるように、新たなコマンドを定義する余
地があることによる。例えば、Ａ１０、オート・プリチ
ャージ・ピンがバースト停止コマンドと共に、新たなコ
マンドを生成するために使用されるように要求される。
Ａ１０がロウのとき、バースト停止コマンドは前述のよ
うに作用するが、Ａ１０がハイのとき、それは新たなコ
マンド、すなわち本発明のアドレス・ラップまたはアド
レス・エコー機能を意味する。この新たなコマンドが与
えられると、全てのアドレス及びコマンドがデータにラ
ップされる。

【００３９】この新たなコマンド技法が容易に使用可能
な２つのアプリケーションが存在する。第１はアドレス
・バスのテストである。メモリ・テスタまたは別のコン
ピュータ・システム上に、メモリ素子のモード・レジス
タの内容のコピーが書込まれ、制御装置またはテスタ
が、駆動アドレスを受信データと比較するようにプログ
ラムされる。それらが一致しない場合、故障が存在す
る。テストは高速であり、メモリの内容を乱すことはな
く、従っていつでも実行され得る。

【００４０】第２のアプリケーションは、アセンブリの
タイミングを調整し、アドレス・バス及びデータ・バス
の高速動作を可能にすることである。メモリ・テスタま
たは別のコンピュータ・システム上に、メモリ素子のモ
ード・レジスタの内容のコピーが書込まれ、制御装置ま
たはテスタが、駆動アドレスを受信データと比較するよ
うにプログラムされる。データが正しく受信されない場
合、接触不良が存在するか、或いはアドレスとクロック
（またはデータ及びストローブ）との間のタイミング関
係が最適化されていないかもしれない。例えば、ＳＤＲ
ＡＭ−ＤＤＲでは、制御装置はデータと同位相で駆動さ
れるデータ・ストローブを、データ・パルスの中心に位
置合わせすることにより、タイミングの変化の影響を受
けにくくしなければならない。しかしながら、データ・
パルスの中心がどこであるかを知ることは非常に困難で
ある。制御装置はデータに対してストローブを時間的に
走査することができ、ストローブが早すぎて、データが
失敗するとき、及びストローブが遅すぎて、読出しが失
敗するときを書留めることができる。このテストのため
に要求されることは、制御装置が読出されるデータ・パ
ターンを知ることに過ぎない。従って、本発明のアドレ
ス・エコーまたはラップ機能は、分析及び検証において
メモリの内容を乱すことなく、任意のデータ・パターン
が送信され、次に読出されることを可能にする。

【００４１】データ処理システム内のダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）の性能が、より
高い周波数へと進歩すると、メモリ・システム・アセン
ブリ内のデータ入出力の正確な制御が、メモリ・アセン
ブリを構成する個々のＤＲＡＭとの間の確実な転送を保
証するために不可欠となる。こうした正確な制御には、
アレイ内のデータを転送するドライバのインピーダンス
を調整する能力が含まれる。ドライバはオフチップ・ド
ライバ（ＯＣＤ）として知られる別のユニットである。

【００４２】ＯＣＤのドライブ強度及びインピーダンス
を較正するために、ＯＣＤが既知の論理状態負荷を駆動
している間に、ＤＣ電流測定が実行され、要求されるＩ
−Ｖ特性が獲得されるまでインピーダンスが調整され
る。しかしながら、こうした操作を達成するために、メ
モリ制御装置はＯＣＤ負荷として、所望の論理状態を確
立し、次に調整命令をＤＲＡＭに伝達できなければなら
ない。この状況が図１６乃至図２１に関連して示され、
これらはＯＣＤのインピーダンスの制御における本発明
の原理の適用を示す。図１６には、データの書込みのた
めの典型的なＤＲＡＭデータ経路が示され、また書込み
操作において不可欠な要素が示される。この特定のＤＲ
ＡＭは、データの読出し／書込みデータ・バス通信チャ
ネル（ＲＷＤ）を有する４つの独立のデータ・アレイ・
バンクを有する。ＲＷＤ上のデータは、アレイ内に多重
化される。

【００４３】書込みコマンドの間、ＲＷスイッチがＤＲ
ＡＭをデータを受信し、記憶する状態にする。データは
ＤＱオフチップ・レシーバ（ＯＣＲ及びＤＱＳ同期とラ
ベル付けされる）を介してＤＲＡＭに入力され、データ
・ストローブ（ＤＱＳ）と同期される。直列データの数
ビットが連続クロック・サイクルにより並列にラッチさ
れるプリフェッチ・タイプのアーキテクチャの場合、こ
うしたデータが必要に応じて、マルチプレクサ（書込み
ＭＵＸとラベル付けされる）において再順序化される。
いずれの場合にも、データは双方向バス（ＲＷＤ）上に
駆動され、最終的に列制御及びデコード回路の制御の下
でメモリ・アレイに記憶される。

【００４４】図１７を参照すると、図１６の書込みデー
タ経路の機構を含み、本質的に同様に動作するＤＲＡＭ
のデータ経路が示されるが、更に点線内に、オフチップ
・ドライバのインピーダンスの較正及び制御を提供する
ために使用される機構が示される。図１７を参照する
と、メモリ制御装置からのモード・レジスタ設定コマン
ドに応答して、追加の制御信号（ADJUST）がＤＲＡＭ制
御回路により生成される。ADJUSTコマンドが活動状態の
とき、ＲＷＤバスがデータ・アレイ・バンクから切り離
され、列への書込みコマンドが抑制される。換言する
と、メモリ・アレイはデータを受け入れ、記憶すること
を禁止されるのでメモリ・アレイ内のあらゆるデータが
乱されないで維持される。従って、ADJUSTコマンドが活
動状態のときは、データが通常の書込みコマンドと同様
にＲＷＤバス上に書込まれるが、データはメモリ・アレ
イには記憶されない。インピーダンス較正が実行される
ときに、メモリ・アレイが乱されて欲しくないデータを
含まない場合、記憶を禁止する処置は要求されない。AD
JUSTコマンドは更に、ＯＣＤインピーダンス制御とラベ
ル付けされる追加の制御回路が、ＲＷＤバス上のデータ
からプログラミング命令を受信することを可能にする。
制御は書込みコマンド制御信号と、信号の遅延バージョ
ンとを一緒に使用して、クロッキングされる。ＯＣＤイ
ンピーダンス制御要素はプログラミング命令を解釈して
ベクトルを生成する。このベクトルは、ＯＣＤを駆動
し、それらを所望のプルアップ及びプルダウン・レベル
にセットする。コマンド及び設定の例が表１に示され
る。

【表１】

【００４５】このようにADJUST信号の活動化により、通
常の書込みコマンドが、ＤＱ入力上のデータからＯＣＤ
インピーダンスをプログラムするために使用される。

【００４６】図１８を参照すると、この操作のタイミン
グ例を示すタイミング図が提供される。書込みコマンド
信号は図でＰＣＡＳとラベル付けされ、列コマンドはＣ
ＣＡＳとラベル付けされる。図１８のタイミング図は、
４ビットの標準的な書込みデータ・バースト・アーキテ
クチャを想定する。ｎ個のＤＱのサブセットからのバー
ストの第１ビットだけがプログラミング情報として使用
される。或いは、バースト内の連続ビットがプログラミ
ング情報を含み得る。

【００４７】図１７に関連して述べたインピーダンス調
整を達成するプロトコルの例は、次の通りである。拡張
モード・レジスタがADJUSTモードを活動化する。ADJUST
モード信号がＲＷＤ ＭＵＸをハイ・インピーダンス・
モードにセットし、列への書込みコマンドを禁止する。
ADJUSTモード信号はまた、ＯＣＤインピーダンス制御回
路に調整命令を受信する準備をさせる。単一の書込みコ
マンドがＤＱを獲得し、それらをＲＷＤ上に駆動する。
ＤＱ＜０：ｎ＞上のバーストの第１ビットは、インピー
ダンス調整コマンドを含む。コマンド・テーブルの例
が、前記の表１に示される。

【００４８】別のオプションは、インピーダンス・ベク
トルを各ＯＣＤ回路に直接書込むことであり、これはＲ
ＷＤバスを用いてデータを全てのＯＣＤに転送し、値を
各ＯＣＤのラッチに記憶することによる。これはクロッ
キング及びモード信号ＰＣＡＳ及びADJUSTが、各ＯＣＤ
回路に分配されることを要求する。既存のＲＷＤバスが
データを全てのＯＣＤに転送するために使用可能である
ので、ＯＣＤインピーダンス制御からのベクトル・バス
はもはや必要とされず、配線空間を節約する。

【００４９】図１９は、本発明の原理を実現するため
に、図１６に示されるような典型的なデータ経路内の１
つのＤＱ回路に追加される調整要素の別の構成を示す。
図１９を参照すると、この構成はＲＷＤバスを全く含ま
ず、更に各ＯＣＤが独立にプログラムされることを可能
にする。図１９の構成では、２つのプログラミング・モ
ード信号が含まれ、一方はＯＣＤプルアップを調整する
ADJUST_PUであり、他方はＯＣＤプルダウンを調整するA
DJUST_PDである。各々はモード・レジスタ設定コマンド
により、異なるときに活動化される。いずれかのモード
が活動状態のとき、図１７に関連して前述したように、
アレイへの書込み操作が抑制される。

【００５０】ＤＲＡＭへの書込みコマンドの間、直列デ
ータがオフチップ・レシーバ（ＯＣＲ）の各ＤＱにおい
て受信され、ＤＱ書込みラッチに並列に記憶される。直
列バースト長は４ビットである。通常の書込みコマンド
では、データがＲＷＤバスを介してメモリ・アレイに並
列に書込まれるが、ADJUST_PUまたはADJUST_PDモード
は、それを阻止する。代わりに並列データがＯＣＤの近
くに配置されるラッチに直接記憶される。このデータは
プルアップまたはプルダウンの所望のインピーダンス値
を含み、これが所望のＯＣＤインピーダンスを選択する
ためにデコードされる。

【００５１】従って、ADJUST_PDまたはADJUST_PU信号の
活動化により、通常の書込みコマンドがＯＣＤインピー
ダンスをＤＱ入力上で直列バースト式に提供されるイン
ピーダンス値によりプログラムするために使用される。
各ＯＣＤは固有のＤＱからインピーダンス値を受信し、
従って、異なるＯＣＤの独立のプログラミングが可能に
なる。また、この方法は４ビット・バースト長に制限さ
れるものではない。

【００５２】図１９に関連して前述したインピーダンス
調整を達成するプロトコルの例は、次の通りである。拡
張モード・レジスタ・セットがADJUST_PUまたはADJUST_
PDモードを活動化する。ADJUST_PUまたはADJUST_PDモー
ド信号は、ＲＷＤ ＭＵＸをハイ・インピーダンス・モ
ードにセットし、列への書込みコマンドを禁止する。４
ビット・バーストが通常の書込みコマンドの場合同様、
各ＤＱ書込みラッチに書込まれる。ＤＱＳ対WRTCLKの同
期の間、４ビット・バーストがプルアップまたはプルダ
ウン・インピーダンス・ラッチ及びデコーダに転送され
る。拡張モード・レジスタ・セットが、ADJUST_PUまた
はADJUST_PDモード信号を非活動化する。メモリ制御装
置がインピーダンス測定を実行する。調整が完了するま
で、プロシージャが繰り返される。

【００５３】本発明の原理の適用の中で、タイミング関
係の制御における貴重な支援が達成される。ＤＲＡＭの
性能が益々高い周波数に向上されるので、メモリ・シス
テムに入出力するデータの正確な制御が、データの信頼
性を保証するために不可欠となる。影響面の中で最も重
要なのは、システムにおいて発達するタイミング・スキ
ューを調整する能力である。

【００５４】メモリ制御装置が標準的なバーニヤ・タイ
プの測定によりタイミング・スキューを調整できるよう
に、既知のデータ・ストリームがＯＣＤから出力される
状態に、システムを設定する能力を有することが望まし
い。更に、多くの異なるデータ・シーケンスを実行でき
るように、データ・ストリームが柔軟であることが望ま
しい。較正の前に、ＤＲＡＭにデータを書込むことが可
能でない状況が存在しうるので単にデータをアレイに読
み書きするオプションは存在しなくてもよい。

【００５５】図２０乃至図２２を参照すると、ＤＲＡＭ
メモリ・アセンブリのタイミングの評価及び制御におけ
る、本発明の原理の適用が示される。図２０は、ＤＲＡ
Ｍアセンブリ内の典型的なデータ経路を示す。この特定
のＤＲＡＭは４つのデータ・アレイ・バンクを有してお
り、読出し／書込みデータ（ＲＷＤ）が共通データ・バ
ス上に多重化される。読出し操作の間、信号ＰＣＡＳが
ロウのパルスを生成し、同時に、メモリ制御装置により
供給される列アドレスが、内部COLADDバス上に提供され
る。アレイの列アクセス時間内において、ＲＷＤバスが
ＯＣＤによりＤＱバス上に出力されるデータにより駆動
される。プリフェッチ・アーキテクチャでは、このデー
タは最初に、入出力ポインタを用いて、ＦＩＦＯラッチ
に直列化される。読出しサイクルの終わりまでCOLADDバ
スが保証されない場合、開始アドレスが出力ポインタを
生成するために必要とされるまで、保持されなければな
らない。

【００５６】図２１を参照すると、本発明の原理の実現
のために、図２０に示されるタイプのデータ経路に調整
要素が追加された構成が示される。メモリ制御装置から
のモード・レジスタ設定コマンドに応答して、ＤＲＡＭ
制御回路により生成される追加の制御信号ALIGN（整列
信号）が存在する。ALIGN信号が活動状態のとき、トラ
イステート制御により、ＲＷＤバスがデータ・アレイ・
バンクから切り離され、データ・バスに接続される。デ
ータがCOLADDバスを介して、データ・バスに供給され
る。これは通常の読出し操作の間に、ＲＷＤバスがCOLA
DDバスからのデータにより駆動されることを可能にす
る。データ・アレイ・バンクがＲＷＤバスから切り離さ
れるので、COLADD情報は列デコーダにより必要とされな
い。従って、任意の数の連続読出し操作が実行されて、
任意の複雑なデータ・シーケンスがＯＣＤによりＤＱバ
ス上に出力される。

【００５７】COLADDバスはＲＷＤバスほど広くなくてよ
く、従ってデータをバスの全ビットに渡り複製するため
のファンアウトが要求される。更に、ファンアウト機能
はデータ・バス情報をデコードし、様々な複雑なベクト
ルを生成できる。これの１例は、隣接ＯＣＤが相補デー
タを駆動するように、データ・バスの補数を駆動するこ
とである。更に、１読出し操作につき、２つ以上の固有
のベクトルを可能にするために、より多くのCOLADDビッ
トが使用され得る。或いは、ＯＣＤのサブセットだけが
較正のために要求されてもよく、この場合、全てのＲＷ
Ｄ線が既知の状態にセットされる必要はない。

【００５８】図２０及び図２１は、４ビット・プリフェ
ッチ及び４ビットの固定バースト長を有するシンクロナ
スＤＲＡＭを示す。プリフェッチがバースト長未満の場
合、適当な時期にデータ保持からデータを発行するため
に、カウンタが使用されなければならない。また、開始
アドレスDQADDを用いて、バースト・データをデコード
機能（例えばファンアウト）に関連して再順序化するこ
とは、データの幅の低減を可能にする。例えば、６種類
のパターン００００、０００１、００１１、０１０１、
０１１１及び１１１１が、単にバーストを異なるアドレ
スから開始することにより、他の可能な１０種類の４ビ
ット・パターンを生成するために使用される。或いは、
DQADDがALIGN信号により既知の状態にされるか、開始ア
ドレスとして使用されるCOLADDビットが、代わりにデー
タ・バスを供給するために使用され得る。

【００５９】図２２を参照すると、図２１に示されるよ
うな典型的なデータ経路に調整要素が追加される場合
に、タイミング的に生成される状態を示すタイミング図
が示される。バーニヤ・タイプのアライメントのプロト
コルは、次の通りである。拡張モード・レジスタ・セッ
トがALIGNモード信号を活動化する。ALIGNモード信号
は、ＲＷＤ ＭＵＸをハイ・インピーダンス・モードに
セットし、ドライバＡがＲＷＤの制御を引き受ける。任
意の数の通常のＣＡＳ読出しコマンドが続く。このモー
ドでは、COLADD＜０：１＞が開始アドレスを決定し、CO
LADD＜２：５＞が４ビット・バーストのデータを提供す
る。拡張モード・レジスタ・セットがALIGNモード信号
を非活動化する。オプションの比較検討を支援する幾つ
かの観測結果が存在する。図２１のトライステート・ド
ライバＡは、全列対ＲＷＤアクセス時間の関係をそれら
のレベルに保つので、小さくてよい。アドレス情報が内
部ＣＡＳコマンド（ＰＣＡＳ）によりラッチされる。図
２１に示されるファンアウトは、４ビット・バーストを
４つのＲＷＤの複数のグループに分配するために使用さ
れる。COLADD＜０：１＞は、ALIGNモード信号がDQADD＜
０：１＞を既知の値で確立するときに、４ビット・バー
ストの最初の２ビットとして使用可能である。COLADD＜
０：ｎ＞は、２つの予め定義されたバースト・パターン
の１つを選択するようにデコードされる。ファンアウト
は隣接ＤＱが反対方向にスイッチできるように、真デー
タ及び相補データを生成するために使用される。例えば
COLADD＜６：９＞などのより多くの列アドレスが、２つ
以上の固有の４ビット・バースト・シーケンスを生成す
るために使用可能である。

【００６０】以上、記憶済みのメモリを選択的にバイパ
スし、データのアドレス部分が分析、検証及び内部制御
のために転送されることを可能にする、ダイナミック・
ランダム・アクセス記憶アレイの制御機能について述べ
てきた。この制御機能は、追加の構造により、及び既存
の構造を通じて選択的に経路変更することにより実現さ
れる。

【００６１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６２】（１）入力ポート及び出力ポートを有し、
複数のアドレス指定可能記憶位置に記憶される情報を含
むタイプのデータ処理メモリ・アセンブリであって、ア
ドレス情報部分と記憶されるべき部分とを有するデータ
に応答して、処理を実行するものにおいて、前記処理
が、前記複数のアドレス指定可能記憶位置に記憶される
前記情報を乱すことなく、データ経路内に現れる前記デ
ータの前記アドレス情報部分を、別の処理経路内の前記
複数のアドレス指定可能記憶位置に仕向ける選択的機能
を含む、メモリ・アセンブリ。 （２）前記選択的機能が、前記アドレス指定可能記憶位
置をバイパスして、前記出力ポートに通じる別のアドレ
ス情報経路と、前記データの前記アドレス情報部分を前
記別の経路に仕向ける処理命令とを含む、前記（１）記
載のメモリ・アセンブリ。 （３）前記別の経路を通じて前記出力ポートに転送され
るデータに応答するデータ処理機能を含む、前記（２）
記載のメモリ・アセンブリ。 （４）前記別のアドレス情報経路が、前記メモリ・アセ
ンブリ内のアドレス・レジスタからシリアライザを通じ
て、前記メモリ・アセンブリ内の出力バッファに至り、
前記処理命令がタイミング・レジスタからシリアライザ
を通じて、前記メモリ・アセンブリ内の前記出力バッフ
ァに至る、前記（３）記載のメモリ・アセンブリ。 （５）前記処理命令が前記複数のアドレス指定可能記憶
位置への記憶されるべき情報の入力を禁止する、前記
（２）記載のメモリ・アセンブリ。 （６）複数の記憶位置を有するタイプのアドレス指定可
能ランダム・アクセス・メモリにおいて、アドレス部分
及び記憶されるべき部分を有するデータ増分に応答して
処理を実行し、特定のデータ増分を前記複数の記憶位置
の特定の位置に仕向けるレジスタを有するものにおい
て、前記データ増分の特定の増分が仕向けられた前記複
数の記憶位置内の位置が、その増分が存在する位置であ
ることを確認する方法であって、前記複数のアドレス指
定可能記憶位置へのデータ経路内で現れる、前記データ
の前記アドレス情報部分を、前記複数のアドレス指定可
能記憶位置をバイパスする別の経路を通じて、出力位置
に仕向けるステップと、前記出力位置において、各デー
タ増分が記憶された割当て位置に対する、前記レジスタ
内のアクセスを提供するステップと、前記別の経路内の
データを前記レジスタと比較し、記憶位置の相違を検出
するステップとを含む、方法。 （７）前記別の経路がアドレス・レジスタ要素と出力バ
ッファ要素との間の経路である、前記（６）記載の方
法。 （８）特定のデータ増分を前記複数の記憶位置の特定の
位置に仕向ける前記レジスタが、モード・レジスタ要素
であり、前記出力位置が出力バッファ要素である、前記
（７）記載の方法。 （９）前記モード・レジスタ要素の内容のコピーが、前
記出力バッファ要素に接続される別のコンピュータ装置
内に記憶される、前記（８）記載の方法。 （１０）行列配置される複数のデータ・アレイ・バンク
を有するアドレス指定可能ランダム・アクセス・メモリ
であって、前記列の制御及びデコード回路の制御によ
り、共通データ・バスに多重化される別々のコマンド・
サイクルにおいて、前記バンクに読出し及び書込み信号
を提供し、前記バンクの各々に対するパワー・ドライバ
要素を有するものにおいて、前記パワー・ドライバ要素
のインピーダンスの較正の改善が、書込みコマンド・サ
イクルの間に、前記コマンド・データ・バスから前記ア
レイ・バンクへの入力を禁止し、前記書込みコマンド信
号を前記列の回路から切り離す調整信号を提供する手段
と、インピーダンス制御ベクトル信号を、前記パワー・
ドライバ要素の各々に転送する手段と、インピーダンス
制御命令を、前記共通データ・バス上に生成し、前記命
令を前記インピーダンス制御ベクトル転送手段に転送す
る手段とを含む、アドレス指定可能ランダム・アクセス
・メモリ。 （１１）行列配置される複数のデータ・アレイ・バンク
を有するアドレス指定可能ランダム・アクセス・メモリ
において、読出し及び書込み操作を駆動するパワー・ド
ライバ要素のインピーダンスを較正する方法であって、
前記列の制御及びデコード回路の制御により、共通デー
タ・バスに多重化される別々のコマンド・サイクルにお
いて、前記バンクに読出し及び書込み信号を提供し、前
記バンクの各々に対するパワー・ドライバ要素を有する
ものにおいて、書込みコマンド・サイクルの間に、前記
コマンド・データ・バスから前記アレイ・バンクへの入
力を禁止し、前記書込みコマンド信号を前記列の回路か
ら切り離す調整信号を提供するステップと、現インピー
ダンス状態の大きさ及び満足度の少なくとも一方の変化
を示すインピーダンス制御ベクトル信号を、前記パワー
・ドライバ要素の各々に転送するステップと、現インピ
ーダンス状態の大きさ及び満足度の前記少なくとも一方
の変化の作表値から選択されるインピーダンス制御命令
を、前記共通データ・バス上に生成し、前記命令を前記
パワー・ドライバ要素に転送するステップとを含む、方
法。 （１２）行列配置される複数のデータ・アレイ・バンク
を有するアドレス指定可能ランダム・アクセス・メモリ
であって、共通データ・バスに多重化される別々のコマ
ンド・サイクルにおいて、前記バンクに読出し及び書込
み信号を提供し、前記バンクの各々に対するパワー・ド
ライバ要素を有するものにおいて、前記パワー・ドライ
バ要素のインピーダンスの較正の改善が、書込みコマン
ド・サイクルの間に、クロックによりラッチされてデコ
ードされるインピーダンス調整のための前記パワー・ド
ライバ要素への入力信号を、現インピーダンス状態の大
きさ及び満足度の少なくとも一方の変化を示すインピー
ダンス制御ベクトル信号として、前記パワー・ドライバ
要素の各々に提供する手段を含む、アドレス指定可能ラ
ンダム・アクセス・メモリ。 （１３）行列配置される複数のデータ・アレイ・バンク
を有するアドレス指定可能ランダム・アクセス・メモリ
であって、共通データ・バスに多重化される別々のコマ
ンド・サイクルにおいて、前記バンクに読出し及び書込
み信号を提供し、前記バンクの各々に対するパワー・ド
ライバ要素を有するものにおいて、前記メモリの操作の
タイミング・スキューの調整の改善が、列アクセス時間
の間の１読出しサイクル内に、前記共通データ・バスに
一様な直列信号のセットを送出する手段と、列のアクセ
スの開始まで、前記一様な直列信号のセットの転送を可
能に維持する手段とを含む、アドレス指定可能ランダム
・アクセス・メモリ。 （１４）前記データ・アレイ・バンクを前記共通データ
・バスから切り離す整列信号を含む、前記（１３）記載
のアドレス指定可能ランダム・アクセス・メモリ。 （１５）アドレス指定可能ランダム・アクセス・メモリ
・アセンブリであって、入力ポート及び出力ポートと、
共通の通信チャネル・データ経路を介して、行列配置さ
れるデータ・アレイ・バンクを駆動する複数のドライバ
とを有するものにおいて、別々の読出し及び書込みサイ
クルを提供する手段と、前記読出しサイクルの間に、ア
ドレス・データを前記データ経路を介して前記データ・
アレイ・バンクに至る経路から、別のデータ経路を介し
て少なくとも前記出力ポートへ至る経路へと、再度経路
指定する手段とを含む、アドレス指定可能ランダム・ア
クセス・メモリ・アセンブリ。 （１６）前記読出しサイクルの間に、前記アドレス・デ
ータが列デコーダを介して受信される、前記（１５）記
載のアドレス指定可能ランダム・アクセス・メモリ・ア
センブリ。 （１７）前記読出しサイクルの間に、前記アドレス・デ
ータがアドレスの開始まで保持される、前記（１６）記
載のアドレス指定可能ランダム・アクセス・メモリ・ア
センブリ。

【図面の簡単な説明】

【図１】デュアル・インライン・パッケージなどの典型
的なパッケージの半導体集積回路などの基本アドレス指
定可能メモリを示す図である。

【図２】典型的なダブル・データ・レート・シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭ−ＤＤＲ）の相互接続機能要素を示す図である。

【図３】典型的なダブル・データ・レート・シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭ−ＤＤＲ）の相互接続機能要素を示す図である。

【図４】図２乃至図３に示されるような、典型的なＳＤ
ＲＡＭ−ＤＤＲにおける機能真理値表を示す図である。

【図５】図１乃至図４に示されるタイプの２メモリ・バ
ンクＳＤＲＡＭ−ＤＤＲのサブアセンブリ・メンバまた
はカード上のレイアウトを示す図である。

【図６】図１乃至図５に示されるタイプの典型的な２メ
モリ・バンクＳＤＲＡＭ−ＤＤＲの回路図である。

【図７】図１乃至図５に示されるタイプの典型的な２メ
モリ・バンクＳＤＲＡＭ−ＤＤＲの回路図である。

【図８】図１乃至図５に示されるタイプの典型的な２メ
モリ・バンクＳＤＲＡＭ−ＤＤＲの回路図である。

【図９】図１乃至図５に示されるタイプの典型的な２メ
モリ・バンクＳＤＲＡＭ−ＤＤＲの回路図である。

【図１０】図１乃至図５に示されるタイプの典型的な２
メモリ・バンクＳＤＲＡＭ−ＤＤＲの回路図である。

【図１１】典型的なコンピュータ・システム内での図１
乃至図１０に示されるＳＤＲＡＭ−ＤＤＲタイプのメモ
リ・カードの構成を示す図である。

【図１２】図２乃至図３の機能図内に、アドレス及びデ
ータ・ポート情報を伝達するバイパス回路機能を示す図
である。

【図１３】図２乃至図３の機能図内に、アドレス及びデ
ータ・ポート情報を伝達するバイパス回路機能を示す図
である。

【図１４】図１１と同様に、コンピュータ・システム内
での本発明の情報の流れを示す図である。

【図１５】システムが本発明のラップ機能またはエコー
機能モードのときの性能のタイミング図である。

【図１６】データの書込みのためのアセンブリを通じる
典型的なＤＲＡＭデータ経路を示す図である。

【図１７】本発明の原理を実現するために、図１６に示
されるような典型的な書込みデータ経路に追加される調
整要素の１構成を示す図である。

【図１８】図１７の調整要素の効果を示すタイミング図
である。

【図１９】本発明の原理を実現するために、図１６に示
されるような典型的なデータ経路に追加される調整要素
の別の構成を示す図である。

【図２０】ＤＲＡＭアセンブリ内の典型的なタイミング
制御データ経路を示すブロック図である。

【図２１】タイミング較正における本発明の原理の実現
のために、図２０に示されるタイプのデータ経路に追加
される調整要素の構成を示す図である。

【図２２】図２１に示されるような典型的なデータ経路
に調整要素が追加される場合に、タイミング的に生成さ
れる状態を示すタイミング図である。

【符号の説明】

１０１ 半導体集積回路素子 １０２ アドレス・ピン １０３ バンク １０４ コマンド・ピン １０５ 差動クロック対すなわちＣＬＫ及びバーＣＬＫ １０６ クロック許可ピンＣＫＥ １０７ ＵＤＱＳ、ＬＤＱＳ ２０１ チップ選択コマンド ２０２ クロック ２０３ ＲＡＳ、ＣＡＳ及びＷＥコマンド ２０４ メモリ・バンク・アドレス ２０５ タイミング・レジスタ ２０６ アドレス ２０８ 遅延ロックド・ループ ２１０ アドレス・バス ２１２ アドレス・レジスタ ２１４ データ・ストローブ発生器 ２１６ 出力バッファ ２１８ 行バッファ ２２０ 列バッファ ２２２ 行デコーダ ２２４ バンク・セレクタ ２２６ 列デコーダ ２３２ データ・アレイ ２３４ 最終センス増幅器 ２３６ ２ビット列プリフェッチ・ユニット ２３８ 下位列アドレスＣＡ０ ２４２ データ入力バッファ ２５０ ＤＱピン ２５２ Ｉ／Ｏ制御ユニット ２６２ ユニット ２７２ モード・レジスタ ２８２ ｉＤＭ信号 ４０２、５０２ ＳＤＲＡＭ−ＤＤＲ素子 ４１２ リドライブ素子 ４２２ データ・スイッチ ４３２ ＥＥＰＲＯＭ ５２２ データ・スイッチ ６１０ プロセッサ ６２０ メモリ制御装置 ６３０ サービス・プロセッサ ６４０ アドレス指定可能メモリ素子 ６５０ メモリ・カード ６６０ データ・バス ６７０ 制御／アドレス・バス ６８０ クロック・バス ７７０ アドレス・シリアライザ ７７１、７８１ チャネル ７８０ コマンド・シリアライザ ８８０ 情報経路 ４３２ ＥＥＰＲＯＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ウィリアム・コテス アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、クィンラン・ストリ ート 2742 (72)発明者 ウィリアム・ポール・ホビス アメリカ合衆国55901、ミネソタ州ロチェ スター、ノース・ウエウト、トゥエンティ フォース・ストリート 2602 (72)発明者 ブライアン・リ・ジ アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、ウィンザー・ロード 205 (72)発明者 トシアキ・キリハタ アメリカ合衆国12603、ニューヨーク州ポ キプシ、ミスティ・リッジ・サークル 10 (72)発明者 ジョン・マイケル・ロス アメリカ合衆国12603、ニューヨーク州ポ キプシ、モアハウス・ロード 11 (72)発明者 ウィリアム・ウ・シェン アメリカ合衆国12603、ニューヨーク州ポ キプシ、ケラーハウス・ドライブ 18

Claims (17)

【特許請求の範囲】
1. 【請求項１】入力ポート及び出力ポートを有し、複数の
   アドレス指定可能記憶位置に記憶される情報を含むタイ
   プのデータ処理メモリ・アセンブリであって、アドレス
   情報部分と記憶されるべき部分とを有するデータに応答
   して、処理を実行するものにおいて、 前記処理が、前記複数のアドレス指定可能記憶位置に記
   憶される前記情報を乱すことなく、データ経路内に現れ
   る前記データの前記アドレス情報部分を、別の処理経路
   内の前記複数のアドレス指定可能記憶位置に仕向ける選
   択的機能を含む、 メモリ・アセンブリ。
2. 【請求項２】前記選択的機能が、 前記アドレス指定可能記憶位置をバイパスして、前記出
   力ポートに通じる別のアドレス情報経路と、 前記データの前記アドレス情報部分を前記別の経路に仕
   向ける処理命令とを含む、請求項１記載のメモリ・アセ
   ンブリ。
3. 【請求項３】前記別の経路を通じて前記出力ポートに転
   送されるデータに応答するデータ処理機能を含む、請求
   項２記載のメモリ・アセンブリ。
4. 【請求項４】前記別のアドレス情報経路が、前記メモリ
   ・アセンブリ内のアドレス・レジスタからシリアライザ
   を通じて、前記メモリ・アセンブリ内の出力バッファに
   至り、前記処理命令がタイミング・レジスタからシリア
   ライザを通じて、前記メモリ・アセンブリ内の前記出力
   バッファに至る、請求項３記載のメモリ・アセンブリ。
5. 【請求項５】前記処理命令が前記複数のアドレス指定可
   能記憶位置への記憶されるべき情報の入力を禁止する、
   請求項２記載のメモリ・アセンブリ。
6. 【請求項６】複数の記憶位置を有するタイプのアドレス
   指定可能ランダム・アクセス・メモリにおいて、アドレ
   ス部分及び記憶されるべき部分を有するデータ増分に応
   答して処理を実行し、特定のデータ増分を前記複数の記
   憶位置の特定の位置に仕向けるレジスタを有するものに
   おいて、前記データ増分の特定の増分が仕向けられた前
   記複数の記憶位置内の位置が、その増分が存在する位置
   であることを確認する方法であって、 前記複数のアドレス指定可能記憶位置へのデータ経路内
   で現れる、前記データの前記アドレス情報部分を、前記
   複数のアドレス指定可能記憶位置をバイパスする別の経
   路を通じて、出力位置に仕向けるステップと、 前記出力位置において、各データ増分が記憶された割当
   て位置に対する、前記レジスタ内のアクセスを提供する
   ステップと、 前記別の経路内のデータを前記レジスタと比較し、記憶
   位置の相違を検出するステップとを含む、方法。
7. 【請求項７】前記別の経路がアドレス・レジスタ要素と
   出力バッファ要素との間の経路である、請求項６記載の
   方法。
8. 【請求項８】特定のデータ増分を前記複数の記憶位置の
   特定の位置に仕向ける前記レジスタが、モード・レジス
   タ要素であり、前記出力位置が出力バッファ要素であ
   る、請求項７記載の方法。
9. 【請求項９】前記モード・レジスタ要素の内容のコピー
   が、前記出力バッファ要素に接続される別のコンピュー
   タ装置内に記憶される、請求項８記載の方法。
10. 【請求項１０】行列配置される複数のデータ・アレイ・
    バンクを有するアドレス指定可能ランダム・アクセス・
    メモリであって、前記列の制御及びデコード回路の制御
    により、共通データ・バスに多重化される別々のコマン
    ド・サイクルにおいて、前記バンクに読出し及び書込み
    信号を提供し、前記バンクの各々に対するパワー・ドラ
    イバ要素を有するものにおいて、前記パワー・ドライバ
    要素のインピーダンスの較正の改善が、 書込みコマンド・サイクルの間に、前記コマンド・デー
    タ・バスから前記アレイ・バンクへの入力を禁止し、前
    記書込みコマンド信号を前記列の回路から切り離す調整
    信号を提供する手段と、 インピーダンス制御ベクトル信号を、前記パワー・ドラ
    イバ要素の各々に転送する手段と、 インピーダンス制御命令を、前記共通データ・バス上に
    生成し、前記命令を前記インピーダンス制御ベクトル転
    送手段に転送する手段とを含む、アドレス指定可能ラン
    ダム・アクセス・メモリ。
11. 【請求項１１】行列配置される複数のデータ・アレイ・
    バンクを有するアドレス指定可能ランダム・アクセス・
    メモリにおいて、読出し及び書込み操作を駆動するパワ
    ー・ドライバ要素のインピーダンスを較正する方法であ
    って、前記列の制御及びデコード回路の制御により、共
    通データ・バスに多重化される別々のコマンド・サイク
    ルにおいて、前記バンクに読出し及び書込み信号を提供
    し、前記バンクの各々に対するパワー・ドライバ要素を
    有するものにおいて、 書込みコマンド・サイクルの間に、前記コマンド・デー
    タ・バスから前記アレイ・バンクへの入力を禁止し、前
    記書込みコマンド信号を前記列の回路から切り離す調整
    信号を提供するステップと、 現インピーダンス状態の大きさ及び満足度の少なくとも
    一方の変化を示すインピーダンス制御ベクトル信号を、
    前記パワー・ドライバ要素の各々に転送するステップ
    と、 現インピーダンス状態の大きさ及び満足度の前記少なく
    とも一方の変化の作表値から選択されるインピーダンス
    制御命令を、前記共通データ・バス上に生成し、前記命
    令を前記パワー・ドライバ要素に転送するステップとを
    含む、方法。
12. 【請求項１２】行列配置される複数のデータ・アレイ・
    バンクを有するアドレス指定可能ランダム・アクセス・
    メモリであって、共通データ・バスに多重化される別々
    のコマンド・サイクルにおいて、前記バンクに読出し及
    び書込み信号を提供し、前記バンクの各々に対するパワ
    ー・ドライバ要素を有するものにおいて、前記パワー・
    ドライバ要素のインピーダンスの較正の改善が、 書込みコマンド・サイクルの間に、クロックによりラッ
    チされてデコードされるインピーダンス調整のための前
    記パワー・ドライバ要素への入力信号を、現インピーダ
    ンス状態の大きさ及び満足度の少なくとも一方の変化を
    示すインピーダンス制御ベクトル信号として、前記パワ
    ー・ドライバ要素の各々に提供する手段を含む、アドレ
    ス指定可能ランダム・アクセス・メモリ。
13. 【請求項１３】行列配置される複数のデータ・アレイ・
    バンクを有するアドレス指定可能ランダム・アクセス・
    メモリであって、共通データ・バスに多重化される別々
    のコマンド・サイクルにおいて、前記バンクに読出し及
    び書込み信号を提供し、前記バンクの各々に対するパワ
    ー・ドライバ要素を有するものにおいて、前記メモリの
    操作のタイミング・スキューの調整の改善が、 列アクセス時間の間の１読出しサイクル内に、前記共通
    データ・バスに一様な直列信号のセットを送出する手段
    と、 列のアクセスの開始まで、前記一様な直列信号のセット
    の転送を可能に維持する手段とを含む、アドレス指定可
    能ランダム・アクセス・メモリ。
14. 【請求項１４】前記データ・アレイ・バンクを前記共通
    データ・バスから切り離す整列信号を含む、請求項１３
    記載のアドレス指定可能ランダム・アクセス・メモリ。
15. 【請求項１５】アドレス指定可能ランダム・アクセス・
    メモリ・アセンブリであって、入力ポート及び出力ポー
    トと、共通の通信チャネル・データ経路を介して、行列
    配置されるデータ・アレイ・バンクを駆動する複数のド
    ライバとを有するものにおいて、 別々の読出し及び書込みサイクルを提供する手段と、 前記読出しサイクルの間に、アドレス・データを前記デ
    ータ経路を介して前記データ・アレイ・バンクに至る経
    路から、別のデータ経路を介して少なくとも前記出力ポ
    ートへ至る経路へと、再度経路指定する手段とを含む、
    アドレス指定可能ランダム・アクセス・メモリ・アセン
    ブリ。
16. 【請求項１６】前記読出しサイクルの間に、前記アドレ
    ス・データが列デコーダを介して受信される、請求項１
    ５記載のアドレス指定可能ランダム・アクセス・メモリ
    ・アセンブリ。
17. 【請求項１７】前記読出しサイクルの間に、前記アドレ
    ス・データがアドレスの開始まで保持される、請求項１
    ６記載のアドレス指定可能ランダム・アクセス・メモリ
    ・アセンブリ。