CN1293402A - 可寻址存储设备的地址卷接功能 - Google Patents

Abstract

本发明是一个可选功能,允许数据字的地址部分可从可存储内容部分中分离出来并且该地址部分可用于不同目的而不干扰存储阵列中所存内容。本发明可看作一条命令功能,允许对总的存储阵列的区域之中和之间发展的例如地址、阻抗定标、定时和部件漂移等项目中的误差进行信号分析。技术先进之处在于数据响应于可选阵列电路的修改,用于这类操作例如地址校正证实、机器定时和部件漂移校正的目的。

Description

可寻址存储设备的地址卷接功能

此处引为参考的是于1998年10月20日提交的临时申请系列号60／104，889。

本发明涉及提供可用的与可寻址随机存取存储器有关的卷接功能，该存储器为附加使用而将数据的地址部分卷接而不干扰存储元件内容，以及具体地涉及一种特殊命令或功能能力，用于选择性地绕过存储器组合件的存储部分和通过地址部分以备并行应用。

在许多数据处理操作中，进行处理的信息所具有的形式是增量或字，它们携带一个准备存储的累加部分和一个用于通知存储阵列何处存放它的识别部分。随着技术的进步，阵列变为巨大，内务处理和控制电路非常复杂，并且所存信息既大又有价值。长久以来这些阵列一直具有一些问题，例如一直增长的速度和大小环境与测试、与定时及与部件漂移之间的关系。由于存储器阵列是由装配入半导体集成电路的可寻址元件组成的，可访问性和操作限制严重地限制质量和可靠性维护测试及其他能力的增加。

当技术发展时预料在未来，设备的动态可寻址阵列在要恰当地接收地址信息的证实操作中，以及当输入或扑获数据时的定时中将利用要求调整的传信技术。还希望或当部件漂移时或当可寻址设备长期不用后发现由于温度或电压变化而造成定时变化时，能够周期地重新将定时初始化。

需要开发一种技术，能够在阵列的个别存储元件处维护和重新建立条件而不篡改存于阵列中的信息。

本发明是一个可选功能，允许数据字的地址部分可从可存储内容部分中分离出来并且该地址部分可用于不同目的而不干扰存储阵列中所存内容。本发明可看作一条命令功能，允许对总的存储阵列的区域之中和之间发展的例如地址、阻抗定标、定时和部件漂移等项目中的误差进行信号分析。

有一个先进的测试寻址的技术，其中一个存储单元例如半导体集成单元的地址总线上的信息可以直接送至单元的数据端并送回单元的控制器，以便比较控制器在地址线上发送的信息与在数据线上接收的信息而能够判断在地址线或数据线上是否有任何故障但却不干扰存储阵列中所存内容。

技术先进之处在于数据响应于可选阵列电路的修改，其中阵列的存储部分被隔离及为这类操作例如定时、证实和部件漂移校正的目的而将数据的地址部分重新选择路由和重新确定功能。

现阐述使用双数据率(SDRAM-DDR)单元建立的同步动态随机存取存储器的存储系统的原理。

图1-9阐述当地址信号通过可寻址存储阵列时，本发明原理在地址信号整体性分析中的应用；其中：图1-6阐述将属于本发明的参考数字赋予现有技术可寻址存储系统中标准的所选节点，其中：

图1阐述一个典型组件例如双在线组件中的基本可寻址存储单元，例如半导体集成电路，在本发明的阐述中将涉及的接线端都赋予参考数字。

图2阐述现有技术中双数据率同步动态随机存取存储器(SDRAM-DDR)的互连功能单元，其中参考数字赋予属于本发明的单元。

图3阐述如图2中所述现有技术SDRAM-DDR中的功能真值表。

图4阐述图1-3中所示类型的双存储器组SDRAM-DDR的子组合件或卡上的布局，其中所加参考数字属于本发明。

图5阐述图1-4中所示类型的现有技术双存储器组SDRAM-DDR的原理图，其中所加参考数字属于本发明。

图6阐述图1-5中所示现有技术计算机系统中SDRAM-DDR类型存储卡的布局，其中所加参考数字属于本发明，及其中：

图7-9是用于阐述本发明的旁路实施的结构、流程和时序图，其中：

图7阐述图2的功能图内的旁路电路能力，用于传送地址和数据端口信息，其中参考数字属于本发明。

图8阐述例如图6的计算机系统中本发明的信息流，其中参考数字属于本发明，及，

图9使用时序图阐述当系统处于本发明的卷接功能或回响功能模式中时的系统性能，其中参考数字属于本发明。

图10-13阐述本发明原理应用于现有技术动态随机存取存储器(DRAM)组合件中所用标准部件即芯片外驱动器的阻抗控制；其中：

图10阐述通过组合件用于写数据的典型DRAM数据路径。

图11阐述为实施本发明原理而附加于如图10中所示典型写数据路径的调整的布局。

图12是一个用于阐述图11的附加调整效果的时序图。

图13阐述为实施本发明原理而附加于如图10中所示典型数据路径的调整的另一个布局。

图14-16阐述本发明原理应用于DRAM存储组合件中时序的估价和控制的重新选择路由实施，其中：

图14是一个用于阐述DRAM组合件中典型定时控制数据路径的框图。

图15阐述在时序定标中实施本发明原理，附加于如图14中所示类型的数据路径的调整的布局，及，

图16是一个用于阐述附加于如图15中所示典型数据路径的调整的定时中产生的条件的时序图。

可以用很多方式例如通过硬件附加、软件指令和它们的组合来实施本发明的可选功能，以便允许将数据的地址部分从可存储内容部分中分开从而将该地址部分用于不同用途。这些实施例分为其中将存储阵列旁路的若干组和其中将存储阵列隔离的若干组，以及重新将地址数据选择路由和用于其他用途。在这两种组中存储器内容不受干扰。本发明可看作为一条命令或卷接功能，用于分析、证实和校正这些数据路径例如可寻址存储组合件内地址、时序、阻抗变化和部件漂移中的变化而不干扰存储组合件中所存实际数据内容。存储组合件由存储和控制实体交织组成。在图1-6中阐述的一个典型动态随机存取存储器(DRAM)由组合在卡或板上的现有技术组件标准所组合的部件、数据路径和控制组成。本发明旨在提供能力以便分析数据路径的重要类型和提供校正从而在恰当界限内保持相互关系而不干扰可能存于存储器内的数据。

参照图1至6，图1阐述一个典型组件例如双在线组件中的基本可寻址存储单元，例如半导体集成电路，在本发明的阐述中将涉及的接线端都赋予参考数字。图1中，半导体集成电路单元标以101及所有信号端都列出。有地址端A0-A12，标以102，用于按行和按列访问存储内容。有选择端组BA0-BA1，标以103，用于访问4个内部存储器组，命令端RAS、CAS、WE和CS标以104，它们分别对应于行地址、列地址、允许写和芯片选择。有一个差动时钟CLK CLK／对，标以105，用于使芯片内操作与系统时钟同步，以及允许时钟端CLE标以106，用于允许和禁止时钟工作。图1中显示4、8或16个数据端口DQ0-DQ15，它们取决于芯片的数据宽度，数据选通UDQS、LDQS标以107，每个用于8个数据位。数据端口用于发送READ信息数据或接收WRITE信息数据。这些选通由读取和接收操作上的数据所驱动，用作时钟功能，在选通脉冲的上升沿和下降沿两者上面都有数据。还有用于内部电路的电源端VDD和VSS及用于数据和选通端的I／O电源端VDDQ和VSSQ，及一个用于接收数据的参考电压端Vref。

图1和图2一起阐述现有技术中双数据率同步动态随机存取存储器(SDRAM-DDR)的互连功能单元，其中参考数字赋予属于本发明的单元，以及一起描述一个具有地址和数据端口的可寻址半导体设备，它在分析地址正确度时是重要的数据路径位置。

图2中显示随机存取存储器(RAM)设备的主要部件的功能图。在图2中，时钟标以(202)，它在此实例中用于接收地址寄存器(标以212)中的地址(标以206)以及存储器组地址(标以204)。在定时寄存器(标以205)中，一起接收时钟(202)与芯片选择命令(标以201)和ras、cas和we命令(标以203)。由延迟锁定回路(标以208)延迟的时钟信号用于驱动数据选通发生器(标以214)，用于使通过输出缓存(标以216)的读取操作中的输出数据同步，以使时钟与输出数据同相。

定时寄存器(205)用于判断地址总线(标以210)是指向行缓存(标以218)还是指向列缓存(标以220)。例如，如果芯片选择(201)为低，及(203)的ras为低和cas为高，则将出现存储器组操作或行选择；如果芯片选择(201)为低及(203)的ras和cas两者都低，则将出现读取或写入或列选择。

图3阐述DRAM中用于标示条件的的功能真值表。

回至图2，在选择行的条件下行解码器(标以222)将行地址解码，13位地址位规定数据阵列(标以232)中8192个可能的行中的一行。图2例中中显示4个可能阵列，所希望启动的一个将由存储器组选择器(标以224)确定。

与本发明要解决的问题相关的一个重要问题是，此处即使有一定不准确性，所有地址信息将会包含足够信息以供执行并在存储设备看来是有效的。因此，如果在接收地址中出现由于例如建立地址的设备(例如图6中的存储器控制器，以后将说明)和存储设备之间的路径连接中断而造成的误差，则传输的数据仍将发送或接收而难于发现误差。

再回至图2，一旦选择了一行，则选择所希望的列或该行的若干列，然后将列缓存中的数据发送至列解码器(标以226)，后者从最后感测放大器(234)中选择所需数据位。由于这是一个双数据率存储器，这主要意味着每个时钟周期内每个DQ端口要传输两个数据位，然后每个时钟周期内必须从阵列232内拾取两个数据位。至于首先输出哪两个位，要取决于2位的列预拾取单元(标以236)，它检查低位列地址CAO(标以238)。CAO(238)也选择路由至数据输入缓存(标以242)，后者在写操作中从DQ端(标以250)接收数据，并决定将该时钟周期内接收的两位送至恰当地址。

在本发明的地址分析方面，CAO(238)的作用是重要的，这表现在它是一个位置，其位置信息用于芯片的数据部分。在本发明中，一个目标是尽可能多地将所有地址和命令信息带至芯片的数据部分，以使在地址和命令线上接收的信息能够送出数据线，从而使存储器控制器能够通过检验数据线而检查送至可寻址设备的地址和命令是否实际上正确地接收了。本发明不会影响RAM内容或可寻址设备的正常操作，因为本发明提供一条单独的总线。

继续参照图2，在读取操作中，来自2位的列预拾取单元(236)的数据送至输出缓存(标以216)和输出至数据端口DQ和(250)。与此同时，数据选通UDQS和LDQS在标以(214)的单元处被驱动。接收设备能够使用与RAM寄存数据相同的方式来使用这些选通。定时寄存器控制何时通过I／O控制单元(标以252)驱动数据。将数据作为脉冲串来驱动，标以(262)的单元确定何时脉冲串已经过去而发信号给输出缓存。读取命令与数据之间的周期数(等待时间)可以编程为脉冲串的长度，可由存储器控制器或其他外部设备恰当地选择进入定时寄存器(205)的命令cke、cs、ras、cas和we而使用一条特殊命令(模式寄存器写)来进行编程；命令本身包含于地址域内。因此标以210的地址路径也指向标以(272)的模式寄存器，它在初始化时将指令解码并且在其他事物中确定脉冲串长度和等待时间。

本发明在可能时为存储器利用一个模式寄存器和提供一条特殊命令以便将地址总线引导至数据总线，换言之，以便完成地址卷接功能。

也可在其他设备中通过编程来提供相同地址卷接功能而不用模式寄存器。

回至图2，类似地，如果准备将数据写入RAM，则将由输入缓存(242)接收的数据引导至阵列(标以232)的所选行和列。数据选通UDQS和LDQS用于选通数据，也即，在选通的上升沿处从接收机寄存一个数据及在下降沿寄存第二个数据，因此得到双数据率。

对于所提及的问题，所有地址同样再显得有效。如果在接收地址中出现由于例如建立地址的设备(例如图6中所讨论的存储器控制器)和存储设备之间的连接中断而造成的误差，则准备存入存储器的数据仍然写入，不过写入错误地址。这可能会改写本来正确的数据，因而在许多计算机中造成严重后果。

有可能将一定数据屏蔽或阻塞而不使它们写入，事实上在某些早期存储设备中可以将一定数据屏蔽，既不能读，又不能写。在本发明中，通过使用屏蔽端UDM和LDM(标以207)来实现屏蔽操作。UDM在端口DQ8-15处屏蔽信号及LDM在端口DQ0-7处屏蔽信号，不让它们写入阵列。通过由定时寄存器(205)生成iDM信号(标以282)并且引入I／O控制(252)中来完成操作。

参照图3，图3阐述如图2中所述现有技术的典型SDRAM-DDR中的功能真值表，该SDRAM-DDR如图2中所述并且显示可以通过使用命令cke、cs、ras、cas、we和dm和地址为SDRAM-DDR存储设备建立的命令。上面已经讨论过读和写命令，而其他命令对于本发明并不重要，此处显示只是为了完全性。

图4阐述图1-3中所示类型的双存储器组SDRAM-DDR的子组合件或卡上的布局，其中附加参考数字属于本发明。图4的布局是一个典型的128兆字节(MB)184端寄存的8位双在线存储模块(DIMM)，它使用18、64MB(兆位)SDRAM-DDR设备(标以402)。该64MB设备非常类似于标准256MB设备，只是容量为1／4，因此涉及的地址线少两根。DIMM显示为一个具有公共地址总线的可寻址设备的集合的例子。还有许多关于这里不涉及本发明的或不影响本发明能力的卡结构。这些能力是重新驱动功能(标以412)。还有显示在背面的数据开关(标以422)，当多个DIMM共享一条公共数据总线时，这类数据开关用于将此DIMM上的存储设备与其他DIMM隔开。这些数据开关的存在与否对本发明的地址卷接命令并无影响。某些卡结构具有小的EEPROM(标以432)，它包含关于DIMM的描述性信息。此EEPROM的存在与否对本发明的地址卷接命令并无影响。

图5阐述图4中所示卡的前面和背面上的典型双存储设备组如何连接在一起。参照图5，SDRAM-DDR设备标以(502)，地址寄存器标以(512)，及数据开关标以(522)。所有RAM的地址总线都是共享的。还有，在图4的DIMM前面的9个RAM与DIMM背面的9个RAM共享数据总线。

在图6中显示图1-5中所示现有技术典型计算机系统中SDRAM-DDR类型存储卡的布局，其中所加参考数字属于本发明。

参照图6，其中显示计算机系统的存储器和处理器部分的高层次原理图。此处一个或多个处理器称为微处理器并且标以(610)。该处理器连至存储器控制器(标以620)。在某些结构中，处理器和存储器控制器可能处于相同半导体集成电路设备中。标以(630)的服务处理器用于提供这类功能，例如系统初始化和误差处理。同样服务处理器可以与处理器一起存在，或服务处理器功能可以是处理器设计的一部分。在本讨论中将处理器和服务处理器区别开以便于解释在应用本发明的地址卷接功能中进入存储器的数据和存在于存储器内的数据。存储器控制器控制可寻址存储设备(标以640)，它可以是如图1和2中的SDRAM-DDR存储设备，在此情况下在标以(650)的存储卡上的是工业中所用典型元件，已经结合图4和5描述了它们的例子。存储器控制器(620)通过数据总线(标以660)接收(读取)或发送(写)数据。这些控制告诉RAM通过cntrl／address总线(标以670)读取或写入。当单独的数据总线和cntrl／address总线可能连至每个DIMM或者DRAM或它们可以为公共时，可应用本发明的卷接功能。

现在在工业中普遍将地址、命令和数据都参照时钟。该时钟能够来自单独的芯片，用于将所有部件同步，或者在SDRAM-DDR或其他高速设备的情况下在工业中实现将时钟与地址、命令和数据一起发送(源同步设计)。在图6中存储器控制器(620)具有单独的时钟总线(标以680)。对于本发明，如何定时并不重要，重要的是当出现地址卷接时，它必须遵循与正常操作中相同的定时。

在图1-6中描述的系统中有某些问题，它们由本发明提供的附加命令能力解决。

一个问题是当存储器的所有地址都包含有效信息但如存储组合件中存在某些故障例如断线时，就无法将所有信息都包括在内。因此难于知道一个地址是否已经恰当地收到。当总线速度增加时，此问题更为明显。在现有技术中，用于测试存储组合件以判断地址是否恰当地收到的方案是通过交替地在RAM的不同位置处读取和写入一定数据模式，但这需要大量数据传输来完成它，并且破坏了存储器内容。有很多理由不希望破坏存储器内容。根据本发明，提供了一种用于测试地址总线的装置，它是快速的，而且不破坏存储器内容。

另一个问题是技术的发展要求传信技术，这涉及对何时发送或扑获数据的定时调整。在图6中所示系统中，地址和数据总线的速度可能非常高，因而相对于地址／命令的详细时钟定时及相对于数据的数据选通都要求更为严格。希望能够周期地将这些总线重新初始化。

对于长期不用而重新使用的高速DRAM或其他可寻址存储组合件，由于温度或电压变化，定时可能会改变。希望有一种装置，可以在可寻址设备与控制设备之间重新建立定时关系而不访问存储器。

根据本发明，通过提供称为地址卷接或地址回响的附加模式功能而解决这些问题，如图6中所示，可以在存储器控制器或服务处理器的控制下进行访问。本发明的地址卷接或地址回响能力的目的是提供将地址信息旁路而直接送至输出端，并在该处进行估价而不干扰存储器内容。

以下是一个阐述性实施例。控制功能的一个方法是提供一条命令给可寻址设备的模式寄存器，例如图2中所示元件272。同步DRAM使用一个模式寄存器，及时钟加倍同步DRAM(SDRAM-DDR)具有一个模式寄存器即图2中的元件272及一个扩展的模式寄存器两者，即技术中已知的未在图2中单独显示的(EMR)。图1中显示地址端A4。SDRAM-DDR的EMR中的模式位A4是可用的，当赋值0时为非地址回响模式，及当赋值1时为地址回响模式。参照图7，其中阐述图2的功能图内用于传送地址和数据端口信息的旁路电路能力，其中参考数字属于本发明。图7中一个地址串行器(标以770)自地址寄存器212中取得地址信息并在通道(标以771)上直接将它传送至输出缓存216，及一个命令串行器(标以780)自定时寄存器205取得命令信息并在通道(标以781)上将它传送至输出缓存216。

参照图8，其中阐述例如图6的计算机系统中本发明的信息流，其中信息路径(标以880)自存储器控制器620取得控制信号并送至卡650上DRAM 640中所选的一个，以及自所选的DRAM的输出缓存中取得输出地址信息并送至未示出的估价位置。参照图9，其中阐述当系统处于本发明的卷接功能或回响功能模式中时的系统性能的时序图。地址／命令总线上的地址和命令显示数据总线上的以后数个周期。并没有新信号。在n+2周期内，如同在周期n内对于DRAM那样，自组件同一侧上的所有DQ端出发，串行地读出位于组件同一侧上的地址和控制端。其顺序对于位于组件一侧的信号是端号升序，而在组件另一侧则是端号降序。串行读出应该与读取数据的频度相同，并且遵循相同发送和保持时间的规范，使用相同驱动器阻抗。在8个周期(16个可能的数据)之后串行读出结束，并禁止数据驱动器工作。一个周期之后可以取得一条新命令。此方法设计为提供自数据线输出的地址和控制线的值，允许控制设备感测发送的地址(或控制)是否与接收的地址(或控制)匹配。如果存在差别，则或者地址线是坏的，或者数据线不好。可用更复杂功能确定差别，例如每隔一个周期改变地址读出的顺序。当然也可能有其他方法达到不同目的。例如所有在周期n内锁存的地址线可以在n+2周期内通过所有数据线输出。类似地，在地址锁存与数据输出之间可以有不同周期数(1、2、3等)。

为简便起见，优选实施例中使本发明的地址回响功能的定时与存储组件的正常读取定时相同。这对于控制器和RAM是最好的，因为它为正常读写保留了自然定时。地址可以串行化，并且作为一条或多条数据线中的串行流而输出。所有方法都产生所需信息。也即，将要从数据线输出地址和控制线的值，允许控制设备感测发送的地址(或控制)是否与接收的地址(或控制)匹配。如果存在差别，则或者地址线是坏的，或者数据线不好。可用更复杂功能确定差别，例如每隔一个周期改变地址读出的顺序。可用低速写入EMR以便增加在高速地址线问题事件中的成功机会。当要求测试的线中的某些线需要写EMR时，该测试是不完全的。然而，进入地址回响模式时的失败本身就标示地址线失败。

调用本发明地址回响功能的一个选代方法是参照图3的SDRAM-DDR功能真值表，其中有位置可以定义一条新命令。例如，可能要求自动预充电端A10与脉冲串停止命令一起用于建立一条新命令。当A10为低时，脉冲串停止命令与以前同样工作，但当它为高时，这意味着新命令，即本发明的地址卷接或地址回响功能。当给定此新命令时，所有地址和命令都卷接至数据。

有两个立即可用的此新命令技术的应用。

第一个是测试地址总线。在存储器测试器或单独的计算机系统中，写入一份设备的模式寄存器的副本，以及控制器或测试器被编程以便比较驱动的地址与接收的地址。如果它们不符合，则存在故障。该测试很快，它不干扰存储器内容，因此可以在任何时候完成。

第二个是调整组合件的定时以允许地址和数据总线的高速运行。在存储器测试器或单独的计算机系统中，写入一份设备的模式寄存器的副本，以及控制器或测试器被编程以便比较驱动的地址与接收的地址。如果数据没有正确地接收，则这可能是断的接触或者它可能是由于地址与时钟(或数据和选通)之间的定时关系没有优化。例如在SDRAM-DDR中，控制器必须将与数据同相地驱动的数据选通与数据脉冲中心对准，以便对定时的变化成为不灵敏。但要知道数据脉冲中心的位置非常困难。控制器可以相对于数据而按时间扫描该选通，并且注意到，数据发送失败是由于选通太早而读取失败是由于选通太迟。此测试所需全部只是要求控制器知道待读取的数据模式。因此，本发明的地址回响或卷接功能允许在分析和证实中发送并然后读取任何数据模式而不干扰存储器内容。

当数据处理系统中的动态随机存取存储器(DRAM)的性能进至更高频率，为保证组成存储组合件的DRAM组合件中每个单独DRAM的可靠传输入和传输出，存储系统组合件中的数据输入和数据输出的精确控制就成为关键。包括于精确控制中的是用于调整将阵列中数据移动的驱动器的阻抗的能力。驱动器是单独的单元，在技术中称为芯片外驱动器(OCD)。

为标定OCD的驱动能力和阻抗，可以采取DC电流测量，当OCD在驱动已知逻辑状态负载时，将阻抗调整直至获得所需I-V特性。然而，为完成这类操作，存储器控制器必须能够为OCD负载建立一个所需逻辑状态，然后将调整指令通知DRAM。现结合图10-15阐述此情况，它们阐述本发明原理用于OCD阻抗控制，其中图10阐述用于写数据的典型DRAM数据路径。图10中的图阐述写操作中的主要项目。此具体DRAM具有4个独立的数据阵列组，带有用于标以RWD数据的读／写数据总线通信通道。RWD上的数据多路转换为阵列。在写命令期间，RW开关将DRAM置于接收和存储数据的状态。数据通过DQ芯片外接收机输入至DRAM的标以(OCR & DQSYNC)的位置，并且可能与数据选通(标以DQS)同步。在预拾取类型体系结构的情况下，其中在连续时钟周期内并行地锁存串行数据的若干位，如果需要可以在多路转换器(标以WRITE MUX)中记录这些数据。在任何一种情况下，数据都驱动至双向总线(标以RWD)上，并且最后在列控制和解码电路的控制下存入存储器阵列。

在图11中阐述DRAM的写数据路径，其中包含图10中所示写数据路径的特征并和它相同地操作，另外还在虚线边框内阐述用于提供芯片外驱动器阻抗的标定和控制的特征。参照图11，DRAM控制电路响应于来自存储器控制器的模式寄存器设置命令而生成一个附加控制信号(标以ADJUST)。当ADJUST命令起作用时，RWD总线与数据阵列组断开，因而抑制对列的写命令。换言之，由于不准存储阵列接收和存储数据，所以存储阵列内的任何数据都不受干扰。因此，当ADJUST命令起作用时，可以如同正常写命令那样地将数据写至RWD总线上，但不能将数据存于存储阵列内。显然，如果在完成阻抗标定时存储阵列不包含不希望受干扰的数据，则不需要安排来禁止存储。ADJUST命令还允许附加的控制(标以OCDIMPEDANCE CONTROL)电路从RWD总线上的数据中接收编程指令。使用写命令控制信号与信号的延迟版本一起将控制定时。OCDIMPEDANCE CONTROL元件解释该编程指令并生成用于驱动OCD的向量并设置它们至需要的上拉和下拉层次。表1中阐述一组命令及其设置的例子。

表1DQ&#602&#62    DQ&#601&#62    DQ&#600&#62      命令

 X              0              0        什么都不做

 0              0              1        增加下拉阻抗

 0              1              0        减少下拉阻抗

 0              1              1    将下拉复位至默认阻抗

 1              0              1        增加上拉阻抗

 1              1              0        减少上拉阻抗

 1              1              1    将上拉复位至默认阻抗

因此，当ADJUST信号起作用时，可用一条正常写命令从DQ输入端上的数据中将OCD阻抗编程。

参照图12，提供了用于显示此操作的定时例子的时序图。写命令信号在图上标以PCAS，列命令标以CCAS。图12的时序图假定现有技术中四位的写数据脉冲串体系结构的标准。只有来自n个DQ的子集的脉冲串的第一位用于编程信息。选代地，脉冲串中的连续位也可能包含编程信息。

以下是结合图11描述的用于完成阻抗调整的示例性协议。

扩展模式寄存器集将ADJUST模式启动。

ADJUST模式信号将RWD MUX置于高阻抗模式中及禁止对列的写命令。

ADJUST模式信号还准备了OCD阻抗控制电路以便用于接收调整指令。

单个写命令扑获DQ并且将它们驱动至RWD上。

DQ&#600∶n&#62上脉冲串的的第一位包含阻抗调整命令。表1中是命令表的例子。

另一个选项是利用RWD总线将阻抗向量直接写至每一个OCD电路以便传输数据至所有OCD并且在每个OCD处在锁存寄存器中存储该值。这要求使时钟及模式信号PCAS和ADJUST分布至每个OCD电路。由于现有RWD总线可用于传输数据至所有OCD，因此不再需要来自OCD阻抗控制的向量总线，从而节省接线空间。

图13阐述为实施本发明原理而附加于如图10中所示典型写数据路径中一个DQ电路的调整的另一个选代布局。参照图13，该布局完全不涉及RWD总线，并且还允许每个OCD独立地编程。在图13的布局中涉及两个编程模式信号，一个标以(ADJUST_PU)，用于调整OCD上拉及另一个标以(ADJUST_PD)，用于调整下拉。可以在不同时间由一个模式寄存器设置命令启动每一个。当任何一个模式启动时，如以前结合图11所阐述的，将抑制对阵列的写操作。

在对DRAM的写命令期间，串行数据由芯片外接收机(OCR)在每个DQ处接收并平行地存于DQ WRITE LATCH处。串行脉冲串长度为4位。在通常写命令中，通过RWD总线平行地将数据写入存储阵列，但ADJUST_PU或ADJUST_PD模式阻止这样做。相反，数据直接存入位于OCD附近的锁存寄存器中。这些数据包含上拉或下拉的所需阻抗值，它们然后解码以便选择所需OCD阻抗。

因此当ADJUST_PU或ADJUST_PD信号启动时，可用正常写命令来将OCD阻抗编程，其中阻抗值以串行脉冲串方式提供于DQ输入中。应该注意到，每个OCD从一个独一的DQ中接收阻抗值，从而允许独立地将不同OCD进行编程。还应注意，此方法的使用对4位脉冲串长度并无限制。

以下是结合图13描述的用于完成阻抗调整的示例性协议。

扩展模式寄存器集将ADJUST_PU或PD模式启动。

ADJUST_PU或PD模式信号将RWD MUX置于高阻抗模式中及禁止对列的写命令。

一个4位脉冲串写至每个DQ的写锁存寄存器中，如同正常写命令那样。

在DQ与WRTCLK同步期间，4位脉冲串传输至上拉或下拉阻抗锁存寄存器和解码器中。

扩展模式寄存器集将ADJUST_PU或PD模式停止。

存储器控制器完成阻抗测量。

以上过程重复直至完成调整。

在应用本发明原理时完成对定时关系控制的有价值的帮助。由于DRAM性能被推至更高频率，为保证数据的可靠性，对于输入和输出存储系统的数据的精确控制就成为关键。有影响的各方面中最重要的是调整在系统中出现的定时扭斜的能力。

希望能够将系统置于一种状态，其中已知数据流是来自OCD的输出量，以使存储器控制器能够使用技术中标准的游标型测量来调整定时扭斜。还希望数据流能够灵活到能够操作许多不同数据序列。有这样的情况，即在标定之前不许写数据至DRAM，因此不允许有简单地读取和写数据至阵列的选项。

参照图14-16，它们阐述本发明原理应用于DRAM存储组合件中定时的估价和控制。图14阐述DRAM组合件中典型的数据路径。此具体DRAM具有4个数据阵列组，其读／写数据(RWD)多路转换至一条公共数据总线上。在读取操作期间，信号PCAS脉冲为低，同时由存储器控制器提供的列地址出现在内部COLADD总线上。在阵列的列访问时间内，准备由OCD输出数据至DQ总线上而驱动RWD总线。在预拾取体系结构中，这些数据首先在FIFO锁存寄存器处使用输入和输出指针加以串行化。如果COLADD总线在结束读取周期之前没有保证，则必须保持起始地址直至需要时用于生成输出指针。

参照图15，它阐述为实施本发明原理而附加于如图14中所示数据路径的调整的布局，有一个标以ALIGN的附加控制信号，它由DRAM控制电路响应于来自存储器控制器的模式寄存器设置命令而生成的。当ALIGN信号工作时，RWD总线与数据阵列组断开而通过三状态控制接至DATA总线。通过COLADD总线提供数据给DATA总线。这允许在正常读取操作期间使用来自COLADD总线的数据驱动RWD总线。由于数据阵列组与RWD总线断开，所以列解码器不需要COLADD信息。因此可以完成任何数量的连续读取操作，以使OCD输出任何复杂数据序列至DQ总线上。

注意到COLADD总线可能不如RWD总线宽，因此需要一个扇出以便复制总线所有位上的数据。此外，FANOUT功能可能解码DATA总线信息以便产生不同复杂向量。一个例子是还用于驱动DATA总线的补码以使邻近的OCD驱动互补数据。此外可以使用更多COLADD位以便允许每个读取操作有多个独一的向量。选代地可以只要求一个OCD子集用于标定，在此情况下不必将所有RWD线设置为已知状态。

图14和15用于阐述一个具有4位预拾取和4位固定脉冲串长度的同步DRAM。在预拾取小于脉冲串长度的情况下，必须使用一个计数器，以便在适当时候从DATA HOLD发出数据。应该注意到，当使用起始地址DQADD与解码功能(例如FANOUT)一起来将脉冲串数据重新排序时，可以允许减少DATA总线宽度。例如，只要简单地使脉冲串从不同地址开始，即可使用六个模式0000、0001、0011、0101、0111和1111来产生十个其他可能的4位模式。选代地，可以由ALIGN信号迫使DQADD处于一个已知状态，而相反地使用那些用作起始地址的COLADD位来提供DATA总线。

参照图16，它是一个用于阐述附加于如图15中所示典型数据路径的调整的定时中产生的条件的时序图。

游标型对准的协议如下：

扩展模式寄存器集驱动ALIGN模式信号。

ALIGN模式信号将RWD MUX置于高阻抗模式中及驱动器A控制RWD。

可能随之以任何数量的正常CAS读取命令。在此模式中，COLADD&#600，1&#62确定起始地址及COLADD&#602∶5&#62为4位脉冲串提供数据。

扩展模式寄存器集禁止ALIGN模式信号。

有一些观察可能有助于决定选项。

图15中的可有三态的驱动器A可以小，因为它们对于RWD访问具有全部列。

使用内部CAS命令(PCAS)锁存地址信息。

图15中FANOUT用于将4位脉冲串分布至多组四RWD组。

当ALIGN模式信号以已知值建立DQADD&#600，1&#62时，COLADD&#600∶1&#62可用作四位脉冲串的前两位。

COLADD&#600∶1&#62可以被解码以便选择两个预定义脉冲串模式中的一个，

FANOUT可用于生成真实和互补数据以使邻近DQ能够在相反方向内切换。

更多列地址例如COLADD&#606∶9&#62可用于产生多个独一的4位脉冲串序列。

已经描述的是一种用于动态随机存取存储阵列的控制功能，它能够选择性地绕过所存存储器并且允许将数据的地址部分分散而用于分析、证实和内部控制。可以通过附加结构和现有结构的选择性重新选择路由而实现该控制功能。

Claims (20)

1．在一种具有一个输入端口、一个输出端口和包含存于多个可寻址存储位置内的信息那种类型的数据处理存储组合件中的改进，所述存储组合件响应于数据的处理，所述数据具有一个地址信息部分和一个准备存储部分，所述改进包括：

所述处理包括选择能力，用于将一条数据路径中出现的所述数据的所述地址信息部分指向单独的处理路径中所述多个可寻址存储位置而不干扰存于所述多个可寻址存储位置中的所述信息。

2．权利要求1的改进，其中所述选择能力包括：

一条围绕所述可寻址存储位置的通向所述输出端口的单独地址信息路径，以及

一条用于将所述数据的所述地址信息部分指向所述单独路径的处理指令。

3．权利要求2的改进包括一个响应于通过所述单独路径送至所述输出端口的数据的数据处理能力。

4．权利要求3的改进，其中所述单独地址信息路径是从所述存储组合件中一个地址寄存器通过一个串行器到达所述存储组合件中一个输出缓存，以及所述处理指令是从一个定时寄存器通过一个串行器到达所述存储组合件中所述输出缓存。

5．权利要求2的改进，其中所述处理指令禁止将准备存储的信息输入至所述多个可寻址存储位置内。

6．权利要求2的改进，其中所述处理指令一起采用一个终端上标准存储事件条件中一个不用的命令以及所述存储组合件中一个脉冲串停止命令。

7．在一种具有多个存储位置和具有寄存器的类型的可寻址随机存取存储器中的证实方法，所述存储位置响应于对具有地址部分和待存储部分的数据增量的处理，所述寄存器用于将具体数据增量指向所述多个存储位置中的具体位置，所述证实方法用于证实所述数据增量的具体增量所指向的所述多个存储位置中的位置就是它所在的位置，所述方法包括以下步骤：

通过围绕所述多个可寻址存储位置的一条单独路径将通向所述多个可寻址存储位置的数据路径中出现的所述数据的所述地址信息部分指向一个输出位置，

在所述输出位置处向每个数据增量准备存储的所赋予位置提供对所述寄存器的访问，及

为不同存储位置将所述单独路径中的数据与寄存器进行比较。

8．权利要求7的方法，其中所述单独路径是一条地址寄存器单元与所述输出缓存单元之间的路径。

9．权利要求8的方法，其中用于将具体数据增量指向所述多个存储位置中的具体位置的所述寄存器是一个模式寄存器单元，及所述输出位置是一个输出缓存单元。

10．权利要求9的方法，其中所述模式寄存器单元中的入口的副本存于连至所述输出缓存单元的单独计算设备中。

11．在一种具有多个存储位置和具有寄存器的类型的可寻址随机存取存储器中的调整方法，所述存储位置响应于对具有地址部分和待存储部分的数据增量的处理，所述寄存器用于将具体数据增量指向所述多个存储位置中的具体位置，所述调整方法用于调整所述随机存取存储组合件的定时以便优化所述数据增量的所述地址部分和所述存储器的时钟功能，所述方法包括以下步骤：

通过围绕所述多个可寻址存储位置的一条单独路径，将通向所述多个可寻址存储位置的数据路径中出现的所述数据的所述地址信息部分指向一个输出位置，

在所述输出位置处提供单独地存储的增量、所述时钟功能和所述数据的单独地存储的地址部分，及

将所述数据的所述单独地存储的地址部分中的数据与来自所述时钟功能的相应脉冲进行比较以及识别以下事件：对于不同存储位置的所述寄存器，不在所述数据路径的所述地址部分期间出现的所述时钟功能脉冲。

12．权利要求11的方法，包括调整所述时钟功能的输出以便将所述相应脉冲置于所述数据的所述地址部分的存在期间的中心的步骤。

13．在一种可寻址随机存取存储器中的改进，所述可寻址随机存取存储器具有多个按照列和行排列的数据阵列组，提供读取和写信号给所述组并在不同命令周期内在所述列的控制和解码电路的控制下多路转换至公共数据总线内以及具有每个所述组的功率驱动元件，所述改进用于标定所述驱动器元件的阻抗，所述改进包括：

一个装置，用于在写命令周期内提供一个调整信号，可用于禁止从所述公共数据总线输入至所述阵列组内以及将所述写命令信号与所述列的电路断开，

一个装置，用于向每个所述功率驱动元件发送阻抗控制向量信号，以便标示至少一个幅值变化和对现有阻抗状态的满意，及

一个装置，用于在所述公共数据总线上产生阻抗控制指令并发送所述指令至所述阻抗控制向量发送装置，所述指令可用于自所述至少一个幅值变化的列表值和对现有阻抗状态的满意中进行选择。

14．在一种可寻址随机存取存储器中标定用于驱动读和写操作的功率驱动元件的阻抗的方法，所述可寻址随机存取存储器具有多个按照列和行排列的数据阵列组，在不同命令周期内提供读取和写信号给所述组并在所述列的控制和解码电路的控制下多路转换至公共数据总线内以及具有每个所述组的功率驱动元件，所述方法包括以下步骤：

在写命令周期内提供一个调整信号，可用于禁止从所述公共数据总线输入至所述阵列组内以及将所述写命令信号与所述列的电路断开，

向每个所述功率驱动元件发送阻抗控制向量信号，以便标示至少一个幅值变化和对现有阻抗状态的满意，及

在所述公共数据总线上产生阻抗控制指令，所述指令可用于自所述至少一个幅值变化的列表值和对现有阻抗状态的满意中进行选择，及

发送所述指令至所述每个所述功率驱动元件。

15．在一种可寻址随机存取存储器中的改进，所述可寻址随机存取存储器具有多个按照列和行排列的数据阵列组，在不同命令周期内提供读取和写信号给所述组并多路转换至公共数据总线内以及具有每个所述组的功率驱动元件，所述改进用于标定所述驱动器元件的阻抗，所述改进包括：

一个装置，用于在写命令周期内向每个所述功率驱动元件提供向上调整和向下调整信号，以便用于向每个所述驱动器元件提供作为阻抗控制向量信号的时钟锁存的和解码的输入，用于标示至少一个幅值变化和对现有阻抗状态的满意。

16．在一种可寻址随机存取存储器中的改进，所述可寻址随机存取存储器具有多个按照列和行排列的数据阵列组，在单独周期内提供读取和写信号给所述组并多路转换至公共数据总线内以及具有每个所述组的功率驱动元件，所述改进用于在所述存储器的操作中调整定时扭斜，所述改进包括：

一个装置，用于在列访问期间在一个所述读取周期内将一集均匀串行信号置于所述公共数据总线内，及

一个装置，用于在列访问开始之前一直允许发送所述串行信号的均匀集。

17．权利要求16的改进，包括一个对准信号，可用于将数据阵列组与所述公共数据总线断开。

18．在一种可寻址随机存取存储组合件中，

所述组合件具有一个输入端口和一个输出端口，

所述组合件具有多个驱动器，用于通过一条公共通信信道数据路径来驱动按照列和行排列的数据阵列组，

该改进包括：

一个装置，用于提供单独的读取和写周期，及

一个装置，用于在所述读取周期期间将地址数据自一条通向所述数据阵列组的所述数据路径重新指向一条通向至少所述输出端口的数据路径。

19．权利要求18的改进，其中在所述读取周期期间所述地址数据是通过一个列解码器接收的。

20．权利要求19的改进，其中在所述读取周期期间在地址开始之前一直保持所述地址数据。

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