KR20010050968A

KR20010050968A - 어드레스가능 메모리 장치용 어드레스 랩 기능

Info

Publication number: KR20010050968A
Application number: KR1020000059936A
Authority: KR
Inventors: 폴윌리엄 코테우스; 윌리엄폴 호비스; 브라이언리 지; 도시아키 기리하타; 존마이컬 로스; 윌리엄우 쉔
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1999-10-18
Filing date: 2000-10-12
Publication date: 2001-06-25
Also published as: CN1163832C; CN100533405C; CN1293402A; JP2001176269A; CN1536491A; KR100373419B1; SG97920A1

Abstract

본 발명은, 데이터 워드로 된 어드레스부가 기억가능한 콘텐트부로부터 분리되도록 하며, 이 어드레스부가 메모리 어레이에 기억된 콘텐츠를 교란시키지 않으면서 다른 목적을 위해 이용되도록 허용하는 선택가능한 기능을 개시한다. 본 발명은 전체 메모리 어레이의 영역들 내에서 및 영역들 사이에서 나타나는 성분 드리프트, 어드레스, 임피던스 측정 및 타이밍 같은 아이템에서 에러에 대한 신호의 분석을 허용하는 명령 능력으로 고찰될 수 있다.

본 발명의 기술은 어드레스 정확성 검증, 기기 타이밍 및 성분 드리프트 보정 목적 같은 동작을 위해 선택가능한 어레이 회로 변형에 응답하는 데이터를 수반하여 진보된다.

본 발명의 윈리는 2배 데이터 레이트를 갖는 동기 다이나믹 랜덤 액세스 메모리(SDRAM-DDR) 소자로 구축된 메모리 시스템으로 예시된다.

Description

어드레스가능 메모리 장치용 어드레스 랩 기능{ADDRESS WRAP FUNCTION FOR ADDRESSABLE MEMORY DEVICES}

본 명세서에서 구체화되는 1998년 10월 20일자로 출원된 가출원 시리즈 제 60/104,889호가 참조된다.

본 발명은 메모리 소자의 콘텐트를 교란시키기 않으면서 부가적인 이용을 위하여 데이터의 어드레스부를 랩(wrap)할 수 있는 어드레스가능 랜덤 액세스 메모리와 관련하여 이용가능한 랩 기능의 제공에 관한 것으로서, 특히 선택적으로 메모리 조립체의 기억 부분을 바이패스하며 부수적인 애플리케이션에서 이용하기 위해 어드레스부를 패스할 수 있는 특수한 명령 또는 기능 능력에 관한 것이다.

많은 데이터 프로세싱 동작에서, 처리되고 있는 정보는 기억될 누적부 및 이것을 배치하기 위한 메모리 어레이로 불리우는 식별부에 보내지는 인크리먼트들(increments) 또는 워드들의 형태를 취한다. 기술적인 진보에 따라, 어레이는 거대해지고, 하우스키핑 및 제어 회로는 매우 복잡해지며, 기억된 정보는 대량이며 고가치로 된다. 예를 들어, 테스팅, 타이밍 및 성분 드리프트와 함께 항상 증가하는 속도 및 크기 환경에서의 어레이와 관련한 오랜 문제가 있어왔다. 메모리 어레이가 반도체 집적 회로에 조립된 어드레스가능 소자들로 구성된 경우, 품질 및 신뢰도 유지 테스팅 및 다른 능력의 부가를 액세스가능성 및 동작 제한으로 엄격하게 제한하게 된다.

기술적인 진보에 따라, 미래의 장치의 다이나믹 어드레스가능 어레이에서는, 어드레스 정보가 적절하게 수신되고 있는 가의 검증에서 및 데이터가 론치 또는 입수되는 타이밍에서, 조정을 필요로 하는 신호화 기술을 이용할 것으로 기대된다. 또한, 어드레스가능 장치가 장기간의 비활성에서 벗어날 때 온도 또는 전압 변화로 인한 타이밍 변화를 받은 것으로 확인된 경우, 타이밍을 성분 드리프트에 따라 주기적으로 재초기화하는 것이 바람직하다.

어레이에 기억된 정보에 간섭하지 않으면서 어레이 내의 개별 메모리 소자에서의 상태를 유지 및 재구축할 수 있는 기술적인 개발에 대한 요구가 있어왔다.

도 1 내지 도 9는 어드레스 신호가 어드레스가능 메모리 어레이를 통해 전달됨에 따라 어드레스 신호의 무결성을 분석함에 있어 본 발명의 원리를 적용한 예시도이며, 여기서 도 1 내지 도 6은 어드레스가능 메모리 시스템의 기술에서 전형적인 표준 선택 노드에 본 발명과 관련된 참조번호를 부여한 예시도이다.

도 1은 반도체 집적 회로 같은 기본 어드레스가능 메모리 소자를 본 발명의 예시도에 수반된 핀과 단자에 부여된 참조번호와 함께 듀얼 인라인 패키지(dual in line package) 같은 통상의 패키지로 예시한 도면이다.

도 2는 본 발명에 관련된 소자에 부여된 참조번호와 함께 기술적으로 일반화된 2배 데이터 레이트 동기 다이나믹 랜덤 액세스 메모리(SDRAM-DDR)의 상호접속된 기능성 소자를 예시한 도면이다.

도 3은 도 2에 예시된 바와 같은 기술적으로 일반화된 SDRAM-DDR에 대한 기능 진리표의 예시도이다.

도 4는 본 발명과 관련하여 부가된 참조번호와 함께 도 1 내지 도 3에 예시된 타입의 2개의 메모리 뱅크(bank) SDRAM-DDR의 카드 또는 소조립 부재에 관한 레이아웃의 예시도이다.

도 5는 본 발명과 관련하여 부가된 참조번호와 함께 도 1 내지 도 4에 예시된 타입의 기술적으로 일반화된 2개의 메모리 뱅크 SDRAM-DDR의 개략도이다.

도 6은 본 발명과 관련하여 부가된 참조번호와 함께 도 1 내지 도 5에 예시된 바와 같은 기술적으로 일반화된 컴퓨터 시스템에서의 SDRAM-DDR 타입 메모리 카드의 구성을 예시한 도면이다.

도 7 내지 도 9는 본 발명의 바이패스 실시를 예시한 구조, 흐름 및 타이밍도이다.

도 7은 본 발명에 관련된 참조번호와 함께 어드레스 및 데이터 포트 정보를 전달하는 도 2의 기능도에서의 바이패스 회로 기능을 예시한 도면이다.

도 8은 본 발명에 관련된 참조번호와 함께 도 6에서와 같은 컴퓨터 시스템에서의 본 발명의 정보 흐름을 예시한 도면이다.

도 9는 본 발명에 관련된 참조번호와 함께 시스템이 본 발명의 랩(wrap) 기능 또는 에코우 기능 모드에 있을 때의 성능을 타이밍도로 예시한 도면이다.

도 10 내지 도 13은 기술적으로 다이나믹 랜덤 액세스 메모리(DRAM) 조립체에서 이용되는 표준 성분인 오프 칩 구동기(Off Chip Driver)의 임피던스 제어에 있어 본 발명의 원리를 적용한 예시도이다.

도 10은 데이터를 기입하기 위하여 조립체를 통과하는 전형적인 DRAM 데이터 경로를 예시한 도면이다.

도 11은 본 발명의 원리를 구현하기 위하여 도 10에 도시된 것과 같은 전형적 기입 데이터 경로에 부가한 하나의 조정 구성부를 예시한 도면이다.

도 12는 도 11의 조정부 부가의 효과를 예시한 타이밍도이다.

도 13은 본 발명의 원리를 구현함에 있어 도 10에 도시된 것과 같은 전형적 데이터 경로에 부가한 다른 조정 구성부를 예시한 도면이다.

도 14 내지 도 16은 재경로화 실행시 DRAM 메모리 조립체에서의 타이밍 평가 및 제어에 있어 본 발명의 원리를 적용한 예시도이다.

도 14는 DRAM 조립체에서의 전형적인 타이밍 제어 데이터 경로를 예시한 블록도이다.

도 15는 타이밍 측정시 본 발명의 원리를 구현함에 있어 도 14에 도시된 타입의 데이터 경로에 부가한 조정 구성부를 예시한 도면이다.

도 16은 도 15에 예시된 바와 같은 전형적인 데이터 경로에서 조정 부가가 이루어진 타이밍에서 생성된 상태를 예시한 타이밍 챠트이다.

※도면의 주요부분에 대한 부호의 설명※

101: 반도체 집적 회로 소자 102: 어드레스 핀

103: 뱅크 104: 명령 핀

105: 차동 클록쌍 106: 클록 인에이블 핀

107: 데이터 스트로브

본 발명은, 데이터 워드로 된 어드레스부가 기억가능한 콘텐트부로부터 분리되도록 하며, 이 어드레스부가 메모리 어레이에 기억된 콘텐츠를 교란시키지 않으면서 다른 목적을 위해 이용되도록 허용하는 선택가능한 기능을 개시한다. 본 발명은 전체 메모리 어레이의 영역들 내에서 및 영역들 사이에서 나타나는 어드레스, 임피던스 측정, 타이밍 및 성분 드리프트 같은 아이템에서의 에러에 대한 신호의 분석을 허용하는 명령 능력으로 고찰될 수 있다.

어드레싱 테스팅 기술은, 반도체 집적 소자 같은 메모리 소자의 어드레스 버스상의 정보가 소자의 데이터 핀에 직접 경로화되고, 소자의 제어기로 되구동(drive back)되어, 제어기가 어드레스선에 전송한 정보를 데이터선상에 수신된 정보와 비교함으로써, 메모리 어레이의 기억된 콘텐트를 교란시키지 않으면서 어드레스 또는 데이터선에서 소정의 실패가 있는가의 여부가 판단될 수 있도록 진보된다.

기술은 선택가능한 어레이 회로 변화에 응답하여 데이터를 수반함으로써, 어레이의 기억부가 분리되고, 데이터의 어드레스부가 타이밍, 검증 및 성분 드리프트 보정 목적 같은 동작을 위해 재경로화 및 재기능화되도록 진보된다.

원리는 2배 데이터 레이트를 갖는 동기 다이나믹 랜덤 액세스 메모리(SDRAM-DDR) 소자로 구축된 메모리 시스템으로 예시된다.

어드레스부가 다른 목적으로 이용될 수 있도록 데이터 어드레스부의 기억가능한 콘텐트부로부터의 분리를 허용하는 본 발명의 선택가능 기능이, 예컨대 하드웨어 추가, 소프트웨어 명령 및 이들의 조합을 통한 여러 가지 방식으로 실행될 수 있다. 그 실행은 기억 어레이가 바이패스되는 그룹, 및 기억 어레이가 격리되고 어드레스 데이터가 재경로화되는 그룹에 적용되어 다른 목적을 위해 이용된다. 두가지 타입의 그룹 모두에는, 메모리 콘텐트가 교란받지 않고 남아있게 된다. 본 발명은 메모리 조립체에 실제 기억된 데이터의 콘텐트 교란없이 어드레스가능 메모리 조립체에서의 어드레스, 타이밍, 임피던스 변동, 성분 드리프트 같은 데이터 경로에서의 변동의 보정, 분석, 검증을 허용하는 명령 또는 랩 기능인 것으로 보여질 수 있다. 메모리 조립체는 기억 및 제어 엔티티의 상호관련된 구성으로 이루어진다. 도 1 내지 도 6에는, 성분들과 데이터 경로로 이루어진 대표적인 다이나믹 랜덤 액세스 메모리(DRAM), 및 카드와 보드상에서의 패키징 기술 표준으로의 조립 제어가 예시된다. 본 발명은 메모리에 기억될 데이터의 교란없이 적절한 한도내에서 상호관계를 유지할 수 있도록 보정을 가하고 데이터 경로의 주요 형태를 분석하기 위한 능력을 제공한다.

도 1 내지 도 6을 참조하면, 도 1에는, 반도체 집적 회로 같은 기본 어드레스가능 메모리 소자가 본 발명의 예시도에 포함된 핀과 단자에 부여된 참조번호와 함께 듀얼 인라인 패키지 같은 통상의 패키지로 도시된다. 도 1에서, 반도체 집적 회로 소자는 (101)로 병기되며, 모든 신호 핀들이 리스트된다. 행과 열로 메모리 콘텐트를 어드레싱하기 위한 (102)로 병기된 어드레스 핀 A0-A12이 있다. 4개의 내부 메모리 뱅크중 하나를 어드레싱하기 위한 (103)으로 병기된 선택 핀의 뱅크 BA0-BA1, 및 행 어드레스, 열 어드레스, 기입 인에이블 및 칩 선택으로 각각 불리우는 (104)로 병기된 명령 핀 RAS, CAS, WE, CS가 있다. 시스템 클록에 칩 내에서의 동작을 동기화시키기 위한 (105)로 병기된 차동 클록 CLK CLK/쌍, 및 클록을 인에이블 및 디스에이블하기 위한 (106)으로 병기된 클록 인에이블 핀 CLE가 있다. 8 데이터 비트마다 하나인 (107)로 병기된 데이터 스트로브 UDQS, LDQS와 함께 칩의 데이터 폭에 따라 달라지는 DQ0-DQ15로서 도 1에 도시된 4, 8 또는 16 데이터 포트가 있다. 데이터 포트는 판독 정보 데이터를 전송하거나, 또는 기입 정보 데이터를 수신하기 위해 이용된다. 스토로브는 스트로브 펄스의 상승 및 하강 에지 모두에 존재하는 데이터와 함께 클록의 기능을 지원하는 판독 및 수신 동작에서의 데이터로 구동된다. 또한, 내부 회로용 전원 핀 VDD 및 VSS, 데이터 및 스트로브 핀용 I/O 전원 핀 VDDQ 및 VSSQ, 및 데이터를 수신하기 위한 기준 전압 Vref 핀이 있다.

도 1 및 도 2는 본 발명에 관련된 소자에 부여된 참조번호와 함께 기술적으로 일반화된 2배 데이터 레이트 동기 다이나믹 랜덤 액세스 메모리(SDRAM-DDR)의 상호접속된 기능성 소자를 함께 예시하며, 어드레스 정밀도의 분석시 필수적인 데이터 경로 위치인 어드레스 및 데이터 포트를 갖춘 어드레스가능 반도체 장치를 함께 설명한다.

도 2에서, 기능도는 랜덤 액세스 메모리(RAM) 장치의 주요 부분과 관련하여 도시된다. 도 2에서, 클록은 (202)로 병기되며, 이 경우에는 (212)로 병기된 어드레스 레지스터에서, (206)으로 병기된 어드레스, 및 (204)로 병기된 메모리 뱅크 어드레스를 수신하기 위해 이용된다. (205)로 병기된 타이밍 레지스터에는, 클록(202)이 (201)로 병기된 칩 선택 명령 및 (203)으로 병기된 ras, cas, we 명령과 함께 수신된다. (208)로 병기된 지연 로크 루프에 의해 지연된 클록 신호는 클록과 출력 데이터가 같은 위상에 있도록 (216)으로 병기된 출력 버퍼를 통해 판독 동작시 출력 데이터에 동기하여 (214)로 병기된 데이터 스트로브 발생기를 구동하기 위하여 이용된다.

타이밍 레지스터(205)는 (210)으로 병기된 어드레스 버스가 (218)로 병기된 행 버퍼 또는 (220)으로 병기된 열 버퍼로 다이렉트 되는가의 여부를 판단하기 위하여 이용된다. 뱅크 활성 또는 행 선택은, 예를 들어 칩 선택(201)이 로우이고, (203)의 ras가 로우이며, cas가 하이인 경우에 발생하며, 반면 판독 또는 기입 또는 열 선택은, 예를 들어 칩 선택(201)이 로우이고, (203)의 ras 및 cas가 모두 로우인 경우에 발생할 수 있다.

도 3에는, DRAM에서의 상태를 나타내는 기능 진리표의 예시도가 있다.

도 2를 참조하면, 행이 선택되고, 이어서 행 어드레스가 (222)로 병기된 행 디코더에 의해 디코드된 상태에서, 13 어드레스 비트가 (232)로 병기된 데이터 어레이에서의 8192개의 가능한 행들중 하나를 지정할 수 있다. 도 2에는 4개의 가능한 어레이가 있는데, 예컨대, 활성화될 소망하는 어레이는 (224)로 병기된 뱅크 선택기에 의해 판단될 수 있다.

본 발명에서 제기한 문제점과 관련하여 주시되는 중요한 포인트는 다소의 부정확함이 있더라도 이때 모든 어드레스 정보가 실행을 위해 충분한 정보를 포함할 수 있으며, 이것이 유효한 것으로 메모리 장치에 나타날 수 있다는데 있다. 따라서, 예를 들어 이후에 설명될 도 6의 메모리 제어기인 어드레스 생성 장치과 메모리 장치 사이의 경로에서 단절로 유발되는 수신된 어드레스상의 에러가 있다면, 전달된 데이터가 계속 전송 또는 수신될 수 있어서, 에러를 검출하기 어렵게 된다. 도 2를 다시 참조하면, 일단 행이 선택되는 경우, 소망하는 열, 즉 상기 행의 열이 선택되고, 열 버퍼에서의 데이터가 최종 감지 증폭기(234)로부터 요구된 데이터 비트를 선택하는 (226)으로 병기된 열 디코더로 전송된다. 이것은 기본적으로 매 클록 사이클 동안 DQ 포트마다 2 데이터 비트가 전송됨을 의미하는 2배 데이터 레이트 메모리이기 때문에, 2 데이터 비트가 매 클록 사이클 동안 어레이(232)로부터 페치되어야 한다. 상기 2 비트중 어느 것이 먼저 출력되어야 하는지는 (238)로 병기된 낮은 순차의 열 어드레스 CA0를 검사하여 (236)으로 병기된 2 비트 열 프리페치 유닛에 의해 판단된다. CA0(238)는 또한 해당 클록 사이클에서 수신된 2개의 비트가 적당한 어드레스에 유입된다는 판단시 허용되는 (250)으로 병기된 DQ 핀으로부터의 기입 동작시, 데이터를 수신하는 (242)로 병기된 데이터 입력 버퍼로 경로화된다.

CAO(238)의 역할은 이것이 어드레스 정보가 칩의 데이터부에 이용되는 위치에 있다는 점에서 본 발명의 어드레스 분석 측면에서 중요하다. 본 발명에서의 목적은, 어드레스 및 명령선상에 수신된 정보가 데이터선에 전송되도록 하는 능력을 제공하여, 어드레스 및 명령 정보 모두 또는 이들을 가능한한 많이 칩의 데이터부로 가져옴으로써, 데이터선의 검사를 통해 어드레스가능 장치에 전송된 어드레스 및 명령이 실제로 올바르게 수신되었는 가를 메모리 제어기가 체크할 수 있도록 하는데 있다. 본 발명은 본 발명이 분리 버스를 제공하기 때문에, 어드레스가능 장치의 정상 동작 또는 RAM의 콘텐트에 영향을 미치지 않는다.

도 2를 계속해서 참조하면, 판독 동작시, 2 비트열 프리페치 유닛(236)으로부터의 데이터가 (216)으로 병기된 출력 버퍼로 구동되어, DQ 및 (250)으로 병기된 데이터 포트에 출력된다. 이와 동시에 (214)로 병기된 소자에서의 데이터 스트로브 UDQS 및 LDQS가 구동된다. 수신 장치는 데이터를 보관하기 위해 RAM과 같은 방식으로 상기 스트로브를 이용할 수 있다. 타이밍 레지스터는 데이터가 (252)로 병기된 I/O 제어 유닛을 통해 구동되는 시기를 제어한다. 데이터는 버스트가 회복되어 출력 버퍼에 신호화하는 때를 판단하는 (262)로 병기된 유닛에 버스트로서 구동된다. 판독 명령과 데이터(호출) 사이의 사이클의 수는 버스트의 길이에 따라 프로그램가능하며, 타이밍 레지스터(205)에 유입되는 cke, cs, ras, cas, we 명령의 적절한 선택에 의해 특수한 명령(모드 레지스터 기입)을 이용함으로써 메모리 제어기 또는 다른 외부 장치에 의해 프로그래밍이 수행되며, 명령 자체는 어드레스 필드에 포함된다. 따라서, (210)으로 병기된 어드레스 경로는 또한 초기화중에 명령을 디코드하는 (272)로 병기된 모드 레지스터로 다이렉트되어, 서로간의 버스트 길이 및 호출을 판단한다.

본 발명은 어드레스 버스를 데이터 버스로 다이렉트하기 위해 이용가능하며 특수한 명령이 제공되는, 즉 어드레스 랩 기능을 구현하는 메모리 장치용 모드 레지스터를 이용한다.

동일한 어드레스 랩 기능이 프로그래밍에 의한 모드 레지스터 없이 다른 장치에 제공될 수 있다.

도 2를 참조하면, 마찬가지로 데이터가 RAM에 기입되면, 입력 버퍼(242)에 의해 수신된 데이터는 (232)로 병기된 어레이의 선택된 행 및 열로 다이렉트된다. 데이터 스트로브 UDQS 및 LDQS는 데이터에서의 클록화를 위해 이용되는데, 즉 스트로브의 상승 에지에서 한 데이텀이 수신기로부터 보존되고, 하강 에지에서는 제 2 데이텀이 보존되기 때문에, 2배의 데이터 레이트가 된다.

어드레스시의 문제에 대해서는, 다시 모든 어드레스가 유효한 것으로 나타난다. 만약, 도 6과 관련하여 설명될 메모리 제어기 같은 어드레스 생성 장치와 메모리 장치 사이의 경로에 예시된 단절로 인해 수신된 어드레스상에 에러가 있다면, 메모리에 기억될 데이터는 잘못된 어드레스에만 다시 기입될 수 있다. 이로서, 다른 올바른 데이터를 오버라이트할 수 있으며, 많은 컴퓨터에서 상당한 효과가 나타날 수 있다.

기입되고 있는 소정의 데이터를 마스크 또는 블록화하는 것이 가능하며, 사실상 일부 이전의 메모리 장치상에서는 소정의 데이터가 판독 및 기입 동작 모두를 위해 마스크될 수 있었다. 본 발명에서, 마스크 동작은 마스크 핀인 (207)로 병기된 UDM, LDM의 이용을 통해 인에이블된다. UDM은 단자 DQ8-15에서의 신호를 마스크하고, LDM은 단자 DQ0-7에서의 신호를 마스크하여 어레이에 기입한다. 동작은 타이밍 레지스터(205)에 의해 (282)로 병기된 iDM 신호의 발생을 통해 이루어져서, I/O 제어부(252)에 도입된다.

도 3을 참조하면, 도 2에 예시된 바와 같은 기술적으로 일반화된 SDRAM-DDR에 대한 기능 진리표의 예시도로서, 명령 cke, cs, ras, cas, we, dm 및 어드레스의 이용을 통해 SDRAM-DDR 메모리 장치에 생성될 수 있는 명령을 도시한다. 판독 및 기입 명령은 상술되었으며, 다른 명령은 본 발명에서 중요한 것이 아니지만 완벽을 기하기 위하여 도시된다.

도 4는 본 발명과 관련하여 부가된 참조번호와 함께 도 1 내지 도 3에 예시된 타입의 2개의 메모리 뱅크 SDRAM-DDR의 카드 또는 소조립 부재에 관한 레이아웃의 예시도이다. 도 4의 레이아웃은 (402)로 병기된 18개의 64Mb(megabit) SDRAM-DDR 장치를 이용하는 통상의 128 메가바이트(MB) 184 핀 보존 8-바이트 듀얼 인라인 메모리 모듈(DIMM)로 이루어진다. 64Mb 장치는 1/4의 용량을 갖는 것 외에는 표준 256Mb 장치와 매우 유사하며, 따라서 1개 적은 어드레스선이 수반될 수 있다. 이 DIMM은 공동 어드레스 버스를 갖는 어드레스가능 장치 집합의 일례로서 도시된다. 수반되지 않은 능력을 갖는 많은 카드 구성이 있지만, 이들은 본 발명에 영향을 미치지 않는다. 이 능력은 (412)로 병기된 재구동 기능이다. 또한, 배면에 도시된 (422)로 병기된 데이터 스위치가 있으며, 상기 데이터 스위치는 다수의 DIMM들이 공동 데이터 버스를 공유할 때, 상기 DIMM상의 메모리 장치를 다른 DIMM들로부터 격리시키기 위하여 이용된다. 상기 데이터 스위치의 존재나 부재는 본 발명의 어드레스 랩 명령에 영향을 미치지는 않는다. 일부 카드 구성은 DIMM에 관한 설명 정보를 포함한 (432)로 병기된 작은 EEPROM을 갖는다. 상기 EEPROM의 존재나 부재는 본 발명의 어드레스 랩 명령에 영향을 미치지 않는다.

도 5는 도 4에 도시된 바와 같은 카드의 정면과 배면에서의 메모리 장치의 통상의 2개의 뱅크가 함께 배선된 방법을 예시한 도면이다. 도 5를 참조하면, SDRAM-DDR 장치는 (502)로 병기되고, 어드레스 레지스터는 (512)로 병기되며, 데이터 스위치는 (522)로 병기된다. 모든 RAM으로의 어드레스 버스는 공유된다. 또한, 도 4의 DIMM의 정면에서의 9개의 RAM들 사이의 데이터 버스는 DIMM의 뒷면에서의 9개의 RAM들과 공유된다.

도 6에는, 본 발명과 관련하여 부가된 참조번호와 함께 도 1 내지 도 5와 관련하여 설명된 바와 같은 기술적으로 일반화된 컴퓨터 시스템에서의 SDRAM-DDR 타입 메모리 카드 구성의 예시도가 도시된다.

도 6을 참조하면, 컴퓨터 시스템의 메모리와 프로세서부의 하이 레벨 개략도가 도시된다. 여기에는 프로세서, 즉 (610)으로 병기되며 마이크로프로세서로 불리우는 프로세서가 있다. 이 프로세서는 (620)으로 병기된 메모리 제어기와 접속된다. 일부 구성에서는, 프로세서 및 메모리 제어기가 동일한 반도체 집적 회로 장치에 있을 수 있다. 여기에는 시스템 초기화 및 에러 프로세싱 같은 기능을 제공하기 위한 (630)으로 병기된 서비스 프로세서가 있다. 다시, 서비스 프로세서는 상기 프로세서와 함께 존재하거나, 또는 서비스 프로세서 기능부가 프로세서 설계의 일부로 될 수 있다. 본 발명의 어드레스 랩 기능의 애플리케이션에서 메모리에 존재하는 데이터 및 유입되고 있는 데이터의 설명을 용이하게 하기 위하여 본 설명에서는 프로세서와 서비스 프로세서간의 구별이 이루어진다. 메모리 제어기는 도 1 및 도 2에서와 같은 SDRAM-DDR 메모리 장치일 수 있는 (640)으로 병기된 어드레스가능 메모리 장치를 제어하며, 이 경우 (640)은 도 4 및 도 5와 관련해서 설명된 예에서 산업적으로 일반적인 것으로서 (650)으로 병기된 메모리 카드상에 도시된다. 메모리 제어기(620)는 데이터를 (660)으로 병기된 데이터 버스를 통해 메모리에 수신(판독) 또는 전송(기입)한다. 제어부는 (670)으로 병기된 제어/어드레스 버스를 통해 판독 또는 기입되는 RAM을 말한다. 반면, 분리 데이터 버스들과 제어/어드레스 버스들이 각 DIMM 또는 DRAM에 이용되거나, 또는 이들이 공통으로 이루어질 수 있어서, 본 발명의 랩 기능을 적용할 수 있다.

클록과 관련된 어드레스, 명령 및 데이터를 갖는 것은 산업적으로 일반적인 것이다. 클록은 모든 성분들을 동기화하는 분리 칩으로부터 도래할 수 있는데, 즉 SDRAM-DDR이나 다른 고속 장치의 경우에 어드레스, 명령 및 데이터와 함께 클록 전송의 실시(소스 동기 설계)가 산업적으로 이루어지고 있다. 도 6에는, 메모리 제어기(620)가 (680)으로 병기된 분리 클록 버스와 함께 도시된다. 클로킹이 어떻게 이루어지는 가는 본 발명에서 중요하지 않으며, 중요한 것은 클록이 발행할 때 어드레스 랩이 정상 동작과 동일한 타이밍을 따르는 것이다.

본 발명이 제공한 부가적 명령 능력을 통해 제기한 도 1 내지 도 6에서 설명된 것과 같은 시스템이 갖는 약간의 문제가 있었다.

한가지 문제는, 메모리로의 모든 어드레스가 유효한 정보를 포함하고 있지만, 메모리 조립체에 결선 같은 소정의 오동작이 있다면, 모든 정보가 포함될 수 없다는 점에 있다. 따라서, 어드레스가 적절하게 수신되었는 가를 알기가 어렵다. 버스 속도가 증가함에 따라, 상기 문제는 더 명확하게 드러난다. 현재의 기술 상태에서는, 어드레스가 적절하게 수신되었는 지를 판단하기 위하여 메모리 조립체를 테스팅시 이용되는 방식이 소정의 데이터 패턴을 다른 위치에 있는 RAM에 선택적으로 기입 및 판독함으로써 이루어지지만, 이것은 수행을 위해서 대량의 데이터 전송을 실행해야 하며, 메모리의 콘텐트를 손상시킬 수도 있다. 메모리 콘텐트를 손상시키게 되는 바람직하지 않은 많은 원인이 있을 수 있다. 본 발명에 따르면, 어드레스 버스 테스팅 수단이 고속인 것으로 제공되어, 메모리 콘텐트를 손상시키지 않게된다.

다른 문제는 데이터가 론치(launch) 또는 입수될 때 조정을 수반하는 신호화 기술의 기술적인 진보를 필요로 하는데 있다. 도 6에 도시된 바와 같은 시스템에서, 어드레스 및 데이터 버스의 속도는 매우 빠르고, 어드레스/명령과 연관된 클록의 상세 타이밍 및 데이터와 연관된 데이터 스트로브는 더 엄격한 규칙을 갖게 된다. 상기 버스를 주기적으로 재초기화 할 수 있도록 하는 것이 바람직하다.

또 다른 문제는, 타이밍 변화가 온도 또는 전압 변화로 인해 직면하게 되는 장기간의 비활성의 출현시 고속 DRAM 및 다른 어드레스가능 메모리 조립체에서 나타날 수 있다. 메모리 액세싱 없이 어드레스가능 장치와 제어 장치 사이에 타이밍 재구축 수단을 갖는 것이 바람직하다.

본 발명에 따르면, 상기 문제의 해결책은 도 6에 도시된 바와 같은 서비스 프로세서 또는 메모리 제어기의 제어하에 액세스될 수 있는 어드레스 에코우 또는 어드레스 랩으로 불리우는 부가적 모드 기능을 제공함으로써 구현된다. 본 발명의 어드레스 랩 또는 어드레스 에코우 능력의 목적은, 메모리 콘텐트에 간섭없이 평가될 수 있는 출력부에 직접 어드레스 정보의 바이패스를 제공하는데 있다.

다음은 예시적인 실행에 대한 것이다. 기능을 제어하는 한 가지 방법으로는, 예컨대 도 2에서 소자(272)로 도시된 어드레스가능 장치의 모드 레지스터에 명령을 제공하는 것이 있다. 동기 DRAM은 모드 레지스터를 이용하고, 클록 2배화 동기 DRAM(SDRAM-DDR)은 도 2에서의 모드 레지스터인 소자(272), 및 도 2에 별도로 도시되지 않는 (ERM)으로 기술적으로 공지된 확장 모드 레지스터를 모두 갖는다. 어드레스 핀 A4는 도 1에 도시된다. SDRAM-DDR의 EMR에서의 모드 비트 A4는 0 = 어드레스 에코우 모드 없음, 및 1 = 어드레스 에코우 모드로, 할당될 때 이용될 수 있다. 도 7을 다시 참조하면, 본 발명에 관련된 참조번호와 함께 어드레스 및 데이터 포트 정보를 전달하는 도 2의 기능도에서의 바이패스 회로 기능이 예시된다. 도 7에서, (770)으로 병기된 어드레스 직렬화기(serializer)는 어드레스 레지스터(212)로부터 어드레스 정보를 취득하고, 이것을 (771)로 병기된 채널상에서 출력 버퍼(216)로 직접 전달하고, (780)으로 병기된 명령 직렬화기는 타이밍 레지스터(205)로부터 명령 정보를 취득하고, 이것을 (781)로 병기된 채널상에서 출력 버퍼(216)로 전달한다.

도 8을 참조하면, 도 6에서와 같은 컴퓨터 시스템에서의 본 발명의 정보 흐름이 예시되며, 여기에서 (880)으로 병기된 정보 경로는 메모리 제어기(620)로부터 제어 신호를 카드(650)상의 DRAM(640)중 선택된 것에 전달하고, 선택된 DRAM의 출력 버퍼로부터 출력 어드레스 정보를 도시되지 않은 추정 위치에 전달한다. 도 9를 참조하면, 시스템이 본 발명의 랩 기능 또는 에코우 기능 모드에 있을 때의 성능의 타이밍도가 예시된다. 어드레스/명령 버스상에서의 어드레스 및 명령은 데이터 버스상에서의 이후의 여러 사이클을 보여주는데, 이때 새로운 신호는 없다. 패키지의 동일한 측에서의 모든 DQ 핀으로부터 개시하는 사이클 n+2에서는 어드레스를 직렬로 판독 출력하고, n 사이클에서는 DRAM에 표시된 것과 동일한 패키지측에 위치된 핀을 제어한다. 순서는 핀 1을 포함한 패키지측상에 위치된 신호에 대해서는 상승 핀 번호로 이루어지고, 패키지의 다른 측에 대해서는 하강 핀 번호로 이루어진다. 직렬 판독 출력은 데이터 판독과 동일한 빈도로 이루어지며, 동일한 구동 임피던스를 가지고 동일한 론치 및 홀드 시간 명세에 따라야 한다. 직렬 판독 출력은 8 사이클(16개의 가능한 데이텀) 후에 종료하며, 데이터 구동기는 디스에이블된다. 새로운 명령 다음에 한 사이클이 취해질 수 있다. 이 방법은 데이터선으로부터의 모든 출력에 어드레스 및 제어선의 값을 제공하도록 설계되어, 전송된 어드레스(또는, 제어)가 수신된 어드레스(또는, 제어)와 일치하는 가를 제어 장치가 감지할 수 있도록 한다. 만약, 불일치가 있다면, 어드레스선이 불량이거나, 또는 데이터선이 불량인 것이다. 이 차이는 더 복잡한 기능, 예컨대 모든 다른 사이클마다 판독 출력된 어드레스의 순서를 바꿈으로써 판단될 수 있다. 물론, 다른 목적을 달성하기 위해 다른 방법이 가능할 수도 있다. 예를 들어, 사이클 n에서 래치된 모든 어드레스선이 사이클 n+2에서 모든 데이터선을 통해 출력될 수 있다. 마찬가지로, 어드레스 래치와 데이터 출력 사이에 다른 수의 사이클(1, 2, 3 등)이 있을 수 있다.

단순화를 위한 바람직한 구성에서는 본 발명의 어드레스 에코우 기능을 위한 타이밍이 메모리 조립체의 정상 판독 타이밍과 같도록 해야 한다. 이것은 정상 판독 및 기입을 위한 본래의 타이밍을 유지하기 때문에, 제어기 및 RAM에서는 최적이다. 어드레스는 직렬화될 수 있으며, 하나 이상의 데이터선들로부터 나오는 직렬 스트림으로서 출력할 수 있다. 방법들 모두로 필요한 정보를 생성할 수 있다. 즉, 어드레스 및 제어선의 값이 데이터선으로부터 출력될 수 있어서, 전송된 어드레스(또는, 제어)가 수신된 어드레스(또는, 제어)와 일치하는 가를 제어 장치가 감지할 수 있도록 한다. 만약, 불일치가 있다면, 어드레스선이 불량이거나, 또는 데이터선이 불량인 것이다. 이 차이는 더 복잡한 기능, 예컨대 모든 다른 사이클마다 판독 출력된 어드레스의 순서를 바꿈으로써 판단될 수 있다. EMR은 고속 어드레스선 문제의 경우에 변화의 성공도를 높이기 위하여 저속으로 기입될 수 있다. 테스트될 선들중 일부가 EMR을 기입하기 위해 필요로 하는 범위까지 테스트는 미완료 상태로 있게 된다. 그러나, 어드레스 에코우 모드 진입의 실패는 자신의 어드레스선이 불량이라는 표시이다.

본 발명의어드레스 에코우 기능을 불러오기 위한 다른 방법으로는 도 3에 언급한 SDRAM-DDR 기능 진리표가 있으며, 여기에서는 새로운 명령을 정의할 공간이 있다. 예를 들어, A10인 자동 프리차지 핀이 새로운 명령을 생성하기 위해 버스트 정지 명령과 함께 이용될 수 있다. A10이 로우일 때, 버스트 정지 명령은 이전과 같이 작용하지만, A10이 하이일 때, 이것은 본 발명의 새로운 명령, 어드레스 랩 또는 어드레스 에코우 기능을 의미한다. 상기 새로운 명령이 주어지면, 이때 모든 어드레스 및 명령이 데이터에 랩된다.

상기 새로운 명령 기술에 대한 2개의 용이하게 이용가능한 애플리케이션이 있다.

첫 번째는 어드레스 버스를 테스트하는 것이다. 메모리 테스터상에 또는 분리 컴퓨터 시스템 내에 장치의 모드 레지스터의 사본이 기입되고, 제어기 또는 테스터는 구동 어드레스를 수신된 데이터와 비교하기 위해 프로그램된다. 만약, 이들이 일치하지 않는다면, 폴트이다. 테스트는 고속이라서, 메모리의 콘텐트를 교란시키지 않기 때문에, 항상 수행될 수 있다.

두 번째는 어드레스 및 데이터 버스의 고속 동작을 허용하도록 조립체의 타이밍을 조정하는 것이다. 메모리 테스터상에 또는 분리 컴퓨터 시스템 내에 장치의 모드 레지스터의 사본이 기입되고, 제어기 또는 테스터는 구동 어드레스를 수신된 데이터와 비교하기 위해 프로그램된다. 만약, 데이터가 올바르게 수신되지 않으면, 단절된 것이거나, 또는 어드레스와 클록(또는, 데이터와 스트로브)간의 타이밍 관계가 최적화되지 않은 것일 수 있다. 예를 들어, SDRAM-DDR에서, 제어기는 타이밍 변화에 영향을 받지 않도록 데이터 펄스의 중심에 데이터와 같은 위상으로 구동되는 데이터 스트로브를 정렬시켜야 한다. 데이터 펄스의 중심이 어느 곳에 있는가를 알기는 매우 어렵다. 제어기는 데이터에 대하여 시간에 맞춰 스트로브를 스캔할 수 있으며, 데이터가 실패하면 스트로브가 너무 빠르기 때문이며, 판독이 실패하면 스트로브가 너무 늦기 때문인 것으로 표시한다. 이 테스트에 필요한 모든 것은 제어기가 판독될 데이터 패턴을 아는 것이다. 따라서, 본 발명의 어드레스 에코우 또는 랩 기능은 메모리 콘텐트의 교란없이 분석 및 검증으로 소정의 데이터 패턴이 전송되어 판독되도록 하는 것이다.

데이터 프로세싱 시스템에서의 다이나믹 랜덤 액세스 메모리(DRAM)의 성능이 지금보다 높은 주파수로 진행함에 따라, 메모리 조립체를 구성하는 DRAM들의 조립체중 각 개별의 DRAM과 왕래하는 신뢰있는 전송을 보증하기 위해서는 메모리 시스템 조립체에서의 데이터 입출력의 정확한 제어가 중요하다. 정확한 제어에는 어레이 내의 데이터를 이동시키는 구동기의 임피던스를 조정하는 능력이 수반된다. 구동기는 오프 칩 구동기(OCD)로서 기술적으로 공지된 독립적 유닛이다.

OCD의 구동력 및 임피던스를 측정하기 위하여, OCD가 공지된 논리 상태 로드를 구동하고 있는 동안 DC 전류 측정이 취해질 수 있으며, 임피던스는 필요한 I-V 특성이 확보될 때까지 조정된다. 그러나, 상기 동작을 구현하기 위하여, 메모리 제어기는 OCD 로드에 대하여 소망하는 논리 상태를 구축하고, DRAM과 조정 명령을 통신할 수 있어야 한다. 이 상황은 OCD의 임피던스의 제어에 있어 본 발명의 원리의 적용을 예시한 도 10 내지 도 15와 관련하여 예시되며, 도 10에는, 기입 데이터에 대한 통상의 DRAM 데이터 경로가 예시된다. 도 10에서의 도면은 기입 동작에 필수적인 아이템을 도시한다. 상기 특수 DRAM은 RWD로 병기된 데이터에 대한 판독/기입 데이터 버스 통신 채널을 갖는 4개의 독립적인 데이터 어레이 뱅크를 갖는다. RWD상의 데이터는 어레이에 멀티플렉스된다.

기입 명령중에, RW 스위치는 데이터를 수신 및 기억하기 위한 상태로 DRAM을 배치한다. 데이터는 (OCRs＆DQs SYNC)로 병기된 위치에서 DQ 오프-칩 수신기를 통해 DRAM에 입력되며, (DQS)로 병기된 데이터 스트로브로 동기될 수 있다. 직렬 데이터의 여러 개의 비트가 연속적인 클록 사이클동안 병렬로 래치되는 프리페치 타입으로 된 구조의 경우에, 상기 데이터는 필요하다면 (WRITE MUX)로 병기된 멀티플렉서에서 재순서화될 수 있다. 이밖의 경우에서, 데이터는 (RWD)로 병기된 쌍방향 버스상에 구동되고, 최종적으로 디코딩 회로와 열 제어부의 제어하에 메모리 어레이에 기억된다.

도 11에는, 근본적으로 도 10의 기입 데이터 경로와 동일하게 동작하고 같은 특징을 갖는 DRAM의 기입 데이터 경로가 도시되며, 이와 함께 점선으로 경계된 부분에는 오프 칩 구동기의 임피던스 측정 및 제어시 이용되는 특징부가 예시된다. 도 11을 참조하면, (ADJUST)로 병기된 부가적 제어 신호는 메모리 제어기로부터의 모드 레지스터 세트 명령에 응답하여 DRAM 제어 회로에 의해 발생된다. ADJUST 명령이 액티브일 때, RWD 버스는 데이터 어레이 뱅크와 단절되어, 열로의 기입 명령이 금지된다. 즉, 메모리 어레이 내의 소정의 데이터는 메모리 어레이가 데이터 수신 및 기억으로부터 디스에이블되기 때문에 교란되지 않고 남아있게 된다. 따라서, ADJUST 명령이 액티브이면, 데이터는 정상 기입 명령으로 RWD 버스상에 기입되지만, 데이터는 메모리 어레이에 기억되지 않는다. 만약, 이때 임피던스 측정이 수행되면, 메모리 어레이는 교란되지 않을 소망하는 데이터를 포함하지 않아서, 기억 금지를 위한 구성이 필요치 않게 된다. ADJUST 명령은 또한 RWD 버스상의 데이터로부터 프로그래밍 명령을 수신하기 위한 회로에 OCD IMPEDANCE CONTROL로 병기된 부가적인 제어를 인에이블한다. 제어는 신호의 지연된 버전과 함께 기입 명령 제어 신호를 이용하여 클록된다. OCD IMPEDANCE CONTROL 소자는 프로그래밍 명령을 해석하고, OCD를 구동하는 벡터를 발생하며, 이들을 소망하는 풀업(pull up) 및 풀다운(pull down) 레벨로 세트한다. 명령 및 세팅의 세트 예는 표 1에 예시된다.

DQ〈2〉	DQ〈1〉	DQ〈0〉	명령
X	0	0	수행하지 않음
0	0	1	풀다운 임피던스 증가
0	1	0	풀다운 임피던스 감소
0	1	1	임피던스 디폴트를 위해 풀다운 리셋
1	0	1	풀업 임피던스 증가
1	1	0	풀업 임피던스 감소
1	1	1	임피던스 디폴트를 위해 풀업 리셋

따라서, ADJUST 신호가 활성화되면, 정상 기입 명령은 DQ 입력상의 데이터로부터 OCD 임피던스를 프로그램하기 위해 이용될 수 있다.

도 12를 참조하면, 상기 동작에 대한 타이밍 예를 보여주기 위한 타이밍 챠트가 제공된다. 기입 명령 신호는 챠트상에서 PCAS로 병기되고, 열 명령은 CCAS로 병기된다. 도 12의 타이밍 챠트는 4비트의 기입 데이터 버스트 구조의 기술적인 표준으로 가정한다. DQ의 서브셋에서는 버스트의 제 1 비트만이 프로그래밍 명령에 이용된다. 대안으로, 버스트에서의 연속 비트가 프로그래밍 정보를 포함할 수 있다.

도 11과 연관하여 설명된 바와 같이 임피던스 조정을 구현하기 위한 예시적 프로토콜은 다음과 같다.

확장 모드 레지스터 세트는 ADJUST 모드를 활성화한다.

ADJUST 모드 신호는 RWD MUX를 고 임피던스 모드에 배치하고, 열로의 기입 명령을 디스에이블한다.

ADJUST 모드 신호는 또한 조정 명령을 수신하기 위하여 OCD 임피던스 제어 회로를 준비한다. 신호 기입 명령은 DQ를 입수하고, 이들을 RWD에 구동시킨다.

DQ 〈0:n〉상의 버스트의 제 1 비트는 임피던스 조정 명령을 포함한다. 예시적 명령 표는 표 1이다.

다른 옵션으로 데이터를 모든 OCD에 전달하고 그 값을 각 OCD의 래치에 기억하기 위해 RWD 버스를 이용하여 각 OCD 회로에 직접 임피던스 벡터를 기입하는 것이 있다. 이때는 클로킹과 모드 신호 PCAS 및 ADJUST가 각 OCD 회로에 분산되어야 한다. 현재의 RWD 버스는 모든 OCD로의 데이터 전송에 이용될 수 있기 때문에, OCD 임피던스 제어부로부터의 벡터 버스가 더 이상 필요하지 않아서, 배선 공간을 절감할 수 있다.

도 13은 본 발명의 원리를 구현함에 있어, 도 10에 도시된 바와 같은 일반적인 데이터 경로에서의 하나의 DQ 회로에 부가한 다른 조정 구성부를 예시한다. 도 13을 참조하면, 이 구성부는 RWD 버스를 전혀 포함하지 않으며, 또한 각 OCD가 독립적으로 프로그램될 수 있도록 한다. 도 13의 구성에서는, 2개의 프로그래밍 모드 신호가 포함되는데, 그중 하나는 OCD 풀업을 조정하기 위한 것으로서 (ADJUST_PU)로 병기되고, 다른 것은 OCD 풀다운을 조정하기 위한 것으로서 (ADJUST_PD)로 병기된다. 각각은 모드 레지스터 세트 명령에 의해 다른 시간에 활성화될 수 있다. 둘중 한 모드가 액티브이면, 어레이로의 기입 동작은 도 11과 연관하여 상술된 바와 같이 금지된다.

DRAM으로의 기입 명령중에, 직렬 데이터는 각 DQ에서 오프 칩 수신기(OCR)에 의해 수신되어, DQ 기입 래치에서 병렬로 기억된다. 직렬 버스트 길이는 4개의 비트이다. 통상의 기입 명령에서, 데이터는 RWD 버스를 거쳐 메모리 어레이에 병렬로 기입되지만, ADJUST_PU 또는 ADJUST_PD 모드는 이것을 금지한다. 대신에, 병렬 데이터가 OCD 근방에 위치된 래치에 직접 기억된다. 상기 데이터는 풀업 또는 풀다운을 위한 소망하는 임피던스 값을 포함하며, 이 값은 소망하는 OCD 임피던스를 선택하기 위해 디코드될 수 있다.

따라서, ADJUST_PD 또는 ADJUST_PU 신호가 활성화되면, 정상 기입 명령이 DQ 입력부상에 직렬 버스트 형태로 제공된 임피던스 값을 갖는 OCD 임피던스를 프로그램하기 위해 이용될 수 있다. 각 OCD는 단일 DQ로부터 임피던스 값을 수신하여, 다른 OCD의 독립 프로그래밍이 인에이블될 수 있음을 유념한다. 또한, 상기 방법에서는 4비트 버스트 길이 제한이 없음을 유념해야 한다.

도 13과 관련하여 설명된 바와 같이 임피던스 조정을 구현하기 위한 예시적 프로토콜은 다음과 같다.

확장 모드 레지스터 세트는 ADJUST_PU 또는 PD 모드를 활성화시킨다.

ADJUST_PU 또는 PD 모드 신호는 RWD MUX를 고 임피던스 모드에 배치하고, 열로의 기입 명령을 디스에이블한다.

4 비트 버스트는 정상 기입 명령에서와 같이 각 DQ 기입 래치에 기입된다.

DQS에서 WRTCLK로의 동기화중, 4 비트 버스트가 풀업 또는 풀다운 임피던스 래치 디코더에 전달된다.

확장 모드 레지스터 세트는 ADJUST_PU 또는 PD 모드 신호를 활성 해제시킨다.

메모리 제어기는 임피던스 측정을 수행한다.

이 과정은 조정이 완료될 때까지 반복된다.

본 발명의 원리를 적용한 것들중에는, 타이밍 관계의 제어시 유용한 지원이 이루어질 수 있다. DRAM의 성능이 지금보다 높은 주파수로 확장됨에 따라, 데이터의 신뢰도를 보증하기 위해서는 메모리 시스템에 왕래하는 데이터의 정확한 제어가 중요하다. 영향을 미치는 측면에서 가장 중요한 것은 시스템에서 나타나는 타이밍 불균일에 대한 조정 능력이다.

바람직하게는, 공지된 데이터 스트림이 OCD로부터의 출력인 상태에서 시스템을 배치할 능력을 갖춰서, 메모리 제어기가 기술적 표준인, 버니어(vernier) 타입 측정을 이용하여 타이밍 불일치를 조정하는 것이다. 더 바람직하게는, 데이터 스트림이 많은 다른 데이터 시퀀스를 실시할 수 있도록 적응성을 갖는 것이다. 조정 전의 상황에서는, DRAM에 데이터를 기입할 수 없어서, 데이터를 어레이에 간단하게 판독 및 기입하기 위한 선택을 갖을 수 없다.

도 14 내지 도 16은 DRAM 메모리 조립체에서의 타이밍 평가 및 제어에 있어 본 발명의 원리를 적용한 예시도이다. 도 14는 DRAM 조립체에서의 통상의 데이터 경로의 도면이다. 이 특수 DRAM은 공동 데이터 버스상에 멀티플렉스된 판독/기입 데이터(RWD)를 갖는 4개의 데이터 어레이 뱅크를 갖는다. 판독 동작중, 신호 PCAS는 로우로 펄스화되고, 반면 메모리 제어기에 의해 공급된 열 어드레스는 내부 COLADD 버스상에 동시에 나타난다. 어레이의 열 액세스 시간 내에서, RWD 버스는 DQ 버스상에 OCD에 의해 출력될 데이터로 구동될 수 있다. 프리페치 구조에서, 상기 데이터는 우선 입력 및 출력 포인터를 이용하여 FIFO 래치에서 직렬화된다. 만약, COLADD 버스가 판독 사이클의 끝까지 보장되지 않으면, 이때 시동 어드레스가 출력 포인터를 발생하기 위해 필요할 때까지 유지되어야 한다.

도 15는 본 발명의 원리를 구현함에 있어, 도 14에 도시된 타입의 데이터 경로에 부가한 조정 구성부를 예시하며, 여기에는 메모리 제어기로부터의 모드 레지스터 세트 명령에 응답하여 DRAM 제어 회로에 의해 발생된 ALIGN으로 병기된 하나의 부가 제어 신호가 있다. ALIGN 신호가 액티브일 때, RWD 버스는 데이터 어레이 뱅크로부터 단절되고, 3-상태 제어를 통해 데이터 버스와 접속된다. 데이터는 COLADD 버스를 통해 데이터 버스에 공급된다. 이로서 RWD 버스가 정상 판독 동작중 COLADD 버스로부터의 데이터로 구동되도록 할 수 있다. 데이터 어레이 뱅크는 RWD 버스와 단절되기 때문에 열 디코더에 의한 COLADD 정보는 필요없다. 따라서, 소정 횟수의 연속 판독 동작이 수행되어, DQ 버스상에 OCD에 의해 출력될 데이터의 소정의 합성 시퀀스를 일으킬 수 있다.

COLADD 버스가 RWD 버스와 같은 폭이 아니며, 따라서 버스의 모든 비트를 교차하는 데이터를 이중으로 하기 위해 팬아웃이 필요하다. 또한, 팬아웃 기능부는 다양한 합성 벡터를 생성하기 위해 데이터 버스 정보를 디코드할 수 있다. 이것의 일례는 또한 데이터 버스의 컴플리멘트를 구동하여, 인접 OCD가 컴플리멘터리 데이터를 구동할 수 있도록 하는 것이다. 또한, 더 많은 Coladd 비트가 판독 동작마다 하나 이상의 단일 벡터를 허용하도록 이용될 수 있다. 또한, OCD의 서브셋만이 조정을 위해 필요할 수 있으며, 이 경우, 모든 RWD 라인이 공지된 상태로 세트될 필요는 없다.

도 14 및 도 15의 도면은 4 비트 프리페치 및 4 비트의 고정 버스트 길이를 갖는 동기 DRAM을 예시한다. 프리페치가 버스트 길이보다 작은 경우, 카운터는 적당한 시간에 데이터 홀드부로부터 데이터를 유출하기 위하여 이용되어야 한다. 디코딩 기능(예컨대, 팬아웃)과 관련하여 버스트 데이터를 재순서화하기 위해 시동 어드레스 DQADD를 이용하여 데이터 버스의 폭이 감소되도록 할 수 있음을 주목한다. 예를 들어, 6개의 패턴 0000, 0001, 0011, 0101, 0111, 1111이 간단히 다른 어드레스로부터 버스트를 개시함으로써 10개의 다른 가능한 4 비트 패턴을 생성하기 위해 이용될 수 있다. 또한, DQADD는 ALIGN 신호에 의해 공지된 상태로 유도될 수 있으며, 시동 어드레스에 이용되는 COLADD 비트가 대신에 데이터 버스를 공급하기 위해 이용될 수 있다.

도 16을 참조하면, 도 15에 예시된 바와 같은 통상의 데이터 경로에 조정부 부가가 이루어진 타이밍에서 생성된 상태를 예시한 타이밍 챠트가 제공된다.

버니어 타입 조정을 위한 프로토콜은 다음과 같다:

확장 모드 레지스터 세트는 ALIGN 모드 신호를 활성화시킬 수 있다.

ALIGN 모드 신호는 RWD MUX를 고임피던스 모드에 배치하고, 구동기 A는 RWD를 제어한다.

소정 수의 정상 CAS 판독 명령이 이어질 수 있다. 상기 모드에서, COLADD〈0,1〉는 시동 어드레스를 판단하고, COLADD〈2:5〉는 데이터를 4 비트 버스트에 제공한다.

확장 모드 레지스터 세트는 ALIGN 모드 신호를 활성 해제시킨다. 옵션을 검토시 도움이 되는 몇가지 주안점이 있다. 도 15에서의 3-상태가능 구동기 A는 이들이 RWD 액세스 시간 레벨까지 전체 열을 갖을 수 있기 때문에, 작을 수 있다.

어드레스 정보는 내부 CAS 명령(PCAS)으로 래치된다.

도 15에서의 팬아웃은 4 비트 버스트를 4개 RWD의 다중 그룹에 분산하기 위하여 이용된다.

COLADD〈0:1〉는 ALIGN 모드 신호가 DQADD〈0,1〉를 공지된 값으로 설정할 때, 4 비트 버스트중 첫 번째 2 비트로서 이용될 수 있다.

COLADD〈0:n〉는 2개의 미리 정해진 버스트 패턴중 하나를 선택하기 위해 디코드할 수 있다.

팬아웃은 인접 DQ가 반대 방향으로 스위치할 수 있도록 참(true) 및 컴플리먼트 데이터를 발생시 이용될 수 있다.

예들 들어 COLADD〈6:9〉 같은 더 많은 열 어드레스가 하나 이상의 단일 4 비트 버스트 시퀀스를 생성하기 위해 이용될 수 있다.

이상의 설명은 선택적으로 기억된 메모리를 바이패스하고, 데이터의 어드레스부가 분석, 검증 및 내부 제어를 위해 전달되도록 할 수 있는 다이나믹 랜덤 액세스 기억 어레이에 대한 제어 기능에 대한 것이다. 이 제어 기능은 부가적인 구성과 함께 현존 구성을 통해 선택적 재경로화를 함으로써 구현될 수 있다.

Claims

입력 포트와 출력 포트를 갖고 다수의 어드레스가능 기억 위치들에 기억된 정보를 포함한 타입의 데이터 프로세싱 메모리 조립체로서, 상기 메모리 조립체는 프로세싱시 어드레스 정보 부분 및 기억될 부분을 갖는 데이터에 응답하는 상기 데이터 프로세싱 메모리 조립체에 있어서,

상기 프로세싱은, 상기 다수의 어드레스가능 기억 위치들에 기억된 상기 정보를 교란시키지 않으면서, 데이터 경로에 나타나는 상기 데이터의 상기 어드레스 정보 부분을 분리 프로세싱 경로(separate processing path)에서의 상기 다수의 어드레스가능 기억 위치들에 다이렉팅(directing)하는 선택적 능력을 포함하는 데이터 프로세싱 메모리 조립체.
제 1 항에 있어서, 상기 선택적 능력은,

상기 출력 포트로의 상기 어드레스가능 기억 위치들 주위의 분리 어드레스 정보 경로, 및

상기 분리 경로로의 상기 데이터의 상기 어드레스 정보 부분의 다이렉팅을 실행하는 프로세싱 명령을 포함하는 데이터 프로세싱 메모리 조립체.
제 2 항에 있어서, 상기 출력 포트로 인도되는 상기 분리 경로를 통해 데이터에 응답하는 데이터 프로세싱 능력을 포함하는 데이터 프로세싱 메모리 조립체.
제 3 항에 있어서,

상기 분리 어드레스 정보 경로는, 상기 메모리 조립체 내의 어드레스 레지스터로부터 직렬화기를 통한 상기 메모리 조립체 내의 출력 버퍼로의 경로이며,

상기 프로세싱 명령은, 타이밍 레지스터로부터 직렬화기를 통한 상기 메모리 조립체 내의 상기 출력 버퍼로 경유하는 데이터 프로세싱 메모리 조립체.
제 2 항에 있어서, 상기 프로세싱 명령은, 상기 다수의 어드레스가능 기억 위치들에 기억될 정보의 엔트리를 디스에이블하는 데이터 프로세싱 메모리 조립체.
제 2 항에 있어서, 상기 프로세싱 명령은, 상기 메모리 조립체에서의 버스트 정지 명령과 함께 단자상에서의 표준 기억 이벤트 조건에서의 비사용(unused)을 이용하는 데이터 프로세싱 메모리 조립체.
다수의 기억 위치들을 갖고, 프로세싱시 어드레스 부분 및 기억될 부분을 갖는 데이터 인크리먼트들(increments)에 응답하며, 특정한 데이터 인크리먼트들을 상기 다수의 기억 위치들중 특정한 기억 위치들에 다이렉팅하기 위한 레지스터를 갖는 타입의 어드레스가능 랜덤 액세스 메모리에서, 상기 데이터 인크리먼트들중 특정한 인크리먼트가 다이렉트되었던 상기 다수의 기억 위치들중에서의 위치가 특정한 인크리먼트가 존재하고 있는 위치인가를 검증하는 방법에 있어서,

상기 다수의 어드레스가능 기억 위치들로의 데이터 경로에서 나타나는 상기 데이터의 상기 어드레스 정보 부분을, 상기 다수의 어드레스가능 기억 위치들 주위의 분리 경로를 통해 출력 위치에 다이렉팅하는 단계와,

상기 출력 위치에서 상기 레지스터로의 액세스를 각 데이터 인크리먼트가 기억될 할당된 위치에 제공하는 단계, 및

기억 위치의 차를 위하여 상기 분리 경로에서의 데이터를 상기 레지스터와 비교하는 단계

를 포함하는 어드레스가능 랜덤 액세스 메모리에서의 위치 검증 방법.
제 7 항에 있어서, 상기 분리 경로는 어드레스 레지스터 소자와 상기 출력 버퍼 소자 사이의 경로인 어드레스가능 랜덤 액세스 메모리에서의 위치 검증 방법.
제 8 항에 있어서, 특정한 데이터 인크리먼트들을 상기 다수의 저장 위치들중 특정한 위치들에 다이렉팅하는 상기 레지스터는 모드 레지스터 소자이고, 상기 출력 위치는 출력 버퍼 소자인 어드레스가능 랜덤 액세스 메모리에서의 위치 검증 방법.
제 9 항에 있어서, 상기 모드 레지스터 소자에서의 엔트리들의 사본은 상기 출력 버퍼 소자와 접속된 분리된 계산 장치에 기억되는 어드레스가능 랜덤 액세스 메모리에서의 위치 검증 방법.
다수의 기억 위치들을 갖고, 프로세싱시 어드레스 부분 및 기억될 부분을 갖는 데이터 인크리먼트들에 응답하며, 특정한 데이터 인크리먼트들을 상기 다수의 기억 위치들중 특정한 위치들에 다이렉팅하기 위한 레지스터를 갖는 타입의 어드레스가능 랜덤 액세스 메모리에서, 데이터 인크리먼트의 상기 어드레스 부분 및 상기 메모리의 클록 기능을 최적화하기 위해 상기 랜덤 액세스 메모리 조립체의 타이밍을 조정하는 방법에 있어서,

상기 다수의 어드레스가능 기억 위치들로의 데이터 경로에서 나타나는 상기 데이터의 상기 어드레스 정보 부분을, 상기 다수의 어드레스가능 기억 위치들 주위의 분리 경로를 통해 출력 위치에 다이렉팅하는 단계와,

상기 출력 위치에서, 분리 기억된 인크리먼트들을 상기 클록 기능부 및 상기 데이터의 분리 기억된 어드레스 부분들에 제공하는 단계와,

기억 위치의 차이를 위해 상기 데이터의 상기 분리 기억된 어드레스 부분들에서의 데이터를 상기 클록 기능부로부터의 대응하는 펄스와 비교하고, 상기 클록 기능 펄스가 상기 데이터 경로의 상기 어드레스 부분 이외에서 발생한 이벤트를 상기 레지스터로 식별하는 단계

를 포함한 랜덤 액세스 메모리 조립체의 타이밍 조정 방법.
제 11 항에 있어서, 상기 클록 기능부의 출력을 조정하여, 상기 대응하는 펄스를 상기 데이터의 상기 어드레스 부분 주기의 중심에 위치시키는 단계를 포함한 랜덤 액세스 메모리 조립체의 타이밍 조정 방법.
열들 및 행들로 배치된 다수의 데이터 어레이 뱅크들을 갖고, 제어부의 제어하에 공동 데이터 버스로 멀티플렉스된 분리 명령 사이클들 내에서 상기 뱅크들로의 신호들의 판독 및 기입을 제공하고, 상기 열들로 된 회로를 디코딩하며, 상기 뱅크들 각각에 대한 전력 구동 소자들을 갖는 어드레스가능 랜덤 액세스 메모리에 있어서,

기입 명령 사이클중, 상기 공동 데이터 버스로부터 상기 어레이 뱅크로의 입력을 디스에이블하여, 상기 열들로 된 회로로부터 상기 기입 명령 신호를 단절시키도록 조작가능한 조정 신호를 제공하는 수단과,

크기의 변화와 현재 임피던스 상태의 충족도 변화중 적어도 하나를 나타내는 임피던스 제어 벡터 신호들을 상기 전력 구동 소자들 각각에 전달하는 수단, 및

상기 공동 데이터 버스상에서 임피던스 제어 명령들 ━상기 제어 명령들은 크기의 변화와 현재 임피던스 상태의 충족도 변화중 적어도 하나의 도표화된 값들중에서의 선택을 위해 조작가능함━ 을 생성하고, 상기 명령들을 상기 임피던스 제어 벡터 전달 수단에 전달하는 수단

을 포함하여 상기 구동 소자들의 임피던스 조정을 개선한 어드레스가능 랜덤 액세스 메모리.
열들 및 행들로 배치된 다수의 어레이 뱅크들을 갖고, 제어부의 제어하에 공동 데이터 버스로 멀티플렉스된 분리 명령 사이클들 내에서 상기 뱅크들로의 신호들의 판독 및 기입을 제공하고, 상기 열들로 된 회로를 디코딩하며, 상기 뱅크들 각각에 대한 전력 구동 소자들을 갖는 어드레스가능 랜덤 액세스 메모리에서, 판독 및 기입 동작들을 구동하는 전력 구동 소자들의 임피던스를 조정하는 방법에 있어서,

기입 명령 사이클중, 상기 공동 데이터 버스로부터 상기 어레이 뱅크로의 입력을 디스에이블하여, 상기 열들로 된 회로로부터 상기 기입 명령 신호를 단절시키도록 조작가능한 조정 신호를 제공하는 단계와,

크기의 변화와 현재 임피던스 상태의 충족도 변화중 적어도 하나를 나타내는 임피던스 제어 벡터 신호들을 상기 전력 구동 소자들 각각에 전달하는 단계와,

상기 공동 데이터 버스상에서 임피던스 제어 명령들 ━상기 제어 명령들은 크기의 변화와 현재 임피던스 상태의 충족도중 적어도 하나의 도표화된 값들중에서의 선택을 위해 조작가능함━ 을 생성하는 단계, 및

상기 명령들을 상기 전력 구동 소자들의 상기 각 소자에 전달하는 단계,

를 포함하는 어드레스가능 랜덤 액세스 메모리에서의 임피던스 조정 방법.
열들 및 행들로 배치된 다수의 어레이 뱅크들을 갖고, 공동 데이터 버스로 멀티플렉스된 분리 명령 사이클들 내에서 상기 뱅크들로의 신호들의 판독 및 기입을 제공하며, 상기 뱅크들 각각에 대한 전력 구동 소자들을 갖는 어드레스가능 랜덤 액세스 메모리에서,

기입 명령 사이클중, 클록되어 래치 및 디코드된 입력을 각 상기 구동 소자에 크기의 변화와 현재 임피던스 상태의 충족도 변화중 적어도 하나를 나타내는 임피던스 제어 벡터 신호들로서 제공하도록 조작가능한 상승 조정 및 하강 소정 신호들을, 상기 전력 구동 소자들 각각에 제공하는 수단을 포함하여 상기 구동 소자들의 임피던스 조정을 개선한 어드레스가능 랜덤 액세스 메모리.
열들 및 행들로 배치된 다수의 데이터 어레이 뱅크들을 갖고, 분리 사이클들 내에서 공동 데이터 버스로 멀티플렉스된 상기 뱅크들로의 신호들의 판독 및 기입을 제공하고, 상기 뱅크들 각각에 대한 전력 구동 소자들을 갖는 어드레스가능 랜덤 액세스 메모리에 있어서,

열 액세스 시간의 기간중에, 하나의 상기 판독 사이클에서, 직렬 신호들의 균일 세트를 상기 공동 데이터 버스에 배치하는 수단, 및

열 액세스의 개시까지 직렬 신호들의 상기 균일 세트의 전달 인에이블을 유지하는 수단

을 포함하여 상기 메모리의 동작의 타이밍 스큐(time skew) 조정을 개선한 어드레스가능 랜덤 액세스 메모리.
제 16 항에 있어서, 상기 공동 데이터 버스로부터 데이터 어레이 뱅크들을 단절시키도록 조작가능한 정렬(align) 신호를 포함하는 어드레스가능 랜덤 액세스 메모리.
입력 포트 및 출력 포트를 갖고, 공동 통신 채널 데이터 경로를 통해 열들 및 행들로 배치된 데이터 어레이 뱅크들을 구동하는 다수의 구동기들을 갖는, 어드레스가능 랜덤 액세스 메모리 조립체에 있어서,

분리 판독 및 기입 사이클들을 제공하는 수단, 및

상기 판독 사이클중에, 상기 데이터 어레이 뱅크들로의 상기 데이터 경로를 적어도 상기 출력 포트로의 데이터 경로로 어드레스 데이터를 리다이렉션(redirection)하기 위한 수단을 포함하는 어드레스가능 랜덤 액세스 메모리 조립체.
제 18 항에 있어서, 상기 판독 사이클중에, 상기 어드레스 데이터는 열 디코더를 통해 수신되는 어드레스가능 랜덤 액세스 메모리 조립체.
제 19 항에 있어서, 상기 판독 사이클중에, 상기 어드레스 데이터는 어드레스의 개시까지 유지되는 어드레스가능 랜덤 액세스 메모리 조립체.