CN1851821A - 半导体存储器和调整时钟信号与选通信号间相位关系的方法 - Google Patents

半导体存储器和调整时钟信号与选通信号间相位关系的方法 Download PDF

Info

Publication number
CN1851821A
CN1851821A CNA2006100777788A CN200610077778A CN1851821A CN 1851821 A CN1851821 A CN 1851821A CN A2006100777788 A CNA2006100777788 A CN A2006100777788A CN 200610077778 A CN200610077778 A CN 200610077778A CN 1851821 A CN1851821 A CN 1851821A
Authority
CN
China
Prior art keywords
signal
memory circuitry
error message
clock signal
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100777788A
Other languages
English (en)
Inventor
G·布劳恩
E·普莱特纳
C·魏斯
A·雅各布斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1851821A publication Critical patent/CN1851821A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种用于对时钟信号与选通信号之间的相位关系进行调整以便将要传送的写数据接受到存储器电路中的方法，其中写命令信号以与时钟信号同步的方式被传送到存储器电路；写数据信号与选通信号同步地被传送；所传送的时钟信号与所传送的选通信号之间的相位偏移被这样设置，使得在存储器电路中可靠地接受写数据；在存储器电路中执行下列步骤：根据时钟信号和具有特定脉冲持续时间的写命令信号来生成写接受信号；确定在脉冲持续时间期间选通信号的、具有所定义的边沿方向的边沿的数量；将所确定的数量与选通信号的相应边沿的预定的期望数量进行比较；提供一项错误信息，该错误信息指示所确定的数量是否匹配于期望数量。

Description

半导体存储器和调整时钟信号与选通信号间相位关系的方法
技术领域
本发明涉及一种用于在存储器电路中接受所传送的写数据期间对由存储器控制单元(存储器控制器)所提供的时钟信号与由存储器控制单元所提供的选通信号之间的相位关系进行调整的方法。此外，本发明涉及一种存储器电路，利用所述存储器电路能够对时钟信号与选通信号之间的相位关系进行调整。本发明还涉及一种对时钟信号与选通信号之间的相位关系进行调整的存储器控制单元。
背景技术
常规的存储器电路通常借助于存储器控制单元(所谓的存储器控制器)来驱动，以便以符合规范的方式运行存储器电路。为了使存储器控制单元与一个或更多存储器电路、特别是DRAM存储器电路进行通信，通常利用用于传送命令和地址数据的时钟信号，并且也利用用于传送要存储在存储器电路中的写数据的选通信号。当时钟信号和选通信号到达存储器电路时，该时钟信号和选通信号必须遵守固定地预定的相位关系，以便确保要写的数据被正确地接受到存储器电路中，其中所述相位关系基本上用选通信号相对于时钟信号的建立时间tDSS和保持时间tDSH来描述。
遵守所述相位关系通常通过针对时钟信号和选通信号以及也针对相应的命令与地址信号和数据信号仔细调整存储器控制单元与相应的存储器电路之间的互连长度来实现。但是在这种情况下，必须考虑到各个信号在某些情况下在它们各自的信号线上例如由于连接到该信号线上的输入端的不同负载以及此外由于它们不同的物理特性而具有不同的传播速度。
在存储器模块的存储器控制单元与存储器电路之间的确定的总线布置的情况下，传播时间的均衡仅仅在非常有限的频带内是可能的，或者在某些情况下根本不再是可能的。特别在将飞越总线(fly-bybus)用于传送时钟信号和以与该时钟信号同步的方式传送的命令及地址数据时，在时钟信号与选通信号之间出现未定义的相位偏移。使用飞越总线时的相应的信号传播时间通常比在用于传送选通信号和以与该选通信号同步的方式传送的数据信号的线路的情况下更长，所述线路通常以存储器控制单元与存储器电路之间的点到点(P2P)连接的形式来实施。
在这点上，存储器控制单元通常具有为存储器电路生成时钟信号和选通信号的电路，其中两个信号的时间关系在某些界限内是可调的。这种电路可以被用于在两个信号到达相应的存储器电路时不依赖于用于时钟信号和选通信号的线路的相对长度以及这些线路上存在的负载来调节两个信号的相位关系。
为了能够以这样的方式调节存储器控制单元的相位关系使得信号以所期望的相位偏移或在相位方面正确地到达存储器电路，存储器电路可以装备有相位比较器，该相位比较器测量时钟信号与选通信号之间的时间关系。所测量的结果被传送到存储器控制单元，该存储器控制单元于是可以相应地修正时钟信号和选通信号之间的所选择的延迟时间。因为时钟信号与选通信号之间的时间关系以合理的电路开销、特别是也由于在存储器电路的情况下所使用的制造技术而只能较不准确地被测量，所以在存储器控制电路中设置相位关系时必须考虑大的容差，以致存储器电路的最大工作频率是受限的。
另一可能的缺点是，所述相位比较器仅确定时钟信号与选通信号之间的相位信息，而不模拟在时钟信号与选通信号之间的不遵从指示的相位关系的情况下存储器电路的实际故障机制。也就是说，迄今由存储器控制单元以这样的方式来施加时钟信号与选通信号，使得它们以位于由指示所预定的值之内的所规定的相位关系存在于相应的存储器电路上，而即使存储器电路可以超出符合规范的界限无差错地运行，迄今也未规定在由指示所预定的界限值之外运行存储器电路。
发明内容
本发明的一个目的是，提供一种方法，在所述方法中能够在将写数据写到存储器电路中时调整时钟信号和选通信号之间的相位关系。此外，本发明的一个目的是，提供一种存储器电路和一种存储器控制单元，其中在存在于存储器电路上时该时钟信号与选通信号之间的相位关系被调整以便确保要传送的写数据的可靠接受。
该目的通过根据权利要求1的方法、根据权利要求11的存储器电路以及根据权利要求18的存储器控制单元来实现。
本发明的其他有利的实施方案在从属权利要求中加以说明。
本发明的第一方面提供一种方法，所述方法用于对由存储器控制单元提供的时钟信号与由存储器控制单元提供的选通信号之间的相位关系进行调整以便将要传送的写数据接受到存储器电路中。在这种情况下，写命令信号以与时钟信号同步的方式被传送到存储器电路，而写数据信号与选通信号同步地被传送。以这样的方式来设定所传送的时钟信号与所传送的选通信号之间的相位偏移，使得所述写数据在存储器电路中被可靠地接受。在存储器电路中执行以下步骤：
-根据时钟信号和具有特定的脉冲持续时间的写命令信号来产生写接受信号；
-确定在脉冲持续时间期间具有所定义的边沿方向(斜率)的选通信号的边沿的数量；并且
-根据所确定的数量提供一项错误信息。
优选地，将所确定的数量与选通信号的相应边沿的预定期望数量进行比较，并且一项说明所确定的数量是否匹配于期望数量的信息被提供作为错误信息。
根据本发明的方法使用写接受信号，以便确定时钟信号与选通信号是否具有相位偏移，使得该相位偏移使存储器电路能够被可靠地运行，其中所述写接受信号预先规定特定的脉冲持续时间，在该脉冲持续时间内必须接收所有写数据以便正确地接受到存储器电路中。写接受信号是在常规的存储器电路中产生的信号，并且通常用作计数器的激活信号，其中所述计数器对选通信号的所定义的边沿进行计数，并且在达到所定义的边沿的期望数量之后例如借助触发器或写寄存器从输入锁存器中读出在此期间所期待的写数据，并且将所述写数据施加到内部数据总线上。在本发明的情况下，写接受信号被用于确定选通信号的所定义的边沿的数量是否对应于所定义的边沿的期望数量，使得如果情况如此，则可以假定：写数据在写接受信号的脉冲持续时间期间能够被完全接收，因为写数据与选通信号基本上同步地被传送。借助于一项指示所定义的边沿的所确定的数量是否匹配于所定义的边沿的期望数量的错误信息，因此能够确定，所传送的时钟信号与所传送的选通信号之间的相位偏移是否是这样的，使得能够无错误地并且可靠地运行存储器电路。如果确定所定义的边沿的数量偏离所定义的边沿的期望数量，那么在所传送的时钟信号与所传送的选通信号之间存在相位偏移，所述相位偏移不允许将写数据可靠地接受到存储器电路中。借助于提供错误信息，于是例如能够用信号通知存储器控制单元改变时钟信号与选通信号之间的相位偏移。
根据本发明的一个实施例，错误信息可以被缓冲存储在存储器电路中和/或被传送到存储器控制单元。
此外可以规定，存储器控制单元根据错误信息来设定相位偏移。此外可以规定，存储器控制单元设定存储器电路中的校准模式，在校准工作模式下通过多次写测试数据来迭代地确定要设定的相位偏移。
优选地，在校准模式下，在相位偏移范围内改变时钟信号与选通信号之间的相位偏移，并且接收多项相应的所得到的错误信息，使得能够根据多项所得到的相应的错误信息来确定相位偏移的上限值和下限值，在所述上限值和下限值之间存储器电路能够可靠地接受所述写数据，其中相位偏移以这样的方式来设定，使得其位于上限值和下限值之间。
优选地，从指示要接收的所有写数据已被接收的接受信号中推导出错误信息，其中如果在已经经过了脉冲持续时间之后不存在接受信号，则该错误信息指示错误。
本发明的另一方面提供一种用于产生一项错误信息以便对所施加的时钟信号与所施加的选通信号之间的相位关系进行调整的存储器电路。所述存储器电路包括用于接收命令信号和时钟信号的命令数据接收单元、用于接收写数据信号和选通信号的写数据接收单元、以及测试单元。所述测试单元具有边沿计数器，该边沿计数器确定在写接受信号的脉冲持续时间期间选通信号的、具有所定义的边沿方向的边沿的数量，其中所述写接受信号取决于时钟信号和写命令信号。也设置有提供单元，以便根据所确定的数量来提供一项错误信息。
优选地，设置有比较器，所述比较器将所确定的数量与选通信号的相应边沿的预定的期望数量相比较，其中所述提供单元提供表明所确定的数量是否匹配于期望数量的指示作为错误信息。
作为一个替代方案，所述提供单元也可以提供所确定的数量作为错误信息。
根据本发明的存储器电路使得能够例如借助所提供的错误信息通知存储器控制单元，时钟信号与选通信号之间的相位关系是否适合于将写数据可靠地接受到存储器电路中。在校准模式中，该信息可以例如被用于保持时钟信号与选通信号之间的相位偏移，或者如果写数据不能被可靠地接受到存储器电路中则被用于改变相位偏移。在校准模式中，根据本发明的存储器电路因此能够被用于以这样的方式对时钟信号与选通信号之间的相位偏移进行调整，使得写数据能够被可靠地接受到存储器电路中。为此目的，必须在存储器电路中量化时钟信号与选通信号之间的相位偏移并且向外传送相位偏移的相应值。这是特别有利的，因为现有技术中所使用的相位比较器必须复杂地来实现并且具有非常大的不精确性，这特别是在高工作频率时导致在调整相位偏移方面的问题。
优选地，缓冲存储装置可以被设置用于缓冲存储用于输出的错误信息。
根据本发明的另一实施例，边沿计数器可以产生接受信号，以便将所接收的写数据接受到内部数据总线上。所述缓冲存储装置优选地被形成为RS触发器，该RS触发器与边沿计数器相连接，以便如果接受信号指示完全接受要接收的所有写数据，则对RS触发器进行置位，并且以便在写接受信号的脉冲持续时间开始时对RS触发器进行复位。
本发明的另一方面提供一种存储器控制单元。该存储器控制单元具有命令数据传送单元，所述命令数据传送单元传送时钟信号和与时钟信号同步的命令信号。此外设置有写数据传送单元，所述写数据传送单元传送选通信号和与选通信号同步的写数据信号。借助于错误数据接收单元，能够接收一项指示在上一次写存取期间是否接受了所有写数据的错误信息。作为一个替代方案，所接收的选通信号的边沿的数量可以被接收作为错误信息。借助于相位电路，根据所接收的错误信息来设定时钟信号与选通信号之间的相位偏移。
存储器控制单元使得能够仅仅根据一项错误信息相应地设定时钟信号和选通信号之间的相位偏移，其中所述错误信息指示在上一次写存取期间是否接受了所有写数据。
优选地，存储器控制单元具有控制装置，以便在可连接的存储器电路中设置校准模式。优选地，以这样的方式来设置控制装置，使得借助所述命令数据传送单元和写数据传送单元来执行多个具有不同相位偏移的写操作，其中错误数据接收单元接收多项相应的错误信息，并且所述控制装置被这样设置，使得根据该多项错误信息和相应地分配的相位偏移来选择并且设定相位偏移，在该情况中该项相关的错误信息说明所述写数据能够被接受到存储器电路中。
优选地，错误数据接收单元接收多项所得到的相应的错误信息。所述控制装置确定相位偏移的上限值和下限值，在所述上限值和下限值之间半导体存储器能够可靠地接受所述写数据，其中相位电路以这样的方式设定相位偏移，使得该相位偏移位于上限值与下限值之间。以这种方式，能够执行用于确定相位偏移范围的迭代方法，其中在所述相位偏移范围内写数据能够被可靠地接受到存储器电路中。所述存储器控制单元通常在制造技术中被集成，所述制造技术使得能够比在存储器电路的通常的制造技术的情况下可能实现的更精确地设定时钟信号与选通信号之间的相位偏移。因此，相较于利用常规方法的情况，能够在存储器控制单元中更精确地确定能够运行存储器电路的相位偏移范围，其中在常规方法中到达存储器电路的时钟信号与选通信号之间的相位偏移在存储器电路中被测量并且测量结果被传送到所述存储器控制单元。
附图说明
下面参考附图更加详细地解释本发明的优选的实施例，在所述附图中：
图1示出具有存储器控制单元和包含多个存储器电路的存储器模块的数据处理系统；
图2示出信号时序图，该信号时序图说明命令信号的传送与写数据的传送之间的偏移；
图3示出根据现有技术的具有存储器控制单元和两个存储器电路的存储器系统；
图4示出根据本发明的一个实施方案的具有存储器控制单元和两个存储器电路的存储器系统；
图5示出根据本发明的存储器电路的细节的框图；
图6示出在时钟信号与选通信号之间的最佳相位关系的情况下的信号时序图；
图7示出当选通信号相对于正确的相位关系超前于时钟信号时的信号时序图；
图8示出一个信号时序图，其中选通信号相对于正确的相位关系滞后于时钟信号。
具体实施方式
图1示出具有数据处理单元1的数据处理系统，所述数据处理单元1处理来自存储器模块2的数据。数据处理单元1以适当的方式经由存储器控制单元3连接到存储器模块2上，所述存储器控制单元3承担存储器模块2的驱动。存储器模块2具有可由存储器控制单元3驱动的单独的存储器电路4。
存储器电路4在每种情况下经由相应数量的数据信号线5与存储器控制单元3的相应端子相连接，其中相应数量通过每个存储器电路的数据信号的并行性来预先确定。数据信号经由数据信号线5从存储器电路4被传送以及被传送至存储器电路4。同样地，数据信号线5包括选通信号线，经由所述选通信号线将选通信号从存储器控制单元3传送到存储器电路4，其中所述选通信号与要被写入到存储器电路4的写数据同步。作为一个替代方案，也可以经由两条选通信号线差动地传送所述选通信号。
此外，存储器控制单元3使命令和地址数据在多个命令和地址线6上可用，所述命令和地址线6能够把在存储器电路4中要被寻址的存储器地址和存储器命令传送到存储器电路。命令和地址线6被连接到存储器电路4的(未示出的)所有相应的命令和地址输入端上，并且以所谓的飞越总线的形式被引导通过命令和地址输入端，而且在与最后的存储器电路的命令和地址输入端接触之后被相应地电气终接。被施加在命令和地址线上的命令和地址信号因此通过命令和地址线6传播并且以这样的方式连续地传给存储器电路4的相应的命令和地址输入端。同样地，命令和地址线包括一个或多个传送时钟信号所经由的时钟信号线，其中命令和地址信号与所述时钟信号同步。时钟信号可以在一个时钟信号线上被传送或者经由多个时钟信号线被差动地传送。
由于命令和地址线6与数据信号线5之间的不同线长以及由于因相应数量的所连接的存储器电路的输入端而产生的不同电气负载，在数据信号线5上以及在命令和地址数据线6上出现不同的信号传播时间。这导致，命令和地址数据与时钟信号以及写数据信号和选通信号在由存储器控制单元3同时施加这些信号的情况下将以相位偏移的方式存在于存储器件4上。
这例如通过图2来说明，图2说明由存储器控制单元所传送的命令和地址信号的信号传播时间和其在相应的存储器电路4上各自的接收时间tCA1、tCA2、tCA3。当写到存储器电路中时，写数据的传送必须在预先确定的时间窗内开始，使得所述写数据在写时延WL之后(在本实例中在六个时钟周期之后)在特定的时间窗内存在于有关的存储器件上。因此，存储器数据必须由存储器控制单元3以相应的延迟加以传送，使得写数据在数据信号线5上在相应的信号传播时间之后在特定的时间窗开始时存在于存储器电路4上，并且在时间窗的持续时间期间被完全接受到相应的存储器件中。由存储器控制单元3将写数据施加到各个存储器电路4上的开始相应地用即时时刻tDQ1、tDQ2、tDQ3来标明。在这种情况下，除了命令和地址信号到各个存储器电路的传播时间之外，还必须考虑数据信号在数据信号线上的传播时间，该传播时间对于每个存储器电路来说可能是不同的。
在常规的诸如在图3中所示的存储器系统中，存储器控制单元3可以具有延迟元件10，所述延迟元件10被分配给每个存储器电路并将数据信号以及相关的选通信号延迟预定的相位偏移，以便使信号相对于命令和地址信号以及时钟信号处于预定的相位关系。由此实现，命令和地址信号与时钟信号以及选通信号和数据信号以所期望的时间关系存在于相应的存储器电路4上。为此目的，每个存储器电路4具有相位比较器11，该相位比较器11将存在于其相应输入端上的时钟信号CLK和选通信号DQS相互比较并且确定相位偏移。所述相位偏移被量化并且经由相应的数据信号线被回传给存储器控制单元3，该存储器控制单元3相应地延迟或加速相应的选通信号DQS，使得选通信号DQS以正确的相位关系存在于有关的存储器电路4上。这在每个存储器电路4中这样来实现，使得被分配给相应存储器电路4的延迟元件10能够设置选通信号DQS的相应的延迟或加速。
这种存储器系统具有以下缺点，即相位比较器只能非常不精确地并且以用于DRAM存储器件的制造技术的相当可观的花费被实施，因此一方面增加了存储器电路的面积需求，另一方面只能实现选通信号DQS和时钟信号CLK之间的非常不精确的相位调整。
图4作为框图示出根据本发明的一个优选实施例的存储器系统。该存储器系统包括与存储器模块的第一存储器电路和第二存储器电路22相连接的存储器控制单元20。如已经结合现有技术所描述的，存储器控制单元20在相应数量的命令和地址信号线23上输出命令和地址信号，所述信号经由命令和地址信号线23被施加到第一存储器电路21上并接着经由相同的命令和信号线23被施加到第二存储器电路22上。
存储器控制单元20同样输出时钟信号CLK，该时钟信号CLK经由时钟信号线24被施加到第一存储器电路21上并接着经由相同的时钟信号线24被施加到第二存储器电路22上。
第一和第二存储器电路21、22分别经由单独的选通信号线25、26和单独的数据信号线27、28与存储器控制单元20相连接。存储器控制单元具有用于生成数据信号和选通信号DQS的延迟元件29。根据在存储器控制单元中变得可用的时钟信号CLK生成所述选通信号DQS。
为了驱动命令和地址信号CA以及时钟信号CLK，在存储器控制单元20中设置有命令数据传送单元30，其中时钟信号CLK与地址和命令信号CA相互同步并且被驱动到相应的信号线23、24上。此外，设置有第一写数据传送单元31和第二写数据传送单元32，其分别将相互同步的选通信号和写数据信号传送到第一和第二存储器电路21、22。
此外，第一错误数据接收单元33和第二错误数据接收单元34被设置用于分别从第一和第二存储器电路21、22接收一项错误信息。来自各个存储器电路21、22的错误信息说明，在上一次写存取(脉冲串存取)期间是否能够完全接收所述写数据。
在另一实施例中，错误信息也可以包含所接收的写数据的指示，其中在存储器控制单元20中确定数量是否对应于期望数量并且由此推导出关于写数据是否被完全接收的指示。
所述错误数据接收单元33、34被连接到相应的延迟电路29，以便根据所获得的错误信息对各个存储器电路21、22的时钟信号CLK与选通信号DQS之间的相位偏移进行调整。
参考第一存储器电路21来解释在各个存储器电路21、22中所实现的功能。存储器电路21、22具有用于经由命令和地址信号线23接收命令和地址信号CA并且经由时钟信号线24接收时钟信号CLK的命令数据接收单元35。此外，存储器电路21、22中的每一个具有用于经由数据信号线27接收写数据信号并且经由选通信号线25接收选通信号DQS的写数据接收单元36。
命令数据接收单元35和写数据接收单元36都被连接到测试单元37上，该测试单元37生成一项错误信息，该错误信息项指示经由数据信号线27所传送的写数据是否能够被可靠地接受。这特别是有问题的，因为存在时钟信号CLK在时钟线上与选通信号DQS在选通信号线25上的不同传播时间，因此最初不保证，命令和地址信号CA与数据信号相对于彼此处于预定的时间关系中。
最后，在测试单元37中进行检查，以确定选通信号DQS的特定边沿方向的、特定数量的所定义的时钟边沿是否在时间窗内到达所述写数据接收单元36，其中所述时间窗通过写接受信号来定义。为了借助所定义的边沿将相应的写数据接受到相应的存储器电路21、22中，并且因为选通信号与所传送的写数据是同步的，在接收到选通信号的期望数量的所定义的边沿时，能够推断出所传送的所有数据已被可靠地接受到存储器电路中。
在所示的示例性实施例中，所述错误信息因此指示将数据写到相应的存储器电路21、22中是否是成功的。该错误信息经由数据信号线27、28之一被回传到存储器控制单元20的相应的错误数据接收单元33、34，并且在那里被用于调整所述延迟单元29。
所述延迟单元29的调整可以在校准模式下加以实现，其中由存储器控制单元20以适当的方式将所述校准模式告知所述存储器电路。在校准模式下，在延迟单元29中借助存储器控制单元中所设置的测试控制单元38连续地设置不同的延迟，以便实现时钟信号CLK与选通信号DQS之间的不同的相位偏移。针对所设置的每个时间偏移，在随后的写操作中确定，写数据是否能够被正确地写到存储器电路中。优选地，相应的错误信息与所设置的、时钟信号和选通信号之间的延迟一起被存储在测试控制单元38中。根据这样确定的数据能够确定相位偏移窗，该相位偏移窗确定(所设置的延迟的)相位偏移的上限和下限，在上限和下限之间能够将数据正确地写到存储器电路中，而在上限和下限之外不能将数据可靠地写到存储器电路中。这种确定延迟元件29中的最佳延迟的迭代方法具有以下优点，即延迟元件29中的延迟不必遵循存储器电路的符合规范的参数，而是适合于所使用的存储器电路的实际参数。因此，对于存储器控制单元20而言也不必确保它在这点上以符合规范的方式运行所连接的存储器电路21。
图5示出作为存储器电路的细节的框图，该存储器电路包括写数据接收单元和测试单元以及用于存储错误信息的缓冲存储装置39。
写数据接收单元36包括用于每个数据信号线的移位寄存器40，其中该移位寄存器在上升沿的情况下和在下降沿的情况下接受并存储分别存在于数据信号线上的数据信号。在选通信号DQS的特定数量的、例如八个上升和下降沿之后，移位寄存器40是满的，并且在相应的八条内部数据线上所接受的数据被施加到八进制D型触发器41上。为了经由数据信号线27接收数据信号，存储器电路具有数据信号输入驱动器42。差动输入放大器43被设置用于接受选通信号，该选通信号在这个示例性实施例中被差动地传送。差动输入放大器43在输出端上输出选通信号DQS，所述选通信号被施加到移位寄存器40上。
选通信号DQS此外还被施加到测试单元37上。该测试单元37具有用于通过命令数据接收单元而变得可用的写接受信号SAS的输入端。在接收到写命令、亦即预先规定将数据写到存储器电路中的命令之后，在已经经过了所定义的写延迟WL之后在写数据接收单元中产生写接受信号SAS作为具有特定的脉冲持续时间的脉冲，在该脉冲持续时间期间必须已经将所期望的数据脉冲串的写数据完全施加在存储器电路的输入端上。在本实例中，脉冲持续时间的长度近似总计为时钟或选通信号CLK、DQS的四个周期，在这四个周期期间选通信号的四个下降沿必须到达。于是以这样的方式来配置测试单元37，使得在写接受信号的脉冲持续时间期间它对具有特定边沿方向的选通信号的边沿的数量进行计数，并且将该数量与预先规定的期望数量相比较。该期望数量通过(未示出的)相应的寄存器或以固定地预先规定的方式加以设定。
如果达到了选通信号的相应边沿的期望数量，则产生锁存信号LATCH，该锁存信号LATCH一方面被施加到八进制D型触发器41的接受输入端上，而另一方面被施加到SR触发器44的置位输入端上。SR触发器44构成缓冲存储装置，其存储关于无错误或错误地进行写操作的错误信息。如果SR触发器44在写接受信号SAS的脉冲持续时间的结束时被置位，则已成功地结束写操作。如果SR触发器44未被置位，则写操作没有被成功地进行，因为选通信号DQS和由时钟信号CLK形成的写接受信号SAS的相位偏移没有使得能够接收必要数量的具有所定义的边沿方向的边沿。在每次写操作之前、亦即在每一种情况下由存储器控制单元接收数据脉冲串之前，SR触发器44通过被施加到SR触发器44的复位输入端上的相应的复位脉冲来复位。一方面通过写接受信号SAS的脉冲的初始边沿并且在校准工作模式开始时产生该复位脉冲，其中所述校准工作模式通过校准信号CAL来指出。写接受信号SAS和校准信号CAL分别被馈送到脉冲发生器46、47，该脉冲发生器46、47分别例如在相应信号的上升沿的情况下产生高脉冲，所述高脉冲被分别馈送到或门45，该或门使两个脉冲信号彼此进行或操作并且将结果施加到SR触发器44的复位输入端上。因此，不仅利用写接受信号的初始边沿而且在校准工作模式开始时使SR触发器44复位。借助校准信号CAL，经由一条或多条数据信号线或者一条或多条单独的线将SR触发器44施加到存储器电路的一个或多个数据输出端48上，使得存储在SR触发器44中的错误信息能够以同步或异步的方式向外读出。
图6示出一个信号时序图，该信号时序图例示存储器电路的输入信号和内部信号的分布图。该图示出内部时钟信号，所述内部时钟信号作为差动信号CK和/CK被传送，并且在内部被进一步处理以形成时钟信号CLK。命令和地址信号CMD与时钟信号CLK同步地被传送。此外，示出选通信号DQS、写接受信号SAS和锁存信号LATCH和校准信号CAL以及SR触发器44的输入信号FF_S、FF_R和输出信号FF_Q。明显的是，在写命令WR(信号CMD)到达并且其随着时钟信号CLK(CK)的上升时钟沿被接受到命令数据接收单元中之后，在产生持续四个时钟周期的写接受信号SAS的脉冲之前，在写延迟WL的持续时间期间进行等待，所述写延迟WL的持续时间在本实例中总计为时钟信号的六个周期。该脉冲代表这样的时间窗，在该时间窗中能够在存储器电路的输入端上接收写数据。在写接受信号SAS的脉冲持续时间内，如图6的信号时序图中所示，则必要的是选通信号的四个下降沿到达存储器电路，以便与选通信号同步传输的写数据被接受到存储器电路中。选通信号DQS的下降沿必须相对于时钟信号CLK的随后的上升沿遵守作为建立时间的最小持续时间tDSS，并且相对于时钟信号的在前的上升沿遵守作为保持时间的持续时间tDSH，以便能够可靠地接受所述写数据。
在写接受信号的脉冲持续时间期间，选通信号的下降沿于是被计数并且与期望数量相比较，在这种情况下期望数量为四。如果达到了期望数量，则产生锁存信号脉冲，借助该锁存信号脉冲一方面将施加在移位寄存器40的输出端上的数据接受到八进制D型触发器41中，另一方面将SR触发器44置位以便存储一项错误信息，该错误信息指示数据能够被正确地接受。在随后的写命令期间，借助于写接受信号SAS的初始边沿产生另一个脉冲信号，该脉冲信号被施加到SR触发器44的复位输入端上以便对该复位输入端进行复位。同样地，可以从图6的信号时序图中了解，利用校准信号ca1的初始边沿来产生复位信号FF_R，其被施加到SR触发器44的R输入端上以便对R输入端进行复位。
图7示出选通信号DQS超前于时钟信号CLK的情况，这导致违反根据保持时间tDSH的规范。选通信号DQS的下降沿位于由写接受信号SAS所定义的脉冲范围之外，使得在测试单元中仅仅三个下降沿被计数并且SR触发器44未被置位。因此被存储在其中的“0”于是表明，在接收数据期间发生了错误，以及必须对时钟信号CLK与选通信号DQS之间的相位关系进行调整。
图8示出相反的情况，即在该情况中选通信号滞后于时钟信号到这样大的程度，以致在建立时间tDSS方面违反规范，因此在所示的实例中选通信号的最后的有关下降沿存在于外面，也就是说，在写接受信号的脉冲持续时间结束之后。在这种情况下也只有选通信号的三个下降沿被计数并且SR触发器44未被置位。因此，在这种情况下也检测到错误。
当在存储器控制单元20中设置时钟信号CLK与选通信号DQS之间的延迟时，过程例如可以是这样的，以致首先以这样的方式设置延迟，使得选通信号DQS大大超前于时钟信号，因此在任何情况下都不能够可靠地将写数据接受到存储器电路21、22中。执行随后的写操作并且读出相应的错误数据。然后逐渐增加时钟信号与选通信号之间的相位偏移，直到获得一项错误信息，所述错误信息指示数据能够被可靠地接受到存储器电路中。然后，进一步增加相位偏移，直到根据该错误信息再次确定：所述写数据不再能够被可靠地接受。由此能够确定时钟信号与选通信号之间的相位偏移的上限和下限，其中在存储器控制单元中必须为有关存储器电路设定在所述上限和下限之间的相位偏移。优选地以这样的方式来设定相位偏移，使得它近似地位于相位偏移的上限与下限之间的中心位置。上述方法也可以按相反的方式来执行，即在以下情况下执行，在该情况下选通信号DQS大大滞后于时钟信号并且逐渐减小相位偏移，以便确定相位偏移的上下限，在所述上下限之间能够将写数据可靠地接受到存储器电路中。
SR触发器44的读出可以通过对特定的工作模式位(校准信号CAL取决于该工作模式位)进行置位来执行，以便给予RS触发器44正常的读出命令。此外，有利的是，在校准工作模式期间，写命令的功能以这样的方式来改变，使得在校准工作模式下在写操作期间没有数据被传送到存储器电路的存储单元阵列中。
特别地，在存储器电路工作期间可以实施校准模式，使得存储器电路的温度和功能的其他波动可以被补偿。特别地，当因为没有从存储器电路中检索数据或者没有数据需要被写到存储器电路中而不必对存储器电路进行寻址时可以实施该校准模式。

Claims (24)

1.一种用于调整由存储器控制单元(20)提供的时钟信号(CLK)与由该存储器控制单元(20)提供的选通信号(DQS)之间的相位关系以便将要传送的写数据接受到存储器电路(21，22)中的方法，
其中以与所述时钟信号同步的方式将写命令信号传送到所述存储器电路；
其中与所述选通信号同步地传送写数据信号；
其中这样来设定所传送的时钟信号(CLK)与所传送的选通信号(DQS)之间的相位偏移，使得在所述存储器电路(21，22)中可靠地接受所述写数据；
其中在所述存储器电路(21，22)中执行以下步骤：
-根据所述时钟信号(CLK)和具有特定的脉冲持续时间的写命令信号(WR)来产生写接受信号(SAS)；
-确定在所述脉冲持续期间所述选通信号(DQS)的、具有所定义的边沿方向的边沿的数量；并且
-根据所确定的数量提供一项错误信息。
2.如权利要求1所述的方法，其中，将所确定的数量与所述选通信号(DQS)的相应边沿的预定的期望数量进行比较，并且一项说明所确定的数量是否匹配于所述期望数量的信息被提供作为错误信息。
3.如权利要求1所述的方法，其中，所确定的数量被提供作为错误信息。
4.如权利要求1至3之一所述的方法，其中，所述错误信息被缓冲存储在所述存储器电路(21，22)中。
5.如权利要求1至4之一所述的方法，其中，将所述错误信息传送到所述存储器控制单元(20)。
6.如权利要求5所述的方法，其中，所述存储器控制单元根据所述错误信息来设定所述相位偏移。
7.如权利要求6所述的方法，其中，所述存储器控制单元(20)设定所述存储器电路(21，22)中的校准工作模式，在所述校准工作模式下通过多次写测试数据来迭代地确定要设定的相位偏移。
8.如权利要求7所述的方法，其中，在所述校准工作模式下，在相位偏移范围内改变所述时钟信号(CLK)与所述选通信号(DQS)之间的相位偏移，并且接收多项相应的所得到的错误信息，使得能够根据所述多项所得到的相应的错误信息来确定所述相位偏移的上限值和下限值，在所述上限值和下限值之间所述存储器电路(21，22)能够可靠地接受所述写数据，其中所述相位偏移以这样的方式来设定，使得其位于所述上限值和下限值之间。
9.如权利要求1至8之一所述的方法，其中，从指示要接收的所有写数据已被接收的接受信号(LATCH)中推导出所述错误信息。
10.如权利要求9所述的方法，其中，如果在已经经过了所述脉冲持续时间之后不存在接受信号，则所述错误信息指示错误。
11.一种用于产生一项错误信息以便对所施加的时钟信号(CLK)与所施加的选通信号(DQS)之间的相位关系进行调整的存储器电路，所述存储器电路包括：
-用于接收命令信号(CA)和时钟信号(CLK)的命令数据接收单元(35)；
-用于接收写数据信号和选通信号的写数据接收单元(36)；
-测试单元(37)；
-所述测试单元(37)具有边沿计数器，所述边沿计数器确定在取决于所述时钟信号(CLK)和所述写命令信号的写接受信号(SAS)的脉冲持续时间期间所述选通信号(DQS)的、具有所定义的边沿方向的边沿的数量，
-所述测试单元(37)具有提供单元，以便根据所确定的数量来提供一项错误信息。
12.如权利要求11所述的存储器电路，具有比较器，所述比较器将所确定的数量与所述选通信号(DQS)的相应边沿的预定的期望数量相比较，以便产生指示所确定的数量是否匹配于所述期望数量的错误信息。
13.如权利要求11所述的存储器电路，其中，所述提供单元提供所确定的数量作为所述错误信息。
14.如权利要求11至13之一所述的存储器电路，具有用于输出所述错误信息的输出装置(48)。
15.如权利要求11至14之一所述的存储器电路，具有用于缓冲存储用于输出的错误信息的缓冲存储装置(44)。
16.如权利要求15所述的存储器电路，其中，所述边沿计数器产生接受信号(LATCH)，以便将所接收的写数据接受到内部数据总线上。
17.如权利要求16所述的存储器电路，其中，所述缓冲存储装置被形成为RS触发器(44)，所述RS触发器(44)与所述边沿计数器相连接，以便如果所述接受信号(LATCH)指示所有要接收的写数据的接收，则对所述RS触发器(44)进行置位，并且以便在写接受信号(SAS)的脉冲持续时间开始时对所述RS触发器(44)进行复位。
18.一种存储器控制单元(20)，
具有命令数据传送单元(30)，所述命令数据传送单元(30)传送时钟信号(CLK)和与该时钟信号(CLK)同步的命令信号(CA)，
具有写数据传送单元(31，32)，所述写数据传送单元(31，32)传送选通信号(DQS)和与该选通信号(DQS)同步的写数据信号，
具有被设置用于接收一项错误信息的错误数据接收单元(33，34)，并且
具有相位电路(29)，所述相位电路以这样的方式来设置，使得根据所接收的错误信息来设定所述时钟信号(CLK)与所述选通信号(DQS)之间的相位偏移。
19.如权利要求18所述的存储器控制单元(20)，其中，所述错误数据接收单元(33，34)被配置用于接收作为错误信息的、表明在上一次写存取期间是否接受了所有写数据的指示。
20.如权利要求18所述的存储器控制单元(20)，其中，所述错误数据接收单元(33，34)被配置用于接收作为错误信息的、所接收的所述选通信号的边沿的数量，比较器被设置用于将所接收的边沿的数量与期望数量相比较并且根据该比较的结果设定所述相位偏移。
21.如权利要求18至20之一所述的存储器控制单元(20)，具有控制装置(38)，以便设置可连接的存储器电路中的校准模式。
22.如权利要求18至21之一所述的存储器控制单元(20)，其中，所述控制装置(38)以这样的方式来设置，使得借助所述命令数据传送单元(30)和写数据传送单元(31，32)来执行多个具有不同相位偏移的写操作，其中所述错误数据接收单元(33，34)接收多项相应的错误信息，并且所述控制装置(38)被这样设置，使得根据所述多项错误信息和不同的相位偏移来设定相位偏移，在该情况下相关的一项错误信息说明所述写数据能够被接受到所述存储器电路(21，22)中。
23.如权利要求22所述的存储器控制单元(20)，其中，所述错误数据接收单元(33，34)接收多项所得到的相应的错误信息，并且所述控制装置(38)确定相位偏移的上限值和下限值，在所述上限值和下限值之间所述存储器电路能够可靠地接受所述写数据，所述相位电路(29)以这样的方式来设定所述相位偏移，使得该相位偏移位于所述上限值与下限值之间。
24.一种存储器系统，所述存储器系统具有如权利要求11至17之一所述的存储器电路(21，22)和如权利要求18至23之一所述的存储器控制单元(20)。
CNA2006100777788A 2005-04-23 2006-04-24 半导体存储器和调整时钟信号与选通信号间相位关系的方法 Pending CN1851821A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005019041A DE102005019041B4 (de) 2005-04-23 2005-04-23 Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
DE102005019041.3 2005-04-23

Publications (1)

Publication Number Publication Date
CN1851821A true CN1851821A (zh) 2006-10-25

Family

ID=37084989

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100777788A Pending CN1851821A (zh) 2005-04-23 2006-04-24 半导体存储器和调整时钟信号与选通信号间相位关系的方法

Country Status (4)

Country Link
US (1) US7457174B2 (zh)
KR (1) KR100779701B1 (zh)
CN (1) CN1851821A (zh)
DE (1) DE102005019041B4 (zh)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102696196A (zh) * 2009-12-25 2012-09-26 佳能株式会社 信息处理设备或信息处理方法
CN102981781A (zh) * 2012-10-15 2013-03-20 威盛电子股份有限公司 数据储存装置、储存介质控制器与控制方法
CN101373629B (zh) * 2007-08-14 2014-04-09 三星电子株式会社 时钟信号发生器、包含其的半导体存储装置及其操作方法
CN104134454A (zh) * 2007-12-21 2014-11-05 拉姆伯斯公司 用于在存储系统中校准写入定时的方法和装置
US8909970B2 (en) 2009-12-25 2014-12-09 Canon Kabushiki Kaisha Information processing apparatus or information processing method which supplies a clock to an external device
CN102099796B (zh) * 2008-05-27 2015-04-08 超威半导体公司 实现记忆体子系统中的写入平准化的方法及装置
CN107479623A (zh) * 2013-07-26 2017-12-15 联发科技股份有限公司 时钟校正方法以及电子装置
CN107767895A (zh) * 2016-08-23 2018-03-06 中电海康集团有限公司 一种可调节工作频率的存储器及其调节方法
CN108231110A (zh) * 2016-12-15 2018-06-29 爱思开海力士有限公司 半导体装置、半导体系统及训练方法
CN109584944A (zh) * 2017-09-29 2019-04-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
CN109785892A (zh) * 2017-11-14 2019-05-21 三星电子株式会社 包括字线缺陷检测电路的存储器器件
CN110932702A (zh) * 2018-09-18 2020-03-27 爱思开海力士有限公司 集成电路
CN111354390A (zh) * 2018-12-20 2020-06-30 爱思开海力士有限公司 存储器系统、存储器系统的操作方法和存储器控制器
CN111418018A (zh) * 2018-02-17 2020-07-14 美光科技公司 写入电平仲裁者电路
CN113450867A (zh) * 2020-03-27 2021-09-28 长鑫存储技术有限公司 形成用于存储器测试的数据库的方法及存储器测试方法
CN113450866A (zh) * 2020-03-27 2021-09-28 长鑫存储技术有限公司 存储器测试方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
JP2007164599A (ja) * 2005-12-15 2007-06-28 Elpida Memory Inc メモリモジュール
US7664978B2 (en) * 2006-04-07 2010-02-16 Altera Corporation Memory interface circuitry with phase detection
US7948812B2 (en) 2006-11-20 2011-05-24 Rambus Inc. Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift
WO2008079910A2 (en) 2006-12-20 2008-07-03 Rambus Inc. Strobe acquisition and tracking
KR100847767B1 (ko) * 2007-03-12 2008-07-23 주식회사 하이닉스반도체 반도체 메모리 장치
EP2140454A2 (en) * 2007-04-19 2010-01-06 Rambus, Inc. Clock synchronization in a memory system
US7834615B2 (en) * 2007-07-02 2010-11-16 Texas Instruments Incorporated Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal
US20090013228A1 (en) * 2007-07-02 2009-01-08 Jarboe Jr James Michael Bist ddr memory interface circuit and method for testing the same
JP4382842B2 (ja) 2007-09-18 2009-12-16 富士通株式会社 メモリ制御回路，遅延時間制御装置，遅延時間制御方法および遅延時間制御プログラム
DE102008011845A1 (de) * 2007-09-21 2009-04-02 Rohde & Schwarz Gmbh & Co. Kg Verfahren und Vorrichtung zur Taktrückgewinnung
JP5369430B2 (ja) * 2007-11-20 2013-12-18 富士通株式会社 可変遅延回路，メモリ制御回路，遅延量設定装置，遅延量設定方法および遅延量設定プログラム
KR101398196B1 (ko) 2008-01-08 2014-05-26 삼성전자주식회사 반도체 장치, 상기 반도체 장치의 동작 방법, 및 이를포함하는 시스템
US7872937B2 (en) * 2008-03-31 2011-01-18 Globalfoundries Inc. Data driver circuit for a dynamic random access memory (DRAM) controller or the like and method therefor
US7791974B2 (en) * 2008-03-31 2010-09-07 Intel Corporation Recovery of existing SRAM capacity from fused-out blocks
US7929361B2 (en) * 2008-03-31 2011-04-19 Advanced Micro Devices, Inc. Circuit using a shared delay locked loop (DLL) and method therefor
US7869287B2 (en) * 2008-03-31 2011-01-11 Advanced Micro Devices, Inc. Circuit for locking a delay locked loop (DLL) and method therefor
US7924637B2 (en) * 2008-03-31 2011-04-12 Advanced Micro Devices, Inc. Method for training dynamic random access memory (DRAM) controller timing delays
US8862966B2 (en) * 2009-09-09 2014-10-14 Advanced Micro Devices, Inc. Adjustment of write timing based on error detection techniques
US8264907B2 (en) 2009-10-14 2012-09-11 Nanya Technology Corp. Method of increasing a timing margin for writing data to a memory array
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
KR102392903B1 (ko) * 2017-10-23 2022-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
KR100333683B1 (ko) * 1998-12-30 2002-06-20 박종섭 반도체장치의데이터스트로브신호발생기
JP4683690B2 (ja) * 1999-11-05 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置
TWI228259B (en) * 2000-05-22 2005-02-21 Samsung Electronics Co Ltd Method and circuit for inputting and outputting data, and system using semiconductor memory device including the same
US6807613B1 (en) * 2000-08-21 2004-10-19 Mircon Technology, Inc. Synchronized write data on a high speed memory bus
US6691214B1 (en) * 2000-08-29 2004-02-10 Micron Technology, Inc. DDR II write data capture calibration
US6728162B2 (en) * 2001-03-05 2004-04-27 Samsung Electronics Co. Ltd Data input circuit and method for synchronous semiconductor memory device
DE10136852C2 (de) * 2001-07-27 2003-09-25 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Erzeugung eines Datenstrobesignals für sehr schnelle Halbleiterspeichersysteme
US6646929B1 (en) * 2001-12-05 2003-11-11 Lsi Logic Corporation Methods and structure for read data synchronization with minimal latency
US6917561B2 (en) * 2002-04-29 2005-07-12 Lsi Logic Corporation Memory controller and method of aligning write data to a memory device
KR100437454B1 (ko) * 2002-07-30 2004-06-23 삼성전자주식회사 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템
JP2004164579A (ja) * 2002-09-24 2004-06-10 Sharp Corp データバス幅変換装置およびデータ処理装置
KR100518608B1 (ko) * 2004-01-08 2005-10-04 삼성전자주식회사 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
JP4284527B2 (ja) * 2004-03-26 2009-06-24 日本電気株式会社 メモリインターフェイス制御回路
US7171321B2 (en) * 2004-08-20 2007-01-30 Rambus Inc. Individual data line strobe-offset control in memory systems
US7126874B2 (en) * 2004-08-31 2006-10-24 Micron Technology, Inc. Memory system and method for strobing data, command and address signals

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373629B (zh) * 2007-08-14 2014-04-09 三星电子株式会社 时钟信号发生器、包含其的半导体存储装置及其操作方法
CN104134454A (zh) * 2007-12-21 2014-11-05 拉姆伯斯公司 用于在存储系统中校准写入定时的方法和装置
CN102099796B (zh) * 2008-05-27 2015-04-08 超威半导体公司 实现记忆体子系统中的写入平准化的方法及装置
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102257569B (zh) * 2009-01-12 2014-10-22 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102696196A (zh) * 2009-12-25 2012-09-26 佳能株式会社 信息处理设备或信息处理方法
US8909970B2 (en) 2009-12-25 2014-12-09 Canon Kabushiki Kaisha Information processing apparatus or information processing method which supplies a clock to an external device
CN102696196B (zh) * 2009-12-25 2015-04-01 佳能株式会社 信息处理设备或信息处理方法
US9479326B2 (en) 2009-12-25 2016-10-25 Canon Kabushiki Kaisha Information processing apparatus or information processing method
CN102981781A (zh) * 2012-10-15 2013-03-20 威盛电子股份有限公司 数据储存装置、储存介质控制器与控制方法
CN102981781B (zh) * 2012-10-15 2015-09-09 威盛电子股份有限公司 数据储存装置、储存介质控制器与控制方法
CN107479623B (zh) * 2013-07-26 2020-01-14 联发科技股份有限公司 时钟校正方法以及电子装置
CN107479623A (zh) * 2013-07-26 2017-12-15 联发科技股份有限公司 时钟校正方法以及电子装置
US10545530B2 (en) 2013-07-26 2020-01-28 Mediatek Inc. Apparatus and method for controlling controllable clock source to generate clock signal with frequency transition
CN107767895A (zh) * 2016-08-23 2018-03-06 中电海康集团有限公司 一种可调节工作频率的存储器及其调节方法
CN107767895B (zh) * 2016-08-23 2021-02-19 中电海康集团有限公司 一种可调节工作频率的存储器及其调节方法
US10964365B2 (en) 2016-12-15 2021-03-30 SK Hynix Inc. Semiconductor apparatus, semiconductor system, and training method
CN108231110A (zh) * 2016-12-15 2018-06-29 爱思开海力士有限公司 半导体装置、半导体系统及训练方法
CN109584944B (zh) * 2017-09-29 2024-01-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
CN109584944A (zh) * 2017-09-29 2019-04-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
CN109785892A (zh) * 2017-11-14 2019-05-21 三星电子株式会社 包括字线缺陷检测电路的存储器器件
CN109785892B (zh) * 2017-11-14 2024-06-04 三星电子株式会社 包括字线缺陷检测电路的存储器器件
CN111418018A (zh) * 2018-02-17 2020-07-14 美光科技公司 写入电平仲裁者电路
CN111418018B (zh) * 2018-02-17 2021-08-10 美光科技公司 写入电平仲裁者电路
CN110932702B (zh) * 2018-09-18 2023-10-03 爱思开海力士有限公司 集成电路
CN110932702A (zh) * 2018-09-18 2020-03-27 爱思开海力士有限公司 集成电路
CN111354390B (zh) * 2018-12-20 2023-08-15 爱思开海力士有限公司 存储器系统、存储器系统的操作方法和存储器控制器
CN111354390A (zh) * 2018-12-20 2020-06-30 爱思开海力士有限公司 存储器系统、存储器系统的操作方法和存储器控制器
CN113450866A (zh) * 2020-03-27 2021-09-28 长鑫存储技术有限公司 存储器测试方法
CN113450866B (zh) * 2020-03-27 2022-04-12 长鑫存储技术有限公司 存储器测试方法
CN113450867B (zh) * 2020-03-27 2022-04-12 长鑫存储技术有限公司 形成用于存储器测试的数据库的方法及存储器测试方法
CN113450867A (zh) * 2020-03-27 2021-09-28 长鑫存储技术有限公司 形成用于存储器测试的数据库的方法及存储器测试方法
US11929137B2 (en) 2020-03-27 2024-03-12 Changxin Memory Technologies, Inc. Method for testing memory

Also Published As

Publication number Publication date
US20060262613A1 (en) 2006-11-23
DE102005019041A1 (de) 2006-11-02
KR20060111412A (ko) 2006-10-27
DE102005019041B4 (de) 2009-04-16
US7457174B2 (en) 2008-11-25
KR100779701B1 (ko) 2007-11-26

Similar Documents

Publication Publication Date Title
CN1851821A (zh) 半导体存储器和调整时钟信号与选通信号间相位关系的方法
US8751754B2 (en) Memory systems and methods for controlling the timing of receiving read data
US6724666B2 (en) Method of synchronizing read timing in a high speed memory system
EP1640847B1 (en) Dynamic random access memory (DRAM) semiconductor device
CN104134454B (zh) 用于在存储系统中校准写入定时的方法和装置
US20010009276A1 (en) Memory device having a variable data output length and a programmable register
US20010023466A1 (en) Memory device having a programmable register
CN1726560A (zh) 用于源同步数据传输的二维数据眼图定心
TWI650762B (zh) 晶粒上信號校準
WO2011137541A1 (en) Method and apparatus for concurrently reading a plurality of memory devices using a single buffer
US9665289B1 (en) Eye scan for memory channel
US7796465B2 (en) Write leveling of memory units designed to receive access requests in a sequential chained topology
EP0994420A2 (en) Integrated circuit i/o using a high performance bus interface
CN1627436A (zh) 操作半导体存储装置的方法及半导体存储装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20061025