KR20060111412A - 전송될 기록 데이터의 인식 시 클록 신호와 스트로브신호간의 위상 관계를 적합화하는 방법 및 반도체 메모리 - Google Patents

전송될 기록 데이터의 인식 시 클록 신호와 스트로브신호간의 위상 관계를 적합화하는 방법 및 반도체 메모리 Download PDF

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Abstract

본 발명은 메모리 회로로 전송될 기록 데이터를 인식하기 위해서 클록 신호와 스트로브 신호간의 위상 관계를 적합화하는 방법에 관한 것으로,
기록 명령 신호는 상기 클록 신호와 동기화되는 방식으로 상기 메모리 회로로 전송되고;
기록 데이터 신호는 상기 스트로브 신호와 동기적으로 전송되며;
전송된 클록 신호와 전송된 스트로브 신호간의 위상 오프셋은 상기 기록 데이터가 상기 메모리 회로내에서 신뢰성있게 인식되도록 설정되고;
상기 메모리 회로내에서,
- 특정한 펄스 지속기간을 갖는 기록 명령 신호 및 상기 클록 신호에 따라 기록 인식 신호를 생성하는 단계;
- 상기 펄스 지속기간 동안에, 정의된 에지 방향을 갖는 상기 스트로브 신호의 에지들의 개수를 결정하는 단계;
- 상기 스트로브 신호의 대응하는 에지들의 사전설정된 원하는 개수와 상기 결정된 개수를 비교하는 단계;
- 상기 결정된 개수와 상기 원하는 개수와 일치하는지를 나타내는 오차 정보의 항목을 제공하는 단계가 수행된다.

Description

전송될 기록 데이터의 인식 시 클록 신호와 스트로브 신호간의 위상 관계를 적합화하는 방법 및 반도체 메모리{Semiconductor memory and method for adapting the phase relationship between a clock signal and strobe signal during the acceptance of write data to be transmitted}
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세히 설명한다.
도 1은 복수의 메모리 회로를 갖는 메모리 모듈 및 메모리 제어 유닛을 갖는 데이터 처리 시스템을 나타내는 도면;
도 2는 기록 데이터의 전송 및 명령 신호의 전송간의 오프셋(offset)을 예시하는 신호 타이밍 다이어그램;
도 3은 종래 기술에 따른 2개의 메모리 회로 및 메모리 제어 유닛을 갖는 메모리 시스템을 나타내는 도면;
도 4는 본 발명의 일 실시예에 따른 2개의 메모리 회로 및 메모리 제어 유닛을 갖는 메모리 시스템을 나타내는 도면;
도 5는 본 발명에 따른 메모리 회로로부터의 상세 블록도;
도 6은 클록 신호와 스트로브 신호간의 최적의 위상 관계의 경우의 신호 타이밍 다이어그램;
도 7은 스트로브 신호가 올바른(correct) 위상 관계에 대한 클록 신호들에 대해 유도되는 경우의 신호 타이밍 다이어그램; 및
도 8은 스트로브 신호가 올바른 위상 관계에 대한 클록 신호에 대해 래깅(lagging)되는 신호 타이밍 다이어그램이다.
본 발명은, 메모리 회로에서의 전송될 기록 데이터의 인식 시, 메모리 제어 유닛(메모리 제어기)에 의해 제공된 클록 신호와, 상기 메모리 제어 유닛에 의해 제공된 스트로브 신호간의 위상 관계를 적합화하는 방법에 관한 것이다. 또한, 본 발명은 클록 신호와 스트로브 신호간의 위상 관계가 적합화될 수 있는 메모리 회로에 관한 것이다. 또한, 본 발명은 클록 신호와 스트로브 신호간의 위상 관계를 적합화하는 메모리 제어 유닛에 관한 것이다.
종래의 메모리 회로들은, 통상적으로, 스펙-적응 방식(specification-conforming manner)으로 메모리 회로들을 작동시키기 위해 메모리 제어 유닛(소위, 메모리 제어기)을 이용하여 구동된다. 1이상의 메모리 회로들, 특히 DRAM 메모리 회로들과 메모리 제어 유닛의 연통(communication)을 위해, 명령 및 어드레스 데이터(command and address data)의 전송을 위한 클록 신호와, 메모리 회로내에 저장되어야 하는 기록 데이터의 전송을 위한 스트로브 신호가 일반적으로 사용된다. 클록 신호와 스트로브 신호가 메모리 회로에 도착하는 경우, 스트로브 신호 및 클록 신호는 기록될 데이터가 메모리 회로내에 정확히 인식되는 것을 보장하기 위해서 클록 신호에 대해 스트로브 신호에 대한 지속 시간(tDSH) 및 셋업 시간(tDSS)에 의해 본질적으로(essentially) 설명되는 일정하게 사전정의된(fixedly predefined) 위상 관계를 따라야 한다.
상기 위상 관계를 따르는 것은, 일반적으로, 클록 신호와 스트로브 신호에 대한 또한 대응하는 명령 및 어드레스 신호들과 데이터 신호들에 대한 각각의 메모리 회로와 메모리 제어 유닛간의 상호연결 길이(interconnect length)들의 세심한 적합화를 통해 달성된다. 하지만, 이 경우, 소정 상황들 하에서 각각의 신호들은 그들 각각의 신호 라인들에 대해, 예를 들어 거기에 연결된 입력부들의 상이한 부하들로 인해, 또한 그들의 상이한 물리적 특성들 때문에, 상이한 전파 속도(propagation speed)를 가진다는 것이 고려되어야 한다.
메모리 모듈의 메모리 회로들과 메모리 제어 회로간의 소정의 버스 장치(bus arrangement)들의 경우, 전파 시간의 균등화(equalization)는 매우 제한된 주파수 대역내에서만 가능하거나 소정의 상황들에서 더 이상 가능하지 않다. 특히, 그와 함께 동기화된 방식으로 전송되는 어드레스 데이터 및 명령의 또한 클록 신호의 전송을 위해 플라이-바이 버스(fly-by bus)를 이용하는 경우, 정의되지 않은 위상 오프셋(phase offset)이 클록 신호와 스트로브 신호 사이에 생긴다. 플라이-바이 버스를 이용하는 대응하는 신호 전파 시간은, 통상적으로 메모리 제어 유닛과 메모리 회로 사이의 포인트-투-포인트(point-to-point: P2P)의 형태로 구현되는, 그와 함께 동기화되는 방식으로 전송되는 데이터 신호들 및 스트로브 신호의 전송을 위한 라인들의 경우에서보다 통상적으로 더 길다.
이에 대해, 메모리 제어 유닛은 통상적으로 메모리 회로들에 대해 클록 신호 및 스트로브 신호를 생성하는 회로를 가지며, 2개의 신호들의 일시적 관계(temporal relationship)는 소정 한계(limit)들내에 설정될 수 있다. 이러한 회로는 클록 신호 및 스트로브 신호에 대한 라인들의 상대 길이 및 그들상에 존재하는 부하들과는 독립적으로, 대응하는 메모리 회로에 도착 시의 2개의 신호들의 위상 관계를 설정하는데 사용될 수 있다.
상기 신호들이 원하는 위상 신호로, 또는 위상에 관해 정확하게, 메모리 회로에 도착하도록 메모리 제어 회로의 위상 관계를 설정할 수 있게 하기 위해서, 메모리 회로에는 클록 신호와 스트로브 신호와의 임시적 관계를 측정하는 위상 비교기가 제공될 수 있다. 측정된 결과는 메모리 제어 유닛으로 전송되며, 이는 클록 신호와 스트로브 신호 사이에 선택된 지연 시간을 대응적으로(correspondingly) 보정할 수 있다. 회로상에서의 지속적인 아웃레이(tenable outlay)에 의해, 특히 메모리 회로들의 경우에 사용되는 생산 기술로 인해, 클록 신호와 스트로브 신호간의 일시적인 관계가 단지 비교적 부정확하게만 측정될 수 있기 때문에, 메모리 제어 회로에서의 위상 관계의 설정에 있어 큰 허용(tolerance)들을 고려할 필요가 있으며, 메모리 회로의 최대 작동 주파수가 제한된다.
또 다른 가능한 단점은, 클록 신호와 스트로브 신호간의 비-표시-적응 위상 관계(non-indication-conforming pahse relationship)의 경우, 위상 비교기는 메모리 회로의 실제 고장 메카니즘(failure mechanism)을 시뮬레이션하지 않고, 클록 신호와 스트로브 신호간의 위상 정보만을 결정한다는 것이다. 즉, 이제까지(hitherto)는, 클록 신호 및 스트로브 신호는 그들이 표시에 의해 사전정의된 값들내에 있는 정의된 위상 관계를 갖는 각각의 메모리 회로에 존재하도록 메모리 제어 유닛에 의해 인가되었던 동안에는, 심지어는 그들이 스펙-적응 값들을 넘어도 오차들 없이 작동될 수 있는 경우에도, 이제까지는 그 표시에 의해 사전정의된 제한값 밖의 메모리 회로들을 작동시키기 위해서 제공이 행해지지 않았다.
본 발명의 목적은, 메모리 회로에 기록 데이터를 기록하는 경우에 클록 신호와 스트로브 신호간의 위상 관계를 적합화할 수 있는 방법을 제공한다. 또한, 본 발명의 목적은, 메모리 회로 및 메모리 제어 유닛을 제공하는 것이며, 클록 신호와 스트로브 신호가 상기 메모리 회로에 존재하는 경우에 상기 신호들의 위상 관계는 전송될 기록 데이터의 신뢰성있는 인식(reliable acceptance)을 보장하도록 적합화된다.
상기 목적은 청구항 제 1 항에 따른 방법, 청구항 제 11 항에 따른 메모리 회로 및 청구항 제 18 항에 따른 메모리 제어 유닛에 의해 달성된다.
본 발명의 또 다른 유익한 실시예들은 종속항들에 특정화되어 있다.
본 발명의 제 1 실시형태는, 메모리 회로로 전송될 기록 데이터를 인식하기 위하여, 메모리 제어 유닛에 의해 제공된 클록 신호와 상기 메모리 제어 유닛에 의해 제공된 스트로브 신호간의 위상 관계를 적합화하는 방법을 제공한다. 이 경우, 기록 명령 신호는 클록 신호와 함께 동기화되는 방식으로 메모리 회로에 전송되며, 기록 신호는 스트로브 신호와 함께 동기적으로 전송된다. 전송된 클록 신호와 전송된 스트로브 신호간에는, 기록 데이터가 메모리 회로에 신뢰성있게 인식되도록 위상 오프셋이 설정된다. 다음의 단계들:
- 특정 펄스 지속기간(pulse duration)을 갖는 기록 명령 신호와 클록 신호에 따라 기록 인식 신호를 생성하는 단계;
- 펄스 지속기간 동안에, 정의된 에지 방향(슬로프)을 갖는 스트로브 신호의 에지들의 개수를 결정하는 단계; 및
- 결정된 개수에 따라 오차 정보의 항목(item)을 제공하는 단계가 메모리 회로에서 수행된다.
바람직하게는, 결정된 개수는 스트로브 신호의 대응하는 에지들의 사전설정된 원하는 개수와 비교되며, 결정된 개수가 오차 정보로서 제공된 원하는 개수와 일치하는지를 특정화(specify)하는 정보의 항목과 비교된다.
본 발명에 따른 방법은, 메모리 회로가 신뢰성있게 작동될 수 있도록 클록 신호와 스트로브 신호가 위상 오프셋을 갖는지를 확인(ascertain)하기 위해서, 모든 기록 데이터가 메모리 회로로의 정확한 인식을 위해 수신(receive)되어야 하는 특정 펄스 지속기간을 사전정의하는 기록 인식 신호를 이용한다. 기록 인식 신호는 종래의 메모리 회로들에서 생성되는 신호이며, 통상적으로 스트로브 신호의 정의된 에지들을 카운트(count)하는 카운터용 활성화 신호(activation signal)로서 역할하며, 정의된 에지들의 원하는 개수에 도달한 후, 예를 들어 플립-플롭(flip-flop) 또는 기록 레지스터(write register)의 도움으로 입력 래치(input latch)로부터 그 동안에 예상되는 기록 데이터를 판독하고, 내부 데이터 버스에 그들을 적용시킨다. 본 발명의 경우, 기록 인식 신호는 스트로브 신호의 정의된 에지들의 개수가 정의된 에지들의 원하는 개수에 대응하는지를 확인하는데 사용되며, 이것이 그 경우인 경우, 기록 데이터가 본질적으로 스트로브 신호와 동기적으로 전송되기 때문에, 기록 데이터가 기록 인식 신호의 펄스 지속기간 동안에 완전히 수신될 수 있었다고 가정할 수 있다. 정의된 에지들의 결정된 개수가 정의된 에지들의 원하는 개수와 일치하는지의 여부를 나타내는 오차 정보의 항목의 도움으로, 전송된 클록 신호와 전송된 스트로브 신호간의 위상 오프셋은 메모리 회로가 오차없이 또한 신뢰성있게 작동될 수 있도록 하는지의 여부를 확인할 수 있다. 원하는 에지들의 개수가 정의된 에지들의 원하는 개수로부터 벗어난 경우, 전송된 클록 신호와 전송된 스트로브 신호 사이에는 메모리 회로에 기록 데이터의 신뢰성있는 인식을 허용하지 않는 위상 오프셋이 존재하게 된다. 오차 정보의 제공으로 인해, 클록 신호와 스트로브 신호간의 위상 오프셋을 변화시키기 위해, 예를 들어 메모리 제어 유닛에 신호를 보낼(signal) 수 있다.
본 발명의 일 실시예에 따르면, 오차 정보는 메모리 회로내에 버퍼-저장(buffer-store) 및/또는 메모리 제어 유닛으로 전송될 수 있다.
또한, 메모리 제어 유닛이 오차 정보에 따라 위상 오프셋을 설정하는 것이 제공될 수 있다. 또한, 메모리 제어 유닛이 메모리 회로에서 캘리브레이션 모드(calibration mode)를 설정하는 것이 제공될 수 있으며, 캘리브레이션 작동 모드에서, 설정될 위상 오프셋 모드는 테스트 데이터의 다수 기록에 의해 반복적으로 (iteratively) 결정된다.
바람직하게, 캘리브레이션 모드에서, 클록 신호와 스트로브 신호간의 위상 오프셋은 위상 오프셋 범위내에서 변동되고, 오차 정보의 대응하는 결과적 항목들이 수신되므로, 오차 정보의 결과적인 대응하는 항목들로부터, 메모리 회로가 기록 데이터를 신뢰성있게 인식할 수 있는 위상 오프셋들의 상한값(upper limit value) 및 하한값(lower limit value)을 결정할 수 있으며, 위상 오프셋은 상한값과 하한값 사이에 놓이도록 설정된다.
바람직하게, 오차 정보는 수신될 기록 데이터 모두가 수신되었다는 것을 나타내는 인식 신호로부터 도출되며, 펄스 지속기간이 결과한 후에 인식 신호가 존재하지 않은 경우에 오차를 나타낸다.
본 발명의 또 다른 실시형태는, 인가된 클록 신호와 인가된 스트로브 신호간의 위상 관계의 적합화를 위해 오차 정보의 항목을 생성하는 메모리 회로를 제공한다. 메모리 회로는, 명령 신호 및 클록 신호를 수신하는 명령 데이터 수신 유닛, 기록 데이터 신호 및 스트로브 신호를 수신하는 기록 데이터 수신 유닛, 및 테스트 유닛을 포함한다. 테스트 유닛은 클록 신호 및 기록 명령 신호에 따라 기록 인식 신호의 펄스 지속기간 동안에 정의된 에지 방향을 갖는 스트로브 신호의 에지들의 개수를 결정하는 에지 카운터를 갖는다. 결정된 개수에 따라 오차 정보의 항목을 제공하기 위해서 제공 유닛(provision unit)이 제공된다.
바람직하게는, 스트로브 신호의 대응하는 에지들의 사전설정된 원하는 개수와 결정된 개수를 비교하는 비교기가 제공되며, 제공 유닛은 결정된 개수가 원하는 개수와 일치하는지를 나타내는 표시를 오차 정보로서 제공한다.
대안례로서, 제공 유닛은 결정된 개수를 오차 정보로서 제공할 수 있다.
본 발명에 따른 메모리 회로는, 예를 들어, 제공된 오차 정보의 도움으로, 메모리 회로내에 기록 데이터를 신뢰성있게 인식시키기 위해 클록 신호와 스트로브 신호간의 위상 관계가 적합한지의 여부를 메모리 제어 유닛에게 알릴 수 있다. 이 정보는, 예를 들어 클록 신호와 스트로브 신호간의 위상 오프셋을 유지시키거나, 기록 데이터가 메모리 회로내에 신뢰성있게 인식될 수 없는 경우에 위상 오프셋을 변경시키 위해서 캘리브레이션 모드에서 사용될 수 있다. 그러므로, 캘리브레이션 모드에서, 본 발명에 따른 메모리 회로는 기록 데이터가 메모리 회로내에 신뢰성있게 인식될 수 있도록 하는 방식으로 클록 신호와 스트로브 신호간의 위상 오프셋을 적합화하는데 사용될 수 있다. 이러한 목적을 위해, 메모리 회로에서 클록 신호와 스트로브 신호간의 위상 오프셋을 정량화(quantify)하고, 위상 오프셋에 대한 대응하는 값을 외부적으로 연통하는 것이 필요하다. 이는, 특히, 종래 기술에서 사용된 위상 비교기는 실현이 복잡하고 또한 매우 큰 부정확성을 가지며, 특히 높은 작동 주파수들에서는 위상 오프셋의 적합화에 있어 여러가지 문제들을 초래하기 때문에 유익하다.
버퍼 저장 디바이스는, 바람직하게 출력을 위한 오차 정보를 버퍼-저장하기 위해 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 에지 카운터는 수신된 기록 데이터를 내부 데이터 버스상에 인식시키는 인식 신호를 생성할 수 있다. 상기 버퍼 저장 디 바이스는 바람직하게 RS 플립-플롭으로서 형성되며, RS 플립-플롭은 인식 신호가 수신될 모든 기록 데이터의 완벽한 수신을 나타내는 경우에, 또한 기록 수신 신호의 펄스 지속기간의 시작 시에 RS 플립-플롭을 재설정하기 위해, 에지 카운터에 연결된다.
본 발명의 또 다른 실시형태는 메모리 제어 유닛을 제공한다. 메모리 제어 유닛은 클록 신호 및 상기 클록 신호와 동기화된 명령 신호를 전송하는 명령 데이터 전송 유닛을 갖는다. 또한, 스트로브 신호 및 상기 스트로브 신호와 동기화된 기록 데이터 신호를 전송하는 기록 데이터 전송 유닛이 제공된다. 오차 데이터 수신 유닛의 도움으로, 마지막 기록 액세스 동안에 모든 기록 데이터가 인식되었는지의 여부를 나타내는 오차 정보의 아치템을 수신할 수 있다. 대안례로서, 스트로브 신호의 수신된 에지들의 개수는 오차 정보로서 수신될 수 있다. 위상 회로의 도움으로, 클록 신호와 스트로브 신호간의 위상 오프셋은 수신된 오차 정보에 따라 설정된다.
메모리 제어 유닛은, 모든 기록 데이터가 마지막 기록 액세스 동안에 인식되었지의 여부를 나타내는 오차 정보의 항목에만 기초하여, 클록 신호와 스트로브 신호간의 위상 오프셋을 대응적으로 설정할 수 있다.
바람직하게는, 메모리 제어 유닛은 연결될 수 있는 메모리 회로내에 캘리브레이션 모드를 설정하는 제어 디바이스를 갖는다. 바람직하게는, 상이한 위상 오프셋들을 갖는 복수의 기록 작동들이 명령 데이터 전송 유닛 및 기록 데이터 전송 유닛의 도움으로 수행되고, 오차 데이터 수신 유닛이 오차 정보의 대응하는 항목들을 수신하도록 제어 디바이스가 제공되며, 기록 데이터가 메모리 회로내에 수신될 수 있었다는 것을 오차 정보의 연관된 항목이 특정화하는 경우에, 오차 정보의 항목들 및 대응적으로 할당된 위상 오프셋들에 따라 위상 오프셋이 선택되고 설정되도록 제어 디바이스가 제공된다.
바람직하게는, 오차 데이터 수신 유닛은 오차 정보의 결과적인 대응하는 항목들을 수신한다. 제어 디바이스는 반도체 메모리가 기록 데이터를 신뢰성있게 인식할 수 있는 위상 오프셋들의 상한값 및 하한값을 결정하며, 위상 회로는 상한값과 하한값 사이에 놓이도록 위상 오프셋을 설정한다. 이러한 방식으로, 기록 데이터가 메모리 회로내에 신뢰성있게 인식될 수 있는 위상 오프셋 범위를 결정하기 위해 반복적인 방법을 수행할 수 있다. 메모리 제어 유닛은, 메모리 회로들에 대한 주문 생산 기술(customary production technology)의 경우에서보다, 클록 신호와 스트로브 신호간의 위상 오프셋의 더 정확한 설정을 가능하게 하게 하는 생산 기술에서 통상적으로 통합(integrate)된다. 그러므로, 메모리 회로가 작동될 수 있는 위상 오프셋 범위는, 메모리 회로에 도달하는 클록 신호와 스트로브 신호간의 위상 오프셋이 메모리 회로내에서 측정되고 그 측정 결과가 메모리 제어 유닛으로 연통되는 종래의 방법들을 이용한 경우에서보다, 메모리 제어 유닛내에서 더 정확히 결정될 수 있다.
도 1은 메모리 모듈(2)로부터 데이터를 처리하는 데이터 처리 유닛(1)을 갖는 데이터 처리 시스템을 도시한다. 데이터 처리 유닛(1)은 메모리 모듈(2)의 구동 을 맡은 메모리 제어 유닛(3)을 통해 적절한 방식으로 메모리 모듈(2)에 연결된다. 메모리 모듈(2)은 메모리 제어 유닛(3)에 의해 구동될 수 있는 개개의 메모리 회로들(4)을 갖는다.
메모리 회로들(4)은 각각의 경우에서 데이터 신호 라인들(5)의 대응하는 개수를 통해 메모리 제어 유닛(3)의 대응하는 단자들에 연결되고, 상기 대응하는 개수는 각각의 메모리 회로(4)에 대한 데이터 신호들의 병렬성(parallelism)에 사전정의된다. 데이터 신호들은 데이터 신호 라인들(5)을 통해 메모리 회로들(4)로부터 또한 상기 회로들(4)로 전송된다. 또한, 데이터 신호 라인들(5)은 메모리 제어 유닛(3)으로부터 메모리 회로들(4)로 스트로브 신호가 전송되는 스트로브 신호 라인을 포함하고, 스트로브 신호는 메모리 회로들(4)에 기록되어야 할 기록 데이터와 동기화된다. 대안례로서, 스트로브 신호는 2개의 스트로브 신호 라인들을 통해 차동적으로(differentially) 전송될 수도 있다.
또한, 메모리 제어 유닛(3)은, 메모리 회로들에 메모리 명령 및 메모리 회로들(4)내에 어드레스될 메모리 어드레스를 전송할 수 있는 명령 및 어드레스 라인들(6)상에서 명령 및 어드레스 데이터를 이용할 수 있다. 명령 및 어드레스 라인들(6)은 메모리 회로들(4)의 대응하는 명령 및 어드레스 입력부들(도시되지 않음)에 연결되고, 소위 플라이-바이 버스의 형태로 명령 및 어드레스 입력부들을 지나서 나 있으며(lead past), 마지막 메모리 회로의 명령 및 어드레스 입력부들과 접촉한 후에 대응적으로 전기적으로 종료된다. 따라서, 명령 및 어드레스 라인들에 인가된 명령 및 어드레스 신호들은 명령 및 어드레스 라인들(6)을 통해 전파되고, 이러한 방식으로 메모리 회로들(4)의 대응하는 명령 및 어드레스 입력부들을 차례로 통과한다. 또한, 명령 및 어드레스 라인들은 클록 신호가 전송되는 1이상의 클록 신호 라인들을 포함하고, 명령 및 어드레스 신호들은 상기 클록 신호들과 동기화된다. 클록 신호는 하나의 클록 신호 라인상에 또는 복수의 클록 신호 라인들을 통해 차동적으로 전송될 수 있다.
데이터 신호 라인들(5)과 명령 및 어드레스 라인들(6)간의 상이한 라인 길이들로 인해, 또한 메모리 회로들의 연결된 입력부들의 각각의 개수로 인해, 상이한 신호 전파 시간들이 데이터 신호 라인들(5)상에 또한 명령 및 어드레스 라인들(6)상에 발생된다. 이는, 메모리 제어 유닛(3)에 의한 이들 신호들, 즉 명령 및 어드레스 데이터 및 클록 신호 및 기록 데이터 신호들 및 스트로브 신호의 주어진 동시적인 인가가 메모리 구성요소들(4)에 위상-오프셋 방식으로 존재할 수도 있는 효과를 갖는다.
이는, 메모리 제어 유닛에 의해 전송된 명령 및 어드레스 신호의 신호 전파 시간 및 대응하는 메모리 회로들(4)에서의 그 각각의 수신 시간들(tCA1, tCA2, tCA3)을 예시하는, 예를 들어 도 2에 예시되어 있다. 메모리 회로들에 기록되는 경우, 기록 데이터의 전송은 사전정의된 시간 윈도우(time window)에서 시작되어야 하므로, 기록 데이터는 기록 대기시간(write latency) 이후에(본 예시에서는, 6개의 클록 주기 이후에) 특정 시간 윈도우내의 관련 메모리 구성요소에 존재한다. 그러므로, 메모리 데이터는 대응하는 지연에 따라 메모리 제어 유닛(3)에 의해 전송되어야 하므 로, 기록 데이터는 데이터 신호 라인들(5)상에서 대응하는 신호 전파 시간 이후의 특정 시간 윈도우의 시작 시에 메모리 회로(4)에 존재하며 시간 윈도우의 시간 주기 동안에 대응하는 메모리 구성요소내에 완벽하게 인식된다. 메모리 제어 유닛(3)에 의한 개개의 메모리 회로들(4)에의 기록 데이터의 인가의 시작은 인스턴트(instant: tDQ1, tDQ2 및 tDQ3)에 의해 대응적으로 지정(designate)된다. 이러한 경우, 개개의 메모리 회로들에 대한 명령 및 어드레스 신호들의 전파 시간들 이외에도, 메모리 회로들의 각각에 대해 상이할 수 있는 데이터 신호 라인들상의 데이터 신호들의 전파 시간들도 고려할 필요가 있다.
도 3에 예시된 바와 같은 종래의 메모리 시스템에서, 메모리 제어 유닛(3)은 메모리 회로들의 각각에 할당되고, 클록 신호, 및 명령 및 어드레스 신호들에 대해 사전설정된 위상 관계가 되게 하기 위해서 사전설정된 위상 오프셋에 의해 데이터 신호들 및 연관된 스트로브 신호를 지연시키는 지연 요소들(10)을 가질 수 있다. 따라서, 명령 및 어드레스 신호들 및 클록 신호 및 스트로브 신호 및 데이터 신호들은 원하는 일시적 관계에서 각각의 메모리 회로들(4)에 존재하는 것이 달성된다. 이러한 목적을 위해, 각각의 메모리 회로(4)는 대응하는 입력부들에 존재하는 클록 신호(CLK) 및 스트로브 신호(DQS)를 서로 비교하고 위상 오프셋을 결정하는 위상 비교기를 갖는다. 상기 위상 오프셋은 정량화되고, 대응하는 데이터 신호 라인들을 통해 대응하는 스트로브 신호(DQS)를 대응적으로 지연시키거나 가속시키는 메모리 제어 유닛(3)으로 다시 연통(communicate back)되므로, 올바른 위상 관계로 관련 메모리 회로(4)에 존재하게 된다. 이는 메모리 회로들(4)의 각각에서 수행되므로, 각각의 메모리 회로(4)에 할당된 지연 회로(10)는 스트로브 신호(DQS)의 대응하는 지연 또는 가속을 설정할 수 있다.
이러한 메모리 시스템은, 위상 비교기들이 DRAM 메모리 구성요소들에 사용되는 생산 기술에 있어 상당한 아웃레이를 가지고 또한 단지 매우 부정확하게만 구현될 수 있으므로, 한편으로는 메모리 회로내의 면적 요건(area requirement)이 증가되고 다른 한편으로는 스트로브 신호(DQS)와 클록 신호(CLK)간의 매우 부정확한 위상 적합화만이 가능하다는 단점을 가진다.
도 4는 본 발명의 바람직한 실시예에 따른 메모리 시스템을 블록도로 예시한다. 메모리 시스템은 메모리 모듈의 제 1 메모리 회로 및 제 2 메모리 회로(22)에 연결된 메모리 제어 회로(20)를 포함한다. 종래 기술과 연계하여 이미 설명된 바와 같이, 메모리 제어 유닛(20)은 신호들이 명령 및 어드레스 신호 라인들(23)을 통해 제 1 메모리 회로(21)에 인가된 후 동일한 명령 및 어드레스 신호 라인들(23)을 통해 제 2 메모리 회로(22)에 인가되는 대응하는 개수의 명령 및 어드레스 신호 라인들(23)상에서 명령 및 어드레스 신호들을 출력한다.
또한, 메모리 제어 유닛(20)은 클록 신호 라인(24)을 통해 제 1 메모리 회로(21)에 인가된 후, 동일한 클록 신호 라인(24)을 통해 제 2 메모리 회로(22)에 인가된 클록 신호(CLK)를 출력한다.
제 1 및 제 2 메모리 회로들(21, 22)은 각각 별도의 스트로브 신호 라인들(25, 26) 및 별도의 데이터 신호 라인들(27, 28)을 통해 메모리 제어 유닛(20)에 연결된다. 메모리 제어 유닛은 스트로브 신호(DQS) 및 데이터 신호들을 생성하는 지연 요소들(29)을 갖는다. 스트로브 신호(DQS)는 메모리 제어 유닛에서 이용가능하게 만들어진 클록 신호(CLK)로부터 생성된다.
명령 및 어드레스 신호들(CA) 및 클록 신호(CLK)를 구동하기 위해, 명령 데이터 전송 유닛(30)이 메모리 제어 유닛(20)에 제공되고, 클록 신호(CLK) 및 어드레스 및 명령 신호들(CA)은 서로 동기화되며 대응하는 신호 라인들(23, 24)상에서 구동된다. 또한, 제 1 기록 데이터 전송 유닛(31) 및 제 2 기록 데이터 전송 유닛(32)이 제공되며, 상기 유닛들은 서로 동기화된 스트로브 신호 및 기록 데이터 신호들을 각각 제 1 및 제 2 메모리 회로들(21, 22)에 전송한다.
또한, 각각 제 1 및 제 2 메모리 회로(21, 22)로부터 오차 정보의 항목을 수용하기 위해 제 1 오차 데이터 수신 유닛(33) 및 제 2 오차 데이터 수신 유닛(34)이 제공된다. 각각의 메모리 회로들(21, 22)로부터의 오차 정보는, 기록 데이터가 마지막 기록 액세스(버스트 액세스(burst access)) 동안에 완벽히 수신될 수 있었는지의 여부를 특정화한다.
또한, 또 다른 실시예에서, 오차 정보는 메모리 제어 유닛(20)에서 해당 개수가 원하는 개수에 대응하는지가 확인되는 수신된 기록 데이터의 표시, 및 이로부터 도출된 기록 데이터가 완벽히 수신되었는지의 여부에 관한 표시도 포함할 수 있다.
오차 데이터 수신 유닛들(33, 34)은, 얻어진 오차 정보에 따라 각각의 메모리 회로(21, 22)의 클록 신호(CLK)와 스트로브 신호(DQS)간의 위상 오프셋을 적합 화하기 위해서 각각의 지연 회로(29)에 연결된다.
각각의 메모리 회로(21, 22)에서 구현된 기능들은, 제 1 메모리 회로(21)를 참조하여 설명된다. 메모리 회로(21, 22)는 명령 및 어드레스 신호 라인들(23)을 통해 명령 및 어드레스 신호들(CA)을 수신하고 클록 신호 라인(24)을 통해 클록 신호(CLK)를 수신하는 명령 데이터 수신 유닛(35)을 갖는다. 또한, 메모리 회로들(21, 22)의 각각은 데이터 신호 라인들(27)을 통해 기록 데이터 신호들을 수신하고 스트로브 라인(25)을 통해 스트로브 신호(DQS)를 수신하는 기록 데이터 수신 유닛(36)을 갖는다.
명령 데이터 수신 유닛(35)과 기록 데이터 수신 유닛(36)은, 데이터 신호 라인들(27)을 통해 전송된 기록 데이터가 신뢰성있게 인식될 수 있었는지를 나타내는 오차 정보의 항목을 생성하는 테스트 유닛(37)에 연결된다. 이는, 특히 클록 신호 라인상의 클록 신호(CLK) 및 스트로브 신호 라인(25)상의 스트로브 신호(DQS)의 상이한 전파 시간들이 존재하기 때문에 문제가 되며, 명령 및 어드레스 신호들(CA) 및 데이터 신호들은 서로에 대해 사전설정된 일시적 관계에 있다는 것이 초기에 보장되지 않는다.
결국, 스트로브 신호(DQS)의 특정 에지 방향의 특정한 개수의 정의된 클록 에지들이 기록 인식 신호에 의해 정의된 시간 윈도우내에서 기록 데이터 수신 유닛(36)내에 존재하는지를 결정하기 위해, 테스트 유닛(37)에서 체크가 행해진다. 대응하는 기록 데이터가 정의된 에지들에 의해 각각의 메모리 회로(21, 22)내에 인식되게 하기 위해서, 스트로브 신호가 전송된 기록 데이터와 동기화되기 때문에, 스 트로브 신호의 정의된 에지들의 원하는 개수의 수신 시에, 모든 전송된 데이터가 메모리 회로내에 신뢰성있게 인식되었다고 결론지을(conclude) 수 있다.
따라서, 도시된 예시적인 실시예에서, 오차 정보는 대응하는 메모리 회로(21, 22)에 대한 데이터의 기록이 성공적인지의 여부를 나타낸다. 오차 정보는 데이터 신호 라인들(27, 28) 중 하나를 통해 메모리 제어 회로(20)의 대응하는 오차 데이터 수신 유닛(33, 34)으로 다시 전송되며, 거기서는 지연 유닛(29)을 설정하기 위해 사용된다.
메모리 제어 유닛(20)에 의해 적합한 방식으로 메모리 회로에 연통되는 캘리브레이션 모드에서 지연 유닛(29)의 적합화가 수행될 수 있다. 캘리브레이션 모드에서는, 클록 신호(CLK)와 스트로브 신호(DQS)간의 상이한 위상 오프셋들을 달성하기 위해서, 메모리 제어 유닛내에 제공된 테스트 제어 유닛(38)에 의해 지연 회로(29)에서 순차적으로 상이한 지연들이 설정된다. 설정된 각각의 시간 오프셋에 대해, 기록 데이터가 메모리 회로에 적절히 기록될 수 있었는지의 여부가 후속 기록 작동에서 확인된다. 대응하는 오차 정보는 클록 신호와 스트로브 신호간에 설정된 지연과 함께 바람직하게 테스트 제어 유닛(38)내에 저장된다. 이에 따라 결정된 데이터로부터, (설정된 지연들의) 위상 오프셋의 상한 및 하한을 결정하는 위상 오프셋 윈도우를 결정할 수 있고, 그 사이에서는 데이터가 메모리 회로에 올바르게 기록될 수 있으며, 그 이외에서는 데이터가 메모리 회로에 신뢰성있게 기록될 수 없다. 지연 요소(29)내에서 최적의 지연을 결정하는 이러한 반복적인 방법은, 지연 요소(29)내의 지연이 메모리 회로의 스펙-적응 파라미터들로 맞추어져야(orient) 하는 것이 아니라, 그보다는 사용되는 메모리 회로의 실제 파라미터들에 대해 연동(gear)된다는 장점을 가진다. 따라서, 메모리 제어 유닛(20)이 이에 대한 스펙-적응 방식으로 연결된 메모리 회로(21)를 작동시킬 것을 보장할 필요가 없다.
도 5는 오차 정보를 저장하는 버퍼 저장 디바이스(39) 및 테스트 유닛 및 기록 데이터 수신 유닛을 포함하는 메모리 회로로부터의 상세 블록도를 예시한다.
기록 데이터 수신 유닛(36)은 각각의 데이터 신호 라인에 대한 시프트 레지스터(shift register: 40)를 포함하고, 시프트 레지스터는 라이싱 에지(rising edge)의 경우와 폴링 에지(falling edge)의 경우에서 데이터 신호 라인상에 각각 존재하는 데이터 신호를 인식하고 저장한다. 스트로브 신호(DQS)의 특정한 개수의, 예컨대 8개의 라이싱 및 폴링 에지들 이후에, 시프트 레지스터(40)는 풀(full)되며, 대응하는 8개의 내부 데이터 라인들상에서, 인식된 데이터가 8진수(octal) D-타입 플립-플롭에 인가된다. 데이터 신호 라인(27)을 통해 데이터 신호들을 수용하기 위해서, 메모리 회로는 데이터 신호 입력 드라이버(42)를 갖는다. 이 예시적인 실시예에서는 차동적으로 전송되는 스트로브 신호를 인식하기 위해서 차동 입력 증폭기(differential input amplifier: 43)가 제공된다. 차동 입력 증폭기(43)는 출력부에서 스트로브 신호(DQS)를 출력하고, 상기 스트로브 신호는 시프트 레지스터(40)에 인가된다.
또한, 스트로브 신호(DQS)는 테스트 유닛(37)에도 인가된다. 테스트 유닛(37)은 명령 데이터 수신 유닛에 의해 이용가능하게 만들어진 기록 인식 신호(SAS)를 위한 또 다른 입력부를 갖는다. 기록 인식 신호(SAS)는 기록 명령, 즉 예상된 데이터 버스트의 기록 데이터가 메모리 회로의 입력부들에 완벽히 인가되었어야 하는 특정 펄스 지속기간을 갖는 펄스로서, 정해진 기록 지연시간(WL)이 경과된 후, 메모리 회로에 대한 데이터의 기록을 사전정의하는 명령의 수신 이후에 기록 데이터 수신 유닛에서 생성된다. 본 예시에서, 펄스 지속기간의 길이는 스트로브 신호의 4개의 폴링 에지들이 도착하여야 하는 클록 또는 스트로브 신호(CLK, DQS)의 4개의 주기들과 거의 같다. 그 후, 기록 인식 신호의 펄스 지속기간 동안에, 특정 에지 방향을 갖는 스트로브 신호의 에지들의 개수를 카운트하고 그것을 사전정의된 원하는 개수와 비교하는 방식으로, 테스트 유닛(37)이 구성된다. 원하는 개수는 대응하는 레지스터(도시되지 않음)에 의해 또는 일정하게 사전정의된 방식으로 설정된다.
스트로브 신호의 대응하는 에지들의 원하는 개수가 도달된 경우, 래치 신호(LATCH)가 생성되며, 이는 한편으로는 8진수 D-타입 플립-플롭(41)의 인식 입력부에 인가되고, 다른 한편으로는 RS 플립-플롭(44)의 설정된 입력에 인가된다. RS 플립-플롭(44)은 기록 작동의 오차없는(error-free) 또는 잘못된(erroneous) 진행에 대한 오차 정보를 저장하는 버퍼 저장 디바이스를 구성한다. RS 플립-플롭(44)이 기록 인식 신호(SAS)의 펄스 지속기간의 단부에 설정되는 경우, 기록 작동은 성공적으로 종결되었다. RS 플립-플롭(44)이 설정되지 않은 경우, 스트로브 신호(DQS) 및 클록 신호(CLK)로부터 형성된 기록 인식 신호(SAS)의 위상 오프셋이 정의된 에지 방향을 갖는 필요한 개수의 에지들을 수신하는 것이 가능하지 않았기 때문에 기록 작동이 성공적으로 진행되지 않았다. 각각의 기록 작동에 앞서, 즉 각각의 경우 에서 데이터 버스트가 메모리 제어 유닛에 의해 수신되기 이전에, RS 플립-플롭(44)은 RS 플립-플롭(44)의 재설정 입력(reset input)에 인가된 대응하는 재설정 펄스에 의해 재설정된다. 한편, 재설정 펄스는 기록 인식 신호(SAS)의 펄스의 초기 에지(initial edge)에 의해 또한 캘리브레이션 신호(CAL)에 의해 나타내어지는 캘리브레이션 작동 모드의 시작시에도 생성된다. 기록 인식 신호(SAS) 및 캘리브레이션 신호(CAL)는 각각의 경우에서 펄스 생성기(46, 47)로 공급되고, 이는 예를 들어 각각의 경우에서 대응하는 신호의 라이싱 에지에서 높은 펄스를 생성하며, 이 높은 펄스들은 각각의 경우에서 OR 게이트(45)로 공급되고, 이 OR들은 서로 함께 2개의 펄스 신호들을 생성하며 RS 플립-플롭(44)의 재설정 입력에 그 결과를 적용시킨다. 결과적으로, RS 플립-플롭(44)은 기록 인식 신호의 초기 에지로 또한 캘리브레이션 작동 모드의 시작시에 재설정된다. 캘리브레이션 신호(CAL)의 도움으로, RS 플립-플롭(44)은 하나 또는 복수의 데이터 신호 라인들 또는 하나 또는 복수의 별도의 라인들을 통해 메모리 회로의 하나 또는 복수의 데이터 입력부들(48)에 인가되므로, RS 플립-플롭(44)내에 저장된 오차 정보는 동기적인 또는 비동기적인 방식으로 외부에서 판독될 수 있다.
도 6은 메모리 회로의 내부 신호들 및 입력 신호들의 프로파일(profile)을 예시하는 신호 타이밍 다이어그램을 예시한다. 상기 도면은 차동 신호들(CK 및/CK)로서 전송되고 클록 신호(CLK)를 형성하기 위해 더 내부적으로 처리되는 내부 클록 신호를 도시한다. 명령 및 어드레스 신호들(CMD)은 클록 신호(CLK)와 동기적으로 전송된다. 또한, 스트로브 신호(DQS), 기록 인식 신호(SAS) 및 래치 신호(LATCH) 및 캘리브레이션 신호(CAL), 및 RS 플립-플롭(44)의 입력 신호들(FF_S, FF_R) 및 출력 신호(FF_Q)가 예시된다. 기록 명령(WR)(신호 CMD)의 도착 및 클록 신호(CLK)(CK)의 라이싱 클록 에지를 갖는 명령 데이터 수신 유닛내에서의 그 인식 후, 기록 인식 신호(SAS)의 펄스가 생성되기 이전에, 본 예시에서 클록 신호의 6개의 주기와 같은 기록 지연시간(WL)의 주기 동안에 기록이 행해지며, 이는 4개의 클록 주기들에 대해 지속된다는 것은 분명하다. 이 펄스는 기록 데이터가 메모리 회로의 입력들에 제공될 수 있는 시간 윈도우를 나타낸다. 기록 인식 신호(SAS)의 펄스 지속기간내에서, 도 6의 신호 타이밍 다이어그램에 도시된 바와 같이, 그와 함께 동기적으로 전송된 기록 데이터가 메모리 회로내에서 인식되게 하기 위해서, 스트로브 신호의 4개의 폴링 에지들이 메모리 회로에 도착하도록 하여야 할 필요가 있다. 스트로브 신호(DQS)의 폴링 에지는, 기록 데이터가 신뢰성있게 인식될 수 있도록, 클록 신호(CLK)의 후속 라이싱 에지에 대한 셋업 시간으로서의 최소 시간 주기(tDSS) 및 클록 신호의 선행하는 라이싱 에지에 대한 유지 시간으로서의 시간 주기(tDSH)를 따라야 한다.
기록 인식 신호의 펄스 지속기간 동안에, 스트로브 신호의 폴링 에지들이 카운트되고 원하는 개수, 이 경우에는 4개와 비교된다. 원하는 개수가 도달되면, 래치 신호 펄스가 생성되며, 상기 신호 펄스의 도움으로, 한편으로는 시프트 레지스터(40)의 출력에 인가된 데이터가 8진수 D-타입 플립-플롭(41)내에 인식되고, 다른 한편으로는 데이터가 적절히 인식될 수 있었는지를 나타내는 오차 정보의 항목을 저장하기 위해서 RS 플립-플롭(44)이 설정된다. 후속 기록 명령 시, 기록 인식 신 호(SAS)의 초기 에지의 도움으로, 후자를 재설정하기 위해서 RS 플립-플롭(44)의 재설정된 입력에 인가된 또 다른 펄스 신호가 생성된다. 또한, 도 6의 시간 타이밍 다이어그램으로부터, 캘리브레이션 신호(cal)의 초기 에지를 이용하여, 이후를 재설정하기 위해 RS 플립-플롭(44)의 R 입력에 인가된 재설정 신호(FF_R)가 생성된다는 것을 알 수 있다.
도 7은 스트로브 신호(DQS)가 유지 시간(tDSH)에 따른 특정화에 반(contravention)하게 된 클록 신호(CLK)에 대해 유도되는 경우를 도시한다. 스트로브 신호(DQS)의 폴링 에지는 기록 인식 신호(SAS)에 의해 정의된 펄스 지속기간 밖에 있으므로, 3개의 폴링 에지만이 테스트 유닛에서 카운트되며 RS 플립-플롭(44)이 설정되지 않는다. 그안에 결과적으로 저장된 "0"은, 데이터의 수신시에 오차가 발생하였다는 것과, 클록 신호(CLK)와 스트로브 신호(DQS)간의 위상 관계가 적합화되어야 한다는 것을 나타낸다.
도 8은, 도시된 예시에서는 스트로브 신호의 마지막 관련 폴링 에지가 외부에, 즉 기록 인식 신호의 펄스 지속기간의 종료 이후에 존재하도록, 스펙이 셋업 시간(tDSS)에 대해 반할 정도까지 클록 신호에 대해 래깅되는, 즉 반대의 경우를 예시한다. 이 경우에서도, 스트로브 신호의 3개의 폴링 에지들만이 카운트되며 RS 플립-플롭(44)이 설정되지 않는다. 결과적으로, 이 경우에도 오차가 검출된다.
메모리 제어 유닛(20)내에서 클록 신호(CLK)와 스트로브 신호(DQS)간의 지연을 설정하는 경우, 이 과정은 예를 들어, 상기 지연은 먼저 스트로브 신호(DQS)가 클록 신호에 대해 크게 유도되는 방식으로 설정되도록 될 수 있으므로, 어떤 경우 에도 기록 데이터가 메모리 회로들(21, 22)내에서 신뢰성있게 인식될 수 없다. 연이은(succeeding) 기록 작동이 수행되며, 대응하는 오차 데이터가 판독된다. 클록 신호와 스트로브 신호간의 위상 오프셋은, 데이터가 메모리 회로내에 신뢰성있게 인식될 수 있다는 것을 나타내는 오차 정보의 항목이 얻어질 때까지 점차 증가된다. 그 후, 위상 오프셋은, 기록 데이터가 더이상 신뢰성있게 인식될 수 없는 오차 정보에 기초하여 그것이 다시 한번 확인될 때까지 또 증가된다. 이로부터, 메모리 제어 유닛내의 관련 메모리 회로에 대해 위상 오프셋을 설정할 필요가 있는 클록 신호와 스트로브 신호간의 위상 오프셋의 하한 및 상한을 결정할 수 있다. 위상 오프셋들의 상한과 하한 사이의 거의 중간에 놓이도록 위상 오프셋이 설정되는 것이 바람직하다. 상기에 설명된 방법은 반대 방식으로도, 즉 기록 데이터가 메모리 회로내에서 신뢰성있게 인식될 수 있는 위상 오프셋들의 상한 및 하한을 확인하기 위해서 스트로브 신호(DQS)가 클록 신호에 대해 크게 래깅되고 위상 오프셋이 점차 감소되는 경우에서도 수행될 수 있다.
RS 플립-플롭(44)의 판독은, 그것에 RS 플립-플롭(44)에 대한 정규(normal) 판독 명령을 제공하기 위해서 특별한 작동 모드 비트를 설정함으로써 수행될 수 있다. 더욱이, 캘리브레이션 작동 모드 시에는, 캘리브레이션 작동 모드에서의 기록 작동 시 메모리 회로의 메모리 셀 어레이내에 데이터가 전송되지 않도록 하는 방식으로 기록 명령의 기능성(functionality)이 변화된다.
특히, 캘리브레이션 모드는 메모리 회로의 기능들의 다른 변동들 및 온도가 보상될 수 있도록 메모리 회로의 작동 시에 수행될 수 있다. 이는, 특히 메모리 회 로가 어드레스될 필요가 없을 때에 수행될 수 있는데, 그 이유는 데이터가 메모리 회로로부터 검색되지 않거나 또는 데이터가 메모리 회로에 기록되지 않기 때문이다.
본 발명에 따르면, 전송될 기록 데이터의 인식 시에 클록 신호와 스트로브 신호간의 위상 관계를 적합화하는 방법 및 반도체 메모리가 제공된다.

Claims (24)

  1. 메모리 회로(21, 22)로 전송될 기록 데이터를 인식(accept)하기 위해서 메모리 제어 유닛(20)에 의해 제공된 클록 신호(CLK)와 상기 메모리 제어 유닛(20)에 의해 제공된 스트로브 신호(DQS)간의 위상 관계를 적합화(adapt)하는 방법에 있어서,
    기록 명령 신호는 상기 클록 신호와 동기화(synchronize)되는 방식으로 상기 메모리 회로로 전송되고;
    기록 데이터 신호는 상기 스트로브 신호와 동기적으로 전송되며;
    전송된 클록 신호(CLK)와 전송된 스트로브 신호(DQS)간의 위상 오프셋은 상기 기록 데이터가 상기 메모리 회로(21, 22)내에서 신뢰성있게(reliably) 인식되도록 설정되고;
    상기 메모리 회로(21, 22)내에서,
    - 특정한 펄스 지속기간(specific pulse duration)을 갖는 기록 명령 신호(WR) 및 상기 클록 신호(CLK)에 따라 기록 인식 신호(SAS)를 생성하는 단계;
    - 상기 펄스 지속기간 동안에, 정의된 에지 방향(defined edge direction)을 갖는 상기 스트로브 신호(DQS)의 에지들의 개수를 결정하는 단계;
    - 결정된 개수에 따라, 오차 정보의 항목(item)을 제공하는 단계가 수행되는 것을 특징으로 하는 위상 관계 적합화 방법.
  2. 제 1 항에 있어서,
    상기 결정된 개수는, 상기 스트로브 신호(DQS)의 대응하는 에지들의 사전설정된 원하는 개수(predetermined desired number), 및 상기 결정된 개수가 오차 정보로서 제공된 상기 원하는 개수와 일치하는지를 특정화(specify)하는 정보의 항목과 비교되는 것을 특징으로 하는 위상 관계 적합화 방법.
  3. 제 1 항에 있어서,
    상기 결정된 개수는 오차 정보로서 제공되는 것을 특징으로 하는 위상 관계 적합화 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 오차 정보는 상기 메모리 회로(21, 22)내에 버퍼-저장(buffer-store)되는 것을 특징으로 하는 위상 관계 적합화 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 오차 정보는 상기 메모리 제어 유닛(20)으로 전송되는 것을 특징으로 하는 위상 관계 적합화 방법.
  6. 제 5 항에 있어서,
    상기 메모리 제어 유닛은 상기 오차 정보에 따라 상기 위상 오프셋을 설정하 는 것을 특징으로 하는 위상 관계 적합화 방법.
  7. 제 6 항에 있어서,
    상기 메모리 제어 유닛(20)은 상기 메모리 회로(21, 22)내에서 캘리브레이션 작동 모드(calibration operating mode)를 설정하고, 상기 캘리브레이션 작동 모드에서, 설정되어야 할 위상 오프셋은 테스트 데이터의 다수 기록(multiple writing)에 의해 반복적으로(iteratively) 결정되는 것을 특징으로 하는 위상 관계 적합화 방법.
  8. 제 7 항에 있어서,
    상기 캘리브레이션 작동 모드에서, 상기 클록 신호(CLK)와 상기 스트로브 신호(DQS)간의 상기 위상 오프셋은 위상 오프셋 범위내에서 변동되고 오차 정보의 대응하는 결과적인 항목들이 수신되므로, 오차 정보의 결과적인 대응하는 항목들로부터, 상기 메모리 회로(21, 22)가 상기 기록 데이터를 신뢰성있게 인식할 수 있는 상기 위상 오프셋들의 상한값 및 하한값을 결정할 수 있고, 상기 위상 오프셋은 상기 상한값과 상기 하한값 사이에 놓이도록 설정되는 것을 특징으로 하는 위상 관계 적합화 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 오차 정보는 수신되어야 할 모든 상기 기록 데이터가 수신되었다는 것 을 나타내는 인식 신호(LATCH)로부터 도출되는 것을 특징으로 하는 위상 관계 적합화 방법.
  10. 제 9 항에 있어서,
    상기 오차 정보는, 상기 펄스 지속기간이 경과한 후, 인식 신호가 존재하지 않는 경우에 오차를 나타내는 것을 특징으로 하는 위상 관계 적합화 방법.
  11. 인가된 클록 신호(CLK)와 인가된 스트로브 신호(DQS)간의 위상 관계의 적합화를 위해 오차 정보의 항목을 생성하는 메모리 회로에 있어서,
    - 명령 신호(CA) 및 클록 신호(CLK)를 수신하는 명령 데이터 수신 유닛(35);
    - 기록 데이터 신호 및 스트로브 신호를 수신하는 기록 데이터 수신 유닛(36);
    - 테스트 유닛(37)을 포함하여 이루어지고,
    - 상기 클록 신호(CLK) 및 상기 기록 명령 신호에 따라, 기록 인식 신호(SAS)의 펄스 지속기간 동안에, 정의된 에지 방향을 갖는 상기 스트로브 신호(DQS)의 에지들의 개수를 결정하는 에지 카운터(edge counter)를 갖고,
    - 결정된 개수에 따라 오차 정보의 항목을 제공하는 제공 유닛을 갖는 것을 특징으로 하는 메모리 회로.
  12. 제 11 항에 있어서,
    상기 결정된 개수가 상기 스트로브 신호(DQS)의 대응하는 에지들의 사전설정된 원하는 개수와 일치하는지를 나타내는 상기 오차 정보를 생성하기 위해서, 상기 원하는 개수와 상기 결정된 개수를 비교하는 비교기를 더 갖는 것을 특징으로 하는 메모리 회로.
  13. 제 11 항에 있어서,
    상기 제공 유닛은 상기 오차 정보로서 상기 결정된 개수를 제공하는 것을 특징으로 하는 메모리 회로.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 오차 정보를 출력하는 출력 디바이스(48)를 더 갖는 것을 특징으로 하는 메모리 회로.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    출력을 위해 상기 오차 정보를 버퍼-저장하는 버퍼 저장 디바이스(44)를 더 갖는 것을 특징으로 하는 메모리 회로.
  16. 제 15 항에 있어서,
    상기 에지 카운터는 내부 데이터 버스(internal data bus)상에 상기 수신된 기록 데이터를 인식시키는 인식 신호(LATCH)를 생성하는 것을 특징으로 하는 메모 리 회로.
  17. 제 16 항에 있어서,
    상기 버퍼 저장 디바이스는 RS 플립-플롭(44)으로서 형성되고, 상기 RS 플립-플롭(44)은, 상기 인식 신호(LATCH)가 수신되어야 할 모든 상기 기록 데이터의 수신을 나타내는 경우에 상기 RS 플립-플롭(44)을 설정하기 위해, 또한 상기 기록 인식 신호(SAS)의 상기 펄스 지속기간의 시작 시에 상기 RS 플립-플롭(44)을 재설정(reset)하기 위해, 상기 에지 카운터에 연결되는 것을 특징으로 하는 메모리 회로.
  18. 메모리 제어 유닛(20)에 있어서,
    클록 신호(CLK) 및 상기 클록 신호(CLK)와 동기화된 명령 신호를 전송하는 명령 데이터 전송 유닛(30)을 갖고,
    스트로브 신호(DQS) 및 상기 스트로브 신호(DQS)와 동기화된 기록 데이터 신호를 전송하는 기록 데이터 전송 유닛(31, 32)을 가지며,
    오차 정보의 항목을 수신하기 위해 제공된 오차 데이터 수신 유닛(33, 34)를 갖고,
    수신된 오차 정보에 따라, 상기 클록 신호(CLK)와 상기 스트로브 신호(DQS)간의 위상 관계가 설정되는 방식으로 제공되는 위상 회로(29)를 갖는 것을 특징으로 하는 메모리 제어 유닛(20).
  19. 제 18 항에 있어서,
    상기 오차 데이터 수신 유닛(33, 34)은, 모든 상기 기록 데이터가 마지막 기록 액세스(last write access) 중에 인식되었는지의 여부를 나타내는 표시(indication)를 오차 정보로서 수신하도록 구성되는 것을 특징으로 하는 메모리 제어 유닛(20).
  20. 제 18 항에 있어서,
    상기 오차 데이터 수신 유닛(33, 34)은 오차 정보로서 상기 스트로브 신호의 수신된 에지들의 개수를 수신하도록 구성되고, 원하는 개수와 상기 수신된 에지들의 개수를 비교하기 위해, 또한 그 비교의 결과에 따라 위상 오프셋을 설정하기 위해 비교기가 더 제공되는 것을 특징으로 하는 메모리 제어 유닛(20).
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    연결될 수 있는 메모리 회로내에 캘리브레이션 모드를 설정하는 제어 디바이스(38)를 더 갖는 것을 특징으로 하는 메모리 제어 유닛(20).
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 제어 디바이스(38)는 상이한 위상 오프셋들을 갖는 복수의 기록 작동들이 상기 명령 데이터 전송 유닛(30) 및 상기 기록 데이터 전송 유닛(31, 32)의 도움으로 수행되는 방식으로 제공되고, 상기 오차 데이터 수신 유닛(33, 34)은 오차 정보의 대응하는 항목들을 수신하며, 상기 제어 디바이스(38)는 상기 상이한 위상 오프셋들 및 오차 정보의 상기 항목에 따라, 상기 기록 데이터가 상기 메모리 회로(21, 22)내에 인식될 수 있었다는 것을 오차 정보의 연관된 항목이 특정화하는 경우에 위상 오프셋이 설정되도록 제공되는 것을 특징으로 하는 메모리 제어 유닛(20).
  23. 제 22 항에 있어서,
    상기 오차 데이터 수신 유닛(33, 34)은 오차 정보의 결과적인 대응하는 항목들을 수신하고, 상기 제어 디바이스(38)는 상기 메모리 회로가 상기 기록 데이터를 신뢰성있게 인식할 수 있는 상기 위상 오프셋들의 상한값 및 하한값을 결정하며, 상기 위상 회로(29)는 상기 상한값과 상기 하한값 사이에 놓이도록 상기 위상 오프셋을 설정하는 것을 특징으로 하는 메모리 제어 회로(20).
  24. 제 11 항 내지 제 17 항 중 어느 한 항에 따른 메모리 회로(21, 22) 및 제 18 항 내지 제 23 항 중 어느 한 항에 따른 메모리 제어 유닛(20)을 갖는 메모리 시스템.
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