JP5369430B2 - 可変遅延回路,メモリ制御回路,遅延量設定装置,遅延量設定方法および遅延量設定プログラム - Google Patents
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Description
このようなメモリインタフェイスを設計する場合には、DLL(Delay Locked Loop)が必須となり、このDLLの内部には、信号が入力されてから出力するまでの遅延量を変更可能な可変遅延回路が用いられている(例えば、下記特許文献1参照)。
なお、以下、遅延素子を示す符号としては、複数の遅延素子のうち1つを特定する必要があるときは符号91−1〜91−10を用いるが、任意の遅延素子を指すときには符号91を用いる。
例えば、図14に示すように、遅延素子91−8に対して制御信号としてその制御信号入力端子CONTにHigh信号(図14の符号“H”参照)が入力されるとともに、遅延素子91−8以外の各遅延素子91−1〜91−7,91−9,91−10に対して制御信号として各制御信号入力端子CONTにLow信号(図14の符号“L”参照)が入力された場合には、最前段の遅延素子91−1から入力された信号が(図14の符号“IN”参照)、複数の遅延素子91−2〜91−7を遅延素子91−2から遅延素子91−7にかけて順次通過して、遅延素子91−8で折り返されて、複数の遅延素子91−2〜91−7を、今度は、遅延素子91−7から遅延素子91−2にかけて順次通過して、最前段の遅延素子91−1から出力される(図14の符号“OUT”参照)。
そして、遅延量を設定すべきデータ信号線の本数が多い場合や、複数のメモリインタフェイスを1のチップに集約したい場合等のように、上述した可変遅延回路90の数が多くなると、回路規模がより増大し、製造コストが嵩む場合もある。
本発明は、このような課題に鑑み創案されたもので、回路規模を抑えつつ、広範囲の遅延量を高精度に設定することを目的とする。
また、開示のメモリ制御回路は、ライトレベリング機能をそなえ、複数のメモリに対して制御を行なうメモリ制御回路であって、複数のメモリに対応してそれぞれ、メモリに出力するデータストローブ出力信号を、ライトレベリング機能を用いて設定された出力遅延量だけ遅延させる出力用可変遅延回路をそなえ、この出力用可変遅延回路が、データストローブ出力信号を第1出力遅延量だけ遅延させる第1出力遅延部と、出力遅延量に基づき入力される第1選択信号に従って、複数種類のタイミング信号のうちのいずれかを選択する出力用選択回路と、出力用選択回路により選択されたタイミング信号に応じて、データストローブ出力信号を第1遅延量よりも大きい第2出力遅延量だけ遅延させる出力用順序回路とをそなえる第2出力遅延部と、入力される第2選択信号に従って、出力遅延量が第1出力遅延部で遅延可能な最大出力遅延量を超える場合に、出力遅延量が第1出力遅延量と第2出力遅延量との和になる信号経路を選択する出力遅延量選択部とをそなえている。
また、開示の遅延量設定方法は、上述したメモリ制御回路の出力遅延量を、複数のメモリに対応してそれぞれ設定する遅延量設定方法であって、一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定ステップをそなえている。
(1)回路規模を小さくできる。
(2)広範囲の遅延量を高精度に設定できる。
(3)消費電力を低減することができる。
(4)同時スイッチングノイズを低減することができる。
以下、図面を参照しながら本発明の第1実施形態について説明する。
図1は本発明の第1実施形態としての可変遅延回路の構成例を模式的に示す図、図2はその動作を説明するためのタイミングチャートである。
本発明の第1実施形態に係る可変遅延回路100は、信号が入力されてから出力するまでの遅延量TDLを変更可能なものであって、図1に示すように、第1遅延回路(第1遅延部)101,第2遅延回路(第2遅延部)102およびセレクタ(遅延量選択部)103をそなえた回路として構成されている。
そして、この第1遅延回路101では、信号INselを通過させる遅延素子の数を段階的に変更して第1遅延量DL1を設定可能に構成されており、例えば、第1遅延回路101が8個の遅延素子で構成されている場合には、8段階の第1遅延量DL1を設定可能に構成されている。
セレクタ104は、位相が異なる複数((m+1)個;但し、mは1以上の自然数)種類のタイミング信号TS0〜TSmが入力され、設定すべき遅延量TDLに基づいて、これらの入力された複数種類のタイミング信号TS0〜TSmのうちのいずれかを選択するものである。
例えば、本実施形態においては、複数種類のタイミング信号TS0〜TSmは、第0タイミング信号TS0から第mタイミング信号TSmにかけて位相αで順次遅延してセレクタ104に入力されるようになっている。そして、位相αとタイミング信号の個数m+1との間では、m+1=360/αの関係式が成立する。本実施形態においては、α=90°の例について説明するものであり、m+1=360/90であることから、m=3となる。
Dフリップフロップ105は、セレクタ104により選択された選択タイミング信号TSselに応じて、入力された信号を第2遅延量DL2だけ遅延させるものであって、例えば、セレクタ104から入力される選択タイミング信号TSselの立上り(もしくは立下り)エッジに同期して、データ入力信号INを信号tdINとして出力するようになっている。そして、Dフリップフロップ105は、セレクタ104から入力される選択タイミング信号TSselの次の立上り(もしくは立下り)エッジが現れるまで、信号tdINの値を保持するようになっている。
本実施形態においては、セレクタ103は、例えば、遅延量TDLが最大遅延量MDLを超えない場合には、データ入力信号INを信号INselとして第1遅延回路101に出力する経路を選択し、遅延量TDLが最大遅延量MDLを超える場合には、Dフリップフロップ105から入力される信号tdINを信号INselとして第1遅延回路101に出力する経路を選択するようになっている。
なお、上述したセレクタ103およびセレクタ104においては、出力信号にグリッジが生じることが懸念されるが、例えば、トレーニング期間を設けてその期間中の送受信データを無効としたり、グリッジが出ないように第1選択信号SELtsや第2選択信号SELinの切替タイミングを考慮して設計したりすることにより、グリッジによる影響を回避することができる。
セレクタ104には、第0タイミング信号TS0がData0としてのデータ入力信号INと同じもしくはほぼ同じタイミングで入力され(図2の時間“A1”参照)、第1タイミング信号TS1が第0タイミング信号TS0から位相をα遅延させた状態(タイミング)で入力され(図2の時間“A2”参照)、以下同様に、第2タイミング信号TS2〜第mタイミング信号TSmが、第2タイミング信号TS2から第mタイミング信号TSmにかけて位相をαずつ順次遅延させた状態でそれぞれ入力されている(図2の時間“A3”および“A5”参照)。
これにより、Data0〜Data3は、第1遅延量DL1と第2遅延量DL2との和になる遅延量TDLだけ遅延してデータ出力信号OUTとして出力されるのである。
また、セレクタ104にて複数のタイミング信号TS0〜TSmの中から一のタイミング信号を選択し、セレクタ104にて選択したタイミング信号の立ち上がりに合わせて信号INを第2遅延量DL2だけ遅延させることにより、大量の遅延素子を設ける必要がなくなり、これにより、消費電力を低減するとともに、同時スイッチングノイズを低減することができる。
図3および図4は本発明の第2実施形態としての情報処理装置の構成例を模式的に示す図であり、図3はメモリコントローラとDIMMとの関係を示す図、図4は処理部とメモリコントローラとDIMMとの関係を示す図である。又、図5および図6はそのメモリコントローラの回路構成例を模式的に示す図である。
DIMM11は、複数のメモリを搭載したメモリモジュールであって、本実施形態においては、図3および図4に示すように、複数(n+1個;nは1以上の自然数)のSDRAM(Synchronous DRAM;メモリ)300−0〜300−nをそなえて構成されている。又、n+1はch(チャンネル)の数を示しており、以下、図中においては、便宜上、一部のSDRAM(例えば、SDRAM300−0とSDRAM300−n)のみを示している。なお、SDRAMは既知の技術であり、その詳細な説明を省略する。
そして、本実施形態においては、メモリコントローラ12と複数のSDRAM300−0〜300−nとの一部の配線にフライバイトポロジが採用されている。
従って、本実施形態においては、後述する第1クロック信号生成部14によって生成されるクロック信号CK1を出力(供給)するためのクロック信号線がSDRAM300−0〜300−nに対してデイジーチェーンで配線されており、図3および図4に示すように、第1クロック信号生成部14(図4参照)に接続されたクロック信号線が、SDRAM300−0からSDRAM300−nにかけて数珠つなぎに接続されている。又、アドレス信号Addおよびコマンド信号CMDを出力するための信号線についても、クロック信号線と同様に、SDRAM300−0〜300−nに対してデイジーチェーンで配線されている。
複数の制御回路ユニット15−0〜15−nは、上述した複数のSDRAM300−0〜300−nのそれぞれに対応して構成されている。即ち、メモリコントローラ12は、例えば、図4に示すように、SDRAM300−0に対応する制御回路ユニット15−0や、SDRAM300−nに対応する制御回路ユニット15−nをそなえて構成されている。
また、図中においては、便宜上、制御回路ユニット15−0と制御回路ユニット15−nのみを示している。
また、図中においては、便宜上、DQ信号制御部17−0とDQ信号制御部17−kのみを示している。
このDQS信号生成部16は、例えば、図5および図6に示すように、出力用可変遅延回路DW0,第2クロック信号生成部18およびフリップフロップFF0をそなえて構成されている。
そして、本実施形態の出力用可変遅延回路DW0においては、出力制御信号d1が、上述した第1実施形態における遅延制御信号SELdly,第1選択信号SELtsおよび第2選択信号SELinに相当し、出力遅延量Dt1が、上述した第1実施形態における遅延量TDLに相当する。
さらに、本実施形態の出力用可変遅延回路DW0には、第1クロック信号生成部14から取り出された(抽出された)複数のクロック信号CK1−0〜CK1−mが入力されるようになっており、これらの複数のクロック信号CK1−0〜CK1−mが、上述した第1実施形態における複数のタイミング信号TS0〜TSmに相当する。
なお、第1クロック信号生成部14から複数のクロック信号CK1−0〜CK1−mを取り出す手法については、既知の種々の手法を用いることができる。例えば、第1クロック信号生成部14が複数の遅延素子(図示省略)を直列に接続して構成された可変遅延回路である場合には、複数のクロック信号CK1−0〜CK1−mは、第0クロック信号CK1−0から第mクロック信号CK1−mにかけてα(=90°)の位相で順次遅延するように、各遅延素子の接点からそれぞれ取り出されて出力用可変遅延回路DW0に入力されるようになっている。このように、第1クロック信号生成部14を構成する遅延素子を設計時にマージンを持たせた数(段数)で作り込んでおき、第1クロック信号生成部14を構成する可変遅延回路(即ち、DLL(Delay Locked Loop)内で使用されている可変遅延回路)が出力用可変遅延回路DW0と同等の回路で構成されることにより、例えば、製造プロセスよるばらつき・電源電圧変動等の影響によって出力用可変遅延回路DW0の出力遅延量Dt1が変動したとしても、出力用可変遅延回路DW0において最大遅延量MDL(=α)となる条件を容易に求めることができる。
従って、出力用可変遅延回路DW0は、データストローブ信号DQSを第1遅延量(第1出力遅延量)DL1だけ遅延させる第1遅延回路101と、データストローブ信号DQSを第1遅延量DL1よりも大きい第2遅延量(第2出力遅延量)DL2だけ遅延させる第2遅延回路(第2出力遅延部)102と、出力遅延量Dt1が第1遅延回路101で遅延可能な最大遅延量(最大出力遅延量)MDLを超える場合に、出力遅延量Dt1が第1遅延量DL1と第2遅延量DL2との和になる信号経路を選択するセレクタ(出力遅延量選択部)103とをそなえるのである(図1参照)。
リード側DQS遅延回路DR0は、SDRAM300から入力されたデータストローブ信号DQSを遅延させるものであって、例えば、SDRAM300から入力されたデータストローブ信号DQSを、直列に接続された所定数の遅延素子(図示省略)に通過させることにより遅延させるデジタル遅延回路で構成されており、この遅延させたデータストローブ信号DQSを後述するフリップフロップFF5およびフリップフロップFF7に出力するようになっている。
なお、第1のデータ信号I_DQeおよび第2のデータ信号I_DQoを多重化してSDRAMに出力する手法は既知の技術であるので、その詳細な説明は省略する。
そして、DQ信号出力制御部19は、例えば、図5および図6に示すように、フリップフロップFF1,出力用可変遅延回路DW1およびフリップフロップFF2をそなえて構成されている。
出力用可変遅延回路DW1は、上述した第1実施形態に係る可変遅延回路100で構成されるものであって、後述する出力遅延量設定部23からの出力制御信号d1に基づいて、フリップフロップFF1から入力された第1の入力データ信号I_DQeまたは第2のデータ信号I_DQo(図1の符号“IN”に相当)を、後述する出力遅延量設定部23によって設定された出力遅延量Dt1だけ遅延させてフリップフロップFF2に出力するようになっている(図1の符号“OUT”に相当)。
フリップフロップFF2は、第2クロック信号生成部18からクロック信号CK2が入力されると、出力用可変遅延回路DW1から入力された第1のデータ信号I_DQeまたは第2のデータ信号I_DQoをSDRAM300に出力するようになっている。
具体的には、図5に示す制御回路ユニット15−0にそなえられた各出力用可変遅延回路DW0,DW1には、出力遅延量Dt1−0が設定されており、同様に、図6に示す制御回路ユニット15−nにそなえられた各出力用可変遅延回路DW0,DW1には、出力遅延量Dt1−nが設定されている。
なお、以下の説明においては、便宜上、1chのSDRAM300−0に対応する出力用可変遅延回路として符号DW−0を用いる場合があり、同様に、nchのSDRAM300−nに対応する出力用可変遅延回路として符号DW−nを用いる場合もある。
フリップフロップFF5は、データストローブ信号DQSがSDRAM300から後述するリード側DQS遅延回路DR0を介して入力されると、SDRAM300から入力された第3のデータ信号O_DQeを入力用可変遅延回路DR1に出力するようになっている。
そして、本実施形態の入力用可変遅延回路DR1においては、入力制御信号d2が、上述した第1実施形態における遅延制御信号SELdly,第1選択信号SELtsおよび第2選択信号SELinに相当し、入力遅延量Dt2が、上述した第1実施形態における遅延量TDLに相当する。
さらに、本実施形態の入力用可変遅延回路DR1には、リード側DQS遅延回路DR0から取り出された複数のタイミング信号CK3−0〜CK3−mが入力されるようになっており、これらの複数のタイミング信号CK3−0〜CK3−mが、上述した第1実施形態における複数のタイミング信号TS0〜TSmに相当する。
なお、リード側DQS遅延回路DR0から複数のタイミング信号CK3−0〜CK3−mを取り出す手法については、既知の種々の手法を用いることができる。
従って、入力用可変遅延回路DR1は、データ信号DQを第1遅延量(第1入力遅延量)DL1だけ遅延させる第1遅延回路(第1入力遅延部)101と、データ信号DQを第1遅延量DL1よりも大きい第2遅延量(第2入力遅延量)DL2だけ遅延させる第2遅延回路(第2入力遅延部)102と、入力遅延量Dt2が第1遅延回路101で遅延可能な最大遅延量(最大入力遅延量)MDLを超える場合に、入力遅延量Dt2が第1遅延量DL1と第2遅延量DL2との和になる信号経路を選択するセレクタ(入力遅延量選択部)103とをそなえるのである(図1参照)。
フリップフロップFF7は、データストローブ信号DQSがSDRAM300から後述するリード側DQS遅延回路DR0を介して入力されると、SDRAM300から入力された第4のデータ信号O_DQoを入力用可変遅延回路DR2に出力するようになっている。
なお、本実施形態においては、複数のSDRAM300−0〜300−nのそれぞれに対応して同じ入力遅延量Dt2が設定されているものとする。
具体的には、図5に示す制御回路ユニット15−0にそなえられた各入力用可変遅延回路DR1およびDR2には、入力遅延量Dt2−0が設定されており、同様に、図6に示す制御回路ユニット15−nにそなえられた各入力用可変遅延回路DR1およびDR2には、入力遅延量Dt2−nが設定されている。
なお、以下の説明においては、便宜上、1chのSDRAM300−0に対応する入力用可変遅延回路として符号DR−1を用いる場合があり、同様に、nchのSDRAM300−nに対応する入力用可変遅延回路として符号DR−nを用いる場合もある。
論理和回路ORは、後述するライトレベリング機能を用いた場合に、第3のデータ信号O_DQeおよび第4のデータ信号O_DQoに基づいて、応答信号(例えば、High信号)を後述する処理部13に出力するようになっている。
処理部13は、情報処理装置10aにおいて各種の数値計算,情報処理および機器制御等を行なうものであって、本実施形態においては、遅延時間制御部22として機能するようになっている(図4参照)。又、処理部13は、MAC(Media Access Control;図示省略)をそなえて構成されており、このMACを介して各種信号(データ信号DQ,クロック信号CLK,応答信号DQX等)の入出力を行なうようになっている。
出力遅延量設定部23は、ライトレベリング機能を用いて、制御回路ユニット15−0〜15−nのそれぞれにそなえられた出力用可変遅延回路DWに対して、出力遅延量Dt1の遅延を行なわせるべく制御を行なうものであって、出力遅延量Dt1を設定する出力制御信号d1を出力するようになっている。又、出力遅延量設定部23は、本実施形態においては、ライトレベリング機能を用いて、ライト動作時において複数のSDRAM300−0〜300−nのそれぞれに対して出力されるデータストローブ信号DQS−0〜DQS−nの各出力遅延量Dt1−0〜Dt1−nをそれぞれ設定するようになっている。
以下、出力遅延量設定部23において、複数のSDRAM300−0〜300−nのそれぞれに対応する出力遅延量Dt1−0〜Dt1−nを、ライトレベリング機能を用いてそれぞれ設定する場合について、図7に示すような、0chのSDRAM300−0に対応する出力遅延量Dt1−0とnchのSDRAM300−nに対応する出力遅延量Dt1−nとを設定する例を用いて説明する。
そして、出力遅延量設定部23は、設定した各出力遅延量Dt1−0〜Dt1−nとなるように出力制御信号d1を出力用可変遅延回路DW−0〜DW−nのそれぞれに対して出力し、各出力用可変遅延回路DW−0〜DW−nが、これらの出力制御信号d1に基づいて、各データストローブ信号DQS−0〜DQS−nをそれぞれ出力遅延量Dt1−0〜Dt1−nだけ遅延させるようになっている。
図8は本発明の第2実施形態としての情報処理装置の出力遅延量設定部において遅延量を設定する順序を説明するための図、図9はその遅延量を設定する順序を示すタイミングチャートである。
次に、出力遅延量設定部23は、0chのSDRAM300−0に対応する出力遅延量Dt1−0として設定された設定値SV−0を開始遅延量Dt1st(図9の時間“B2”参照)として、1chのSDRAM300−1に対応する出力遅延量Dt1−1を設定する。具体的には、出力遅延量設定部23は、1chのSDRAM300−1に対応する出力用可変遅延回路DW−1に対して出力制御信号d1を出力して、出力用可変遅延回路DW−1の出力遅延量Dt1−1を開始遅延量Dt1st(設定値SV−0;図9の時間“B2”参照)から段階的に増加させ、論理和回路OR−1から応答信号O_DQX-1が出力された時点の設定値SV−1を出力遅延量Dt1−1として設定する(図9の時間“B4”参照)。
従って、図9に示す例においては、設定値SV−1は、“SELdly(1)”が値“3”に、“SELin(1)”が値“1”に、“SELts(1)”が値“1”に、それぞれ設定される。
このように、出力遅延量設定部23は、一のSDRAM300に対応する設定対象の出力遅延量Dt1を、他のSDRAM300に対応する設定済の出力遅延量Dt1に基づいて設定するのである。
先ず、出力遅延量設定部23は、設定対象のSDRAM300を示す変数“n”を初期化し(n=0;ステップS11)、出力制御信号d1を示す各変数“SELdly(n)”,“SELin(n)”および“SELts(n)”を初期化する(SELdly(n)=0,SELin(n)=0,SELts(n)=1;ステップS12)。
変数“SELdly(n)”が最大ではない場合には(ステップS14の“NO”ルート参照)、出力遅延量設定部23は、変数“SELdly(n)”に値“1”を加算して(ステップS15)、ステップS13に戻る。
変数“SELin(n)”が値“1”ではない場合には(ステップS16の“NO”ルート参照)、出力遅延量設定部23は、変数“SELin(n)”を値“1”に設定し(ステップS17)、変数“SELdly(n)”をリセット(SELdly(n)=0)して(ステップS18)、ステップS13に戻る。
変数“SELts(n)”が最大ではない場合には(ステップS19の“NO”ルート参照)、出力遅延量設定部23は、変数“SELts(n)”に値“1”を加算し(ステップS20)、変数“SELdly(n)”をリセット(SELdly(n)=0)して(ステップS18)、ステップS13に戻る。
そして、出力遅延量設定部23は、変数“n”が最大であるか否かを判断する(ステップS22)。
これにより、全てのSDRAM300−0〜300−nに対して出力遅延量Dt1−0〜Dt1−nが設定されるのである。
入力遅延量設定部24は、出力遅延量設定部23によって設定された各出力遅延量Dt1−0〜Dt1−nに基づいて、制御回路ユニット15−0〜15−nのそれぞれにそなえられた入力用可変遅延回路DRに対して、入力遅延量Dt2の遅延を行なわせるべく制御を行なうものであって、入力遅延量Dt2を設定する入力制御信号d2(“SELdly(n)”,“SELin(n)”および“SELts(n)”)を出力するようになっている。又、入力遅延量設定部24は、本実施形態においては、出力遅延量設定部23によって設定された各出力遅延量Dt1−0〜Dt1−nに基づいて、リード動作時において複数のSDRAM300−0〜300−nのそれぞれから入力されるデータ信号DQ−0〜DQ−nの入力遅延量Dt2をそれぞれ算出・設定するようになっている。
そして、入力遅延量設定部24は、設定した各入力遅延量Dt2−0〜Dt2−nとなるように入力制御信号d2を入力用可変遅延回路DR−0〜DR−nのそれぞれに対して出力し、各入力用可変遅延回路DR−0〜DR−nが、これらの入力制御信号d2に基づいて、各データ信号DQ−0〜DQ−nをそれぞれ入力遅延量Dt2−0〜Dt2−nだけ遅延させるようになっている。
このように、本発明の第2実施形態としての情報処理装置10aによれば、上述した本発明の第1実施形態と同様の作用効果を得ることができる他、位相が異なる複数のクロック信号CK1−0〜CK1−mおよび位相が異なる複数のタイミング信号CK3−0〜CK3−mをメモリコントローラ12内の既存の回路から生成することにより、より回路規模を抑えることができ、又、より消費電力を低減することができる。
次に、図11を参照しながら、本発明の第2実施形態の第1変形例における情報処理装置10bについて説明する。
図11は本発明の第2実施形態の第1変形例としての情報処理装置におけるメモリコントローラの回路構成例を模式的に示す図である。
また、図11においては、便宜上、クロック信号線とアドレス信号Addおよびコマンド信号CMDを出力するための信号線とがDIMM11の端部付近(紙面上部)において接続されていることを示しているが、実際には、図3に示すように、これらの信号線がDIMM11の中央部(紙面中央)に接続されているものとする。
出力用可変遅延回路DW0bは、上述した第2実施形態の出力用可変遅延回路DW0と同様に、第1実施形態に係る可変遅延回路100で構成されている。
そして、第1変形例においては、上述した第2実施形態の出力用可変遅延回路DW0とは異なり、出力用可変遅延回路DW0bには、第4クロック信号生成部25から取り出された複数のクロック信号CK4−0〜CK4−mが入力されるようになっており、これらの複数のクロック信号CK4−0〜CK4−mが、上述した第1実施形態における複数のタイミング信号TS0〜TSmに相当する。
出力用可変遅延回路DW1bは、上述した第2実施形態の出力用可変遅延回路DW1と同様に、第1実施形態に係る可変遅延回路100で構成されるものであって、出力遅延量設定部23からの出力制御信号d1に基づいて、フリップフロップFF1から入力された第1の入力データ信号I_DQeまたは第2のデータ信号I_DQoを、出力遅延量設定部23によって設定された出力遅延量Dt1だけ遅延させてフリップフロップFF2に出力するようになっている。
入力用可変遅延回路DR1bは、上述した第2実施形態の入力用可変遅延回路DR1と同様に、第1実施形態に係る可変遅延回路100で構成されるものである。
そして、第1変形例においては、上述した第2実施形態の入力用可変遅延回路DR1とは異なり、入力用可変遅延回路DR1bには、第5クロック信号生成部26から取り出された複数のクロック信号CK5−0〜CK5−mが入力されるようになっており、これらの複数のクロック信号CK5−0〜CK5−mが、上述した第1実施形態における複数のタイミング信号TS0〜TSmに相当する。
入力用可変遅延回路DR2bは、上述した第2実施形態の入力用可変遅延回路DR2と同様に、第1実施形態に係る可変遅延回路100で構成されるものであって、入力遅延量設定部24からの入力制御信号d2に基づいて、フリップフロップFF7から入力された第4のデータ信号O_DQoを、入力遅延量設定部24によって設定された入力遅延量Dt2だけ遅延させてフリップフロップFF8に出力するようになっている。
このように、本発明の第2実施形態の第1変形例としての情報処理装置10bによれば、上述した第2実施形態と同様の作用効果を得ることができる他、位相が異なる複数のクロック信号CK4−0〜CK4−m,CK5−0〜CK5−mをメモリコントローラ12内の回路から生成する場合よりも自由に生成することができる。
次に、図12を参照しながら、本発明の第2実施形態の第2変形例における情報処理装置10cについて説明する。
図12は本発明の第2実施形態の第2変形例としての情報処理装置におけるメモリコントローラの回路構成例を模式的に示す図である。
また、図12においては、便宜上、クロック信号線とアドレス信号Addおよびコマンド信号CMDを出力するための信号線とがDIMM11の端部付近(紙面上部)において接続されていることを示しているが、実際には、図3に示すように、これらの信号線がDIMM11の中央部(紙面中央)に接続されているものとする。
出力用可変遅延回路DW0cは、上述した第2実施形態の出力用可変遅延回路DW0と同様に、第1実施形態に係る可変遅延回路100で構成されている。
そして、第2変形例においては、上述した第2実施形態の出力用可変遅延回路DW0とは異なり、出力用可変遅延回路DW0cには、第6クロック信号生成部27から取り出された複数のクロック信号CK6−0〜CK6−mが入力されるようになっており、これらの複数のクロック信号CK6−0〜CK6−mが、上述した第1実施形態における複数のタイミング信号TS0〜TSmに相当する。
出力用可変遅延回路DW1cは、上述した第2実施形態の出力用可変遅延回路DW1と同様に、第1実施形態に係る可変遅延回路100で構成されるものであって、出力遅延量設定部23からの出力制御信号d1に基づいて、フリップフロップFF1から入力された第1の入力データ信号I_DQeまたは第2のデータ信号I_DQoを、出力遅延量設定部23によって設定された出力遅延量Dt1だけ遅延させてフリップフロップFF2に出力するようになっている。
入力用可変遅延回路DR1cは、上述した第2実施形態の入力用可変遅延回路DR1と同様に、第1実施形態に係る可変遅延回路100で構成されるものである。
そして、第2変形例においては、上述した第2実施形態の入力用可変遅延回路DR1とは異なり、入力用可変遅延回路DR1cには、第7クロック信号生成部28から取り出された複数のクロック信号CK7−0〜CK7−mが入力されるようになっており、これらの複数のクロック信号CK7−0〜CK7−mが、上述した第1実施形態における複数のタイミング信号TS0〜TSmに相当する。
入力用可変遅延回路DR2cは、上述した第2実施形態の入力用可変遅延回路DR2と同様に、第1実施形態に係る可変遅延回路100で構成されるものであって、入力遅延量設定部24からの入力制御信号d2に基づいて、フリップフロップFF7から入力された第4のデータ信号O_DQoを、入力遅延量設定部24によって設定された入力遅延量Dt2だけ遅延させてフリップフロップFF8に出力するようになっている。
このように、本発明の第2実施形態の第2変形例としての情報処理装置10cによっても、上述した第2実施形態の第1変形例と同様の作用効果を得ることができる。
〔5〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
図13は本発明の第2実施形態の情報処理装置の他の構成例を模式的に示す図である。
なお、これらの出力遅延量設定部23および入力遅延量設定部24としての機能を実現するためのプログラム(遅延時間制御プログラム)は、例えばフレキシブルディスク,CD(CD−ROM,CD−R,CD−RW等),DVD(DVD−ROM,DVD−RAM,DVD−R,DVD+R,DVD−RW,DVD+RW,HD−DVD等),ブルーレイディスク,磁気ディスク,光ディスク,光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。又、そのプログラムを、例えば磁気ディスク,光ディスク,光磁気ディスク等の記憶装置(記録媒体)に記録しておき、その記憶装置から通信経路を介してコンピュータに提供するようにしてもよい。
なお、本発明の第2実施形態において、コンピュータとは、ハードウェアとオペレーティングシステムとを含む概念であり、オペレーティングシステムの制御の下で動作するハードウェアを意味している。又、オペレーティングシステムが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウェアは、少なくとも、CPU(Central Processing Unit)等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とをそなえており、本発明の第2実施形態においては、情報処理装置10a,10b,10cがコンピュータとしての機能を有しているのである。
〔6〕付記
上記実施形態に関し、更に以下の付記を開示する。
該信号を第1遅延量だけ遅延させる第1遅延部と、
該信号を該第1遅延量よりも大きい第2遅延量だけ遅延させる第2遅延部と、
該遅延量が該第1遅延部で遅延可能な最大遅延量を超える場合に、該遅延量が該第1遅延量と該第2遅延量との和になる信号経路を選択する遅延量選択部とをそなえることを特徴とする、可変遅延回路。
該遅延量に基づいて、複数種類のタイミング信号のうちのいずれかを選択する選択回路と、
該選択回路により選択された該タイミング信号に応じて、該信号を該第2遅延量だけ遅延させる順序回路とをそなえることを特徴とする、付記1に記載の可変遅延回路。
(付記4) 該順序回路がDフリップフロップで構成されていることを特徴とする、付記1〜3のいずれか1項に記載の可変遅延回路。
(付記6) ライトレベリング機能をそなえ、複数のメモリに対して制御を行なうメモリ制御回路であって、
前記複数のメモリに対応してそれぞれ、
該メモリに出力するデータストローブ出力信号を、該ライトレベリング機能を用いて設定された出力遅延量だけ遅延させる出力用可変遅延回路をそなえ、
該出力用可変遅延回路が、
該データストローブ出力信号を第1出力遅延量だけ遅延させる第1出力遅延部と、
該データストローブ出力信号を該第1出力遅延量よりも大きい第2出力遅延量だけ遅延させる第2出力遅延部と、
該出力遅延量が該第1出力遅延部で遅延可能な最大出力遅延量を超える場合に、該出力遅延量が該第1出力遅延量と該第2出力遅延量との和になる信号経路を選択する出力遅延量選択部とをそなえることを特徴とする、メモリ制御回路。
(付記8) 該第2出力遅延部は、
該出力遅延量に基づいて、複数種類のタイミング信号のうちのいずれかを選択する出力用選択回路と、
該出力用選択回路により選択された該タイミング信号に応じて、該データストローブ出力信号を該第2出力遅延量だけ遅延させる出力用順序回路とをそなえることを特徴とする、付記6または付記7に記載のメモリ制御回路。
(付記10) ライトレベリング機能をそなえ、複数のメモリに対して制御を行なうメモリ制御回路であって、
前記複数のメモリに対応してそれぞれ、
該メモリから入力されるデータ入力信号を、該ライトレベリング機能を用いて設定された該メモリに出力するデータストローブ出力信号の出力遅延量に応じて設定された入力遅延量だけ遅延させる入力用可変遅延回路をそなえ、
該入力用可変遅延回路が、
該データ入力信号を第1入力遅延量だけ遅延させる第1入力遅延部と、
該データ入力信号を該第1入力遅延量よりも大きい第2入力遅延量だけ遅延させる第2入力遅延部と、
該入力遅延量が該第1入力遅延部で遅延可能な最大入力遅延量を超える場合に、該入力遅延量が該第1入力遅延量と該第2入力遅延量との和になる信号経路を選択する入力遅延量選択部とをそなえることを特徴とする、メモリ制御回路。
(付記12) 該第2入力遅延部は、
該入力遅延量に基づいて、複数種類のタイミング信号のうちのいずれかを選択する入力用選択回路と、
該入力用選択回路により選択された該タイミング信号に応じて、該データ入力信号を該第2入力遅延量だけ遅延させる入力用順序回路とをそなえることを特徴とする、付記10または付記11に記載のメモリ制御回路。
(付記14) 付記6〜13に記載されたメモリ制御回路の該出力遅延量を、前記複数のメモリに対応してそれぞれ設定する遅延量設定装置であって、
一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定部をそなえることを特徴とする、遅延量設定装置。
(付記16) 該出力遅延量設定部は、前記一のメモリと隣り合う前記他のメモリに対応する設定済の出力遅延量を開始遅延量として、当該開始遅延量を段階的に変更することにより、前記設定対象の出力遅延量を設定することを特徴とする、付記15に記載の遅延量設定装置。
一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定ステップをそなえることを特徴とする、遅延量設定方法。
(付記19) 該出力遅延量設定ステップにおいて、前記一のメモリと隣り合う前記他のメモリに対応する設定済の出力遅延量を開始遅延量として、当該開始遅延量を段階的に変更することにより、前記設定対象の出力遅延量を設定することを特徴とする、付記18に記載の遅延量設定方法。
一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定部として、該コンピュータを機能させることを特徴とする、遅延量設定プログラム。
101 第1遅延回路(第1遅延部,第1出力遅延部,第1入力遅延部)
102 第2遅延回路(第2遅延部,第2出力遅延部,第2入力遅延部)
103 セレクタ(遅延量選択部,出力遅延量選択部,入力遅延量選択部)
104 セレクタ(選択回路,出力用選択回路,入力用選択回路)
105 Dフリップフロップ(順序回路,出力用順序回路,入力用順序回路)
10a,10b,10c 情報処理装置(遅延量設定装置)
11 DIMM
300,300−0〜300−n SDRAM
12 メモリコントローラ(メモリ制御回路)
13 処理部
14 第1クロック信号生成部
15−0〜15−n 制御回路ユニット
16 DQS信号生成部
17,17−0〜17−k DQ信号制御部
18 第2クロック信号生成部
19,19−0〜19−k DQ信号出力制御部
20,20−0〜20−k DQ信号入力制御部
22 遅延時間制御部
23 出力遅延量設定部
24 入力遅延量設定部
25 第4クロック信号生成部
26 第5クロック信号生成部
27 第6クロック信号生成部
28 第7クロック信号生成部
d1 出力制御信号
d2 入力制御信号
DW,DW0,DW1,DW0b,DW1b,DW0c,DW1c 出力用可変遅延回路(可変遅延回路)
DR,DR1,DR2,DR1b,DR2b,DR1c,DR2c 入力用可変遅延回路(可変遅延回路)
DR0 リード側DQS遅延回路
Claims (8)
- 信号が入力されてから出力するまでの遅延量を変更可能な可変遅延回路であって、
該信号を第1遅延量だけ遅延させる第1遅延部と、
該遅延量に基づき入力される第1選択信号に従って、複数種類のタイミング信号のうちのいずれかを選択する選択回路と、該選択回路により選択された該タイミング信号に応じて、該信号を該第1遅延量よりも大きい第2遅延量だけ遅延させる順序回路とをそなえる第2遅延部と、
入力される第2選択信号に従って、該遅延量が該第1遅延部で遅延可能な最大遅延量を超える場合に、該遅延量が該第1遅延量と該第2遅延量との和になる信号経路を選択する遅延量選択部とをそなえることを特徴とする、可変遅延回路。 - ライトレベリング機能をそなえ、複数のメモリに対して制御を行なうメモリ制御回路であって、
前記複数のメモリに対応してそれぞれ、
該メモリに出力するデータストローブ出力信号を、該ライトレベリング機能を用いて設定された出力遅延量だけ遅延させる出力用可変遅延回路をそなえ、
該出力用可変遅延回路が、
該データストローブ出力信号を第1出力遅延量だけ遅延させる第1出力遅延部と、
該出力遅延量に基づき入力される第1選択信号に従って、複数種類のタイミング信号のうちのいずれかを選択する出力用選択回路と、該出力用選択回路により選択された該タイミング信号に応じて、該データストローブ出力信号を該第1遅延量よりも大きい第2出力遅延量だけ遅延させる出力用順序回路とをそなえる第2出力遅延部と、
入力される第2選択信号に従って、該出力遅延量が該第1出力遅延部で遅延可能な最大出力遅延量を超える場合に、該出力遅延量が該第1出力遅延量と該第2出力遅延量との和になる信号経路を選択する出力遅延量選択部とをそなえることを特徴とする、メモリ制御回路。 - 該タイミング信号が、該メモリに対してリード(read)/ライト(write)動作の制御
を行なう際に用いられるクロック信号であることを特徴とする、請求項2に記載のメモリ制御回路。 - ライトレベリング機能をそなえ、複数のメモリに対して制御を行なうメモリ制御回路であって、
前記複数のメモリに対応してそれぞれ、
該メモリから入力されるデータ入力信号を、該ライトレベリング機能を用いて設定された該メモリに出力するデータストローブ出力信号の出力遅延量に応じて設定された入力遅延量だけ遅延させる入力用可変遅延回路をそなえ、
該入力用可変遅延回路が、
該データ入力信号を第1入力遅延量だけ遅延させる第1入力遅延部と、
該入力遅延量に基づき入力される第1選択信号に従って、複数種類のタイミング信号のうちのいずれかを選択する入力用選択回路と、該入力用選択回路により選択された該タイミング信号に応じて、該データ入力信号を該第1遅延量よりも大きい第2入力遅延量だけ遅延させる入力用順序回路とをそなえる第2入力遅延部と、
入力される第2選択信号に従って、該入力遅延量が該第1入力遅延部で遅延可能な最大入力遅延量を超える場合に、該入力遅延量が該第1入力遅延量と該第2入力遅延量との和になる信号経路を選択する入力遅延量選択部とをそなえることを特徴とする、メモリ制御回路。 - 請求項2〜4に記載されたメモリ制御回路の該出力遅延量を、前記複数のメモリに対応してそれぞれ設定する遅延量設定装置であって、
一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定部をそなえることを特徴とする、遅延量設定装置。 - 該出力遅延量設定部は、前記複数のメモリに対応するそれぞれの該出力遅延量を、クロック信号線の配線経路に沿って順次設定することを特徴とする、請求項5に記載の遅延量設定装置。
- 請求項2〜4に記載されたメモリ制御回路の該出力遅延量を、前記複数のメモリに対応してそれぞれ設定する遅延量設定方法であって、
一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定ステップをそなえることを特徴とする、遅延量設定方法。 - 請求項2〜4に記載されたメモリ制御回路の該出力遅延量を、前記複数のメモリに対応してそれぞれ設定する遅延量設定機能をコンピュータに実行させるための遅延量設定プログラムであって、
一のメモリに対応する設定対象の出力遅延量を、他のメモリに対応する設定済の出力遅延量に基づいて設定する出力遅延量設定部として、該コンピュータを機能させることを特徴とする、遅延量設定プログラム。
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