CN101442301A - 可变延迟电路、存储器控制电路、延迟量设置装置和方法 - Google Patents

可变延迟电路、存储器控制电路、延迟量设置装置和方法 Download PDF

Info

Publication number
CN101442301A
CN101442301A CNA2008101492510A CN200810149251A CN101442301A CN 101442301 A CN101442301 A CN 101442301A CN A2008101492510 A CNA2008101492510 A CN A2008101492510A CN 200810149251 A CN200810149251 A CN 200810149251A CN 101442301 A CN101442301 A CN 101442301A
Authority
CN
China
Prior art keywords
signal
delay amount
output
circuit
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101492510A
Other languages
English (en)
Other versions
CN101442301B (zh
Inventor
山崎学
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101442301A publication Critical patent/CN101442301A/zh
Application granted granted Critical
Publication of CN101442301B publication Critical patent/CN101442301B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Memory System (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明涉及可变延迟电路、存储器控制电路、延迟量设置装置和方法。该可变延迟电路(100)能够改变从输入信号(IN)时起到输出所述信号时的延迟量，所述可变延迟电路具有：第一延迟部(101)，该第一延迟部延迟所述信号(IN)达第一延迟量；第二延迟部(102)，该第二延迟部延迟所述信号(IN)达比所述第一延迟量大的第二延迟量；以及延迟量选择器(103)，该延迟量选择器选择信号路线，其中，当所述延迟量超出可通过所述第一延迟部(101)延迟的最大延迟量时，使所述延迟量是所述第一延迟量与所述第二延迟量的和。可在宽范围下设置从输入信号时起到输出所述信号时的延迟量，同时抑制电路规模。

Description

可变延迟电路、存储器控制电路、延迟量设置装置和方法
技术领域
本发明涉及用于控制从输入信号时起到输出该信号时的延迟量的技术。
背景技术
在近来的存储器接口方面，如在根据JEDEC(电子设备工程联合委员会)标准化的DDR3(双倍数据速率3)存储器接口等中看到的，速度在逐年增加。
在设计这种存储器接口时，DLL(延迟锁定回路)是基本的。在DLL内部，使用的是可变延迟电路，其能够改变从输入信号时起到输出该信号时的延迟量(例如，参照专利文献1)。
图14是示意性示出已知可变延迟电路的构造的一个示例的图，例示了用于改变在由串联连接的多个(在图14所示示例中为10个)延迟部件91-1到91-10形成的已知可变延迟电路90中的信号的延迟量的技术。
另外，作为指定延迟部件的标号，在需要指定所述多个延迟部件中的一个时使用标号91-1到91-10，而在指定任意延迟部件时使用标号91。
已知延迟电路90基于向延迟部件91-1到91-10中的每一个的控制信号输入端子输入的控制信号增加或减少从最前部延迟部件91-1输入的信号穿过的延迟部件91的数量，由此，能够改变从输入信号时起到输出该信号时的延迟量。
例如，如图14所示，当向延迟部件91-8的控制信号输入端子CONT输入High信号(参照图14中的标号“H”)作为控制信号而向延迟部件91-8以外的延迟部件91-1到91-7和91-9到91-10的控制信号输入端子CONT输入Low信号(参照图14中的标号“L”)作为控制信号时，从最前部延迟部件91-1输入的信号(参照图14中的标号“IN”)沿从延迟部件91-2到延迟部件91-7的路线接连传递通过多个延迟部件91-2到91-7，在延迟部件91-8处停止往前，沿从延迟部件91-7到延迟部件91-2的路线按反序接连传递通过延迟部件91-2到91-7，并且从最前部延迟部件91-1输出(参照图14中的标号“OUT”)。
如上所述，在已知可变延迟电路中，通过增加/减少信号传递(传播)通过的延迟部件的数量来改变从输入信号时起到输出该信号时该信号的延迟量。
[专利文献1]日本专利申请特开公报No.2005-286467。
发明内容
在设置上述可变延迟电路90中的延迟量时，需要大量的延迟部件91以设置大的延迟量，或者微小地设置延迟量，这导致电路规模增加。
当上述可变延迟电路90的数量因要设置延迟量的数据信号线的数量增加而增加时，希望在一个芯片上聚集多个存储器接口，电路规模增加，其可能导致制造成本增加。
而且，因为要控制大量延迟部件91，这不仅会增加功耗而且会增加同时切换噪声。
考虑到上述缺点，本发明的一个目的是，高准确度地在宽范围下设置延迟量，同时抑制电路规模。
为了实现上述目的，本发明提供了一种可变延迟电路，该可变延迟电路包括：第一延迟部，该第一延迟部用于延迟所述信号达第一延迟量；第二延迟部，该第二延迟部用于延迟所述信号达比所述第一延迟量大的第二延迟量；以及延迟量选择器，该延迟量选择器用于选择信号路线，其中，当所述延迟量超出可通过所述第一延迟部延迟的最大延迟量时，使所述延迟量是所述第一延迟量与第二延迟量的和。
本发明还提供了一种存储器控制电路，该存储器控制电路具有写平衡功能(write leveling function)并且控制多个存储器，所述存储器控制电路针对所述多个存储器中的各存储器包括：用于输出的可变延迟电路，该用于输出的可变延迟电路用于延迟要向所述存储器输出的数据选通输出信号达利用所述写平衡功能设置的输出延迟量；所述用于输出的可变延迟电路包括：第一输出延迟部，该第一输出延迟部用于延迟所述数据选通输出信号达第一输出延迟量；第二输出延迟部，该第二输出延迟部用于延迟所述数据选通输出信号达比所述第一输出延迟量大的第二输出延迟量；以及输出延迟量选择器，该输出延迟量选择器用于选择信号路线，当所述输出延迟量超出可由所述第一输出延迟部延迟的最大输出延迟量时，使所述输出延迟量是所述第一输出延迟量与所述第二输出延迟量的和。
本发明还提供了一种存储器控制电路，该存储器控制电路具有写平衡功能并且控制多个存储器，所述存储器控制电路针对所述多个存储器中的存储器中的各存储器包括：用于输入的可变延迟电路，该用于输入的可变延迟电路用于延迟从所述存储器输入的数据输入信号达根据利用所述写平衡功能设置的向所述存储器输出的数据选通输出信号的输出延迟量而设置的输入延迟量；所述用于输入的可变延迟电路包括：第一输入延迟部，该第一输入延迟部用于延迟所述数据输入信号达第一输入延迟量；第二输入延迟部，该第二输入延迟部用于延迟所述数据输入信号达比所述第一输入延迟量大的第二输入延迟量；以及输入延迟量选择器，该输入延迟量选择器用于选择信号路线，当所述输入延迟量超出可通过所述第一输入延迟部延迟的最大输入延迟量时，使所述输入延迟量是所述第一输入延迟量与所述第二输入延迟量的和。
本发明还提供了一种延迟量设置装置，该延迟量设置装置用于针对所述多个存储器中的每一个存储器设置上述存储器控制电路的所述输出延迟量，所述延迟量设置装置包括：输出延迟量设置部，该输出延迟量设置部用于基于已经针对一存储器设置的输出延迟量设置要针对另一个存储器设置的输出延迟量。
本发明还提供了一种延迟量设置方法，该延迟量设置方法用于针对所述相应多个存储器设置上述存储器控制电路的所述输出延迟量，所述延迟量设置方法包括以下步骤：基于已经针对一存储器设置的输出延迟量设置要针对另一个存储器设置的输出延迟量。
本发明还提供了一种延迟量设置程序，该延迟量设置程序用于使计算机执行针对所述相应多个存储器设置上述存储器控制电路的所述输出延迟量的延迟量设置功能，所述延迟量设置程序使所述计算机充任：输出延迟量设置部，该输出延迟量设置部用于基于已经针对一存储器设置的输出延迟量设置要针对另一个存储器设置的输出延迟量。
该公开的技术提供了下列效果或优点中的至少一种：
(1)可以缩减电路规模；
(2)可高准确度地设置宽范围下的延迟量；
(3)可以降低功耗；以及
(4)可以降低同时切换噪声。
附图说明
图1是示意性示出根据本发明第一实施方式的可变延迟电路的构造的一个实施例的图；
图2是用于例示根据本发明第一实施方式的可变延迟电路的操作的时间图；
图3是示意性示出根据本发明第二实施方式的信息处理装置的构造的一个实施例的图；
图4是示意性示出根据本发明第二实施方式的信息处理装置的构造的所述实施例的图；
图5是示意性示出根据本发明第二实施方式的信息处理装置的存储器控制器的构造的一个实施例的图；
图6是示意性示出根据本发明第二实施方式的信息处理装置的存储器控制器的构造的另一实施例的图；
图7是用于例示根据本发明第二实施方式的信息处理装置的输出延迟量设置部中的写平衡功能的图；
图8是用于例示根据本发明第二实施方式的在信息处理装置的输出延迟量设置部中设置延迟量的次序的图；
图9是示出了根据本发明第二实施方式的在信息处理装置的输出延迟量设置部中设置延迟量的次序的时间图；
图10是示出根据本发明第二实施方式的在信息处理装置的输出延迟量设置部中设置输出延迟量的次序的流程图；
图11是示意性示出根据本发明第二实施方式的第一变型例的信息处理装置中的存储器控制器的电路构造的一个实施例的图；
图12是示意性示出根据本发明第二实施方式的第二变型例的信息处理装置中的存储器控制器的电路构造的一个实施例的图；
图13是示意性示出根据本发明第二实施方式的信息处理装置的构造的另一实施例的图；以及
图14是示意性示出已知可变延迟电路的构造的一个示例的图。
具体实施方式
[1]第一实施方式的描述
下文中，参照附图，对本发明第一实施方式进行描述。
图1是示意性示出根据本发明第一实施方式的可变延迟电路的构造的一个实施例的图。图2是用于例示图1中的可变延迟电路的操作的时间图。
根据本发明第一实施方式的可变延迟电路100可以改变从输入信号时起到输出该信号时的延迟量TDL。如图1所示，可变延迟电路100被构成为具有第一延迟电路(第一延迟部)101、第二延迟电路(第二延迟部)102以及选择器(延迟量选择器)103的电路。
第一延迟电路101延迟输入信号达第一延迟量(第一延迟时间)DL1。第一延迟电路101例如由数字延迟电路形成，该数字延迟电路根据基于要设置的延迟量TDL而输入的延迟控制信号SELdly，使从后面要描述的选择器103输入的信号INsel通过串联连接的预定数量的部件(未示出)，以延迟该信号达第一延迟量DL1，并且输出该信号，作为数据输出信号OUT。另外，因为该数字延迟电路已知，所以这里省略了该数字延迟电路的详细描述。
作为第一延迟量DL1，设置信号INsel通过的延迟部件的数量，以与构成第一延迟电路101的延迟部件的和相对应的最大延迟量MDL作为上限。
在第一延迟电路101中，以步进方式改变用于传递信号INsel的延迟部件的数量，以能够设置第一延迟量DL1。如果第一延迟电路101例如由八个延迟部件形成，则可以设置八种第一延迟量DL1。
第二延迟电路102延迟输入信号达比第一延迟量DL1大的第二延迟量(第二延迟时间)DL2。第二延迟电路102例如具有选择器(选择电路)104和D触发器(flip-flop)(时序电路)105。
向选择器104输入具有不同相位的多((m+1)，其中，m是等于或大于1的自然数)种定时信号TS0到TSm，并且选择这些输入定时信号TS0到TSm中的任一个。
这些定时信号TS0到TSm具有相同波形(波长和振幅)。第0定时信号TS0到第m定时信号TSm按比第一延迟电路101的最大延迟量MDL大的间隔接连输入，每一个都相对于前一个被延迟。
根据这种实施方式，范围从第0定时信号TS0到第m定时信号TSm的多种定时信号TS0到TSm除最前部的定时信号外例如各自从前一个定时信号延迟相位α，并接连输入至选择器104。在定时信号的相位α与数量m+1之间，建立等式m+1＝360/α。这种实施方式将通过α＝90度的实施例进行说明。其中，m+1＝360/90，因此，m＝3。
结果，选择器104例如根据基于要设置的延迟量输入的第一选择信号SELts从具有不同相位的多个定时信号TS0到TSm中选择一个定时信号，接着将选定的定时信号作为选定的定时信号TSsel(CLK节点)输出。
D触发器105根据选择器104选定的选定定时信号TSsel延迟输入信号达第一延迟量DL2。D触发器105与例如从选择器104输入的选定定时信号TSsel的上升(或下降)沿同步地输出数据输入信号IN，作为信号tdIN。D触发器105保持信号tdIN的值直到从选择器104输入的选定定时信号TSsel的下一个上升(或下降)沿为止。
选择器103根据基于要设置的延迟量TDL和可通过第一延迟电路101延迟的最大延迟量MDL而输入的第二选择信号SELin选择信号的路线。
在这种实施方式中，例如，如果延迟量TDL未超过最大延迟量MDL，则选择器103选择路线，以向第一延迟电路101输出数据输入信号IN，作为信号INsel。另一方面，如果延迟量TDL超过了最大延迟量MDL，则选择器103选择路线，以向第一延迟电路101输出从D触发器105输入的信号tdIN，作为信号INsel。
换句话说，在这种实施方式中，如果延迟量TDL没有超出最大延迟量MDL，则选择器103选择用于信号的其中延迟量TDL变得等于第一延迟量DL1的路线，而如果延迟量TDL超出最大延迟量MDL，则选择器103选择用于信号的其中延迟量TDL变为第一延迟量DL1和第二延迟量DL2的和的路线。
同时，存在这样的担心，即，在来自上述选择器103和104的输出信号中出现假信号(glitch)。然而，可以通过设置训练时段以使在该训练时段期间发送和接收的数据无效或者通过考虑到第一选择信号SELts和第二选择信号SELin的切换定时来设计选择器103和104以使不出现假信号来避免假信号的影响。
接下来，参照图2，对根据本发明的第一实施方式的如上构成的可变延迟电路100在第二定时信号TS2被选择为选定定时信号TSsel时的操作进行描述。在下面的实施例中，α＝90度。
针对选择器104，在与作为Data0的数据输入信号IN相同或几乎相同的定时输入第0定时信号TS0(参照图2中的时刻“A1”)，并且在第一定时信号TS1的相位延迟达从第0定时信号TS0起的α的状态(定时)下输入第一定时信号TS1(参照图2中的时刻“A2”)。类似的是，在第二定时信号TS2到第m定时信号TSm的相位延迟达从前一个定时信号的相位起的α的状态下将第二定时信号TS2到第m定时信号TSm接连输入至选择器104(参照图2中的时刻“A3”和“A5”)。
在这种情况下，选择器104基于第一选择信号SELts(参照图2中的“SELts”)选择第二定时信号TS2，因此，在与第二定时信号TS2的上升同步的定时将选定定时信号TSsel输入至D触发器105(参照图2中的时刻“A3”、“A7”、“A10”以及“A13”)。
当在与第二定时信号TS2的上升同步的定时向D触发器105输入选定定时信号TSsel，并且数据0保持为数据输入信号IN时，D触发器105输出信号tdIN(参照图2中的“A3”)。换句话说，当输入数据0作为数据输入信号IN输入时，D触发器105延迟该信号达第二延迟量DL2(参照图2中的时刻“A1”到“A3”)而输出该信号作为信号tdIN。
选择器103基于第二选择信号SELin，在第二选择信号SELin的上升的定时向第一延迟电路101输出从D触发器105输入的信号tdIN，作为信号INsel(参照图2中的时刻“A3”)。第一延迟电路101基于延迟控制信号SELdly延迟信号INsel达第一延迟量DL1，接着输出该信号INsel，作为数据输出信号OUT(参照图2中的时刻“A4”)。
类似的是，当向D触发器输入数据输入信号IN中的每一个，作为Data1到Data3时(参照图2中的“A6”、“A9”以及“A12”)，D触发器105延迟Data1到Data3中的每一个达第二延迟量DL2，接着输出各信号tdIN(参照图2中的时刻“A7”、“A10”以及“A13”)。第一延迟电路101延迟与Data1到Data3相对应的各信号达第一延迟量DL1，接着输出该信号，作为数据输出信号OUT(参照图2中的时刻“A8”、“A11”以及“A14”)。
由此，Data1到Data3中的每一个都延迟达作为第一延迟量DL1与第二延迟量DL2的和的延迟量TDL，并且输出为数据输出信号OUT。
在根据本发明第一实施方式的可变延迟电路100中，将具有不同相位的多个定时信号TS0到TSm按比第一延迟电路101的最大延迟量MDL大的间隔延迟，并且输入至选择器104，由此，第二延迟量DL2可以按较大间隔设置，此后，第一延迟量DL1可以按较小间隔设置。结果，宽范围的延迟量TDL可以以高准确度设置，以改进可服务性。与延迟量TDL仅通过第一延迟电路101设置的情况相比，可以减少第一延迟电路101的延迟部件的数量。因此，可以以高准确度地设置宽范围的延迟量TDL，同时抑制电路规模。
通过选择器104选择多个定时信号TS0到TSm中的一个并且与选择器104选定的该定时信号的上升同步地延迟信号IN达第二延迟量DL2，设置大量的延迟部件变得不必要，这可以降低功耗以及降低同时切换噪声。
[2]本发明的第二实施方式
图3和图4是示意性示出根据本发明第二实施方式的信息处理装置的构造的一个实施例的图。图3是示出了存储器控制器与DIMM之间的关系的图，而图4是示出了处理器、存储器控制器以及DIMM之间的关系的图。图5和6是示意性示出存储器控制器的电路构造的实施例的图。
根据本发明第二实施方式的信息处理装置(延迟量设置装置)10a被构成为具有DIMM(双列直插式存储器模块)11、存储器控制器(存储器控制电路)12以及处理器13的计算机(参照图4)。
DIMM11是其上安装有多个存储器的存储器模块。在这种实施方式中，DIMM11具有多个(n+1个，其中n为等于或大于1的自然数)SDRAM(同步DRAM：存储器)300-0到300-n，如图3和图4所示。“n+1”表示通道(ch)的数量。在该图中，仅示出了这些SDRAM中的一部分(例如，SDRAM 300-0和SDRAM 300-n)。另外，SDRAM是已知技术，由此，这里省略了其详细描述。
作为指定SDRAM的标号，当必需指定多个SDRAM中的一个时使用标号300-0、300-1、…或300-n，而在指定任意SDRAM时使用标号300。
在这种实施方式中，在存储器控制器12与多个SDRAM 300-0到300-n之间的布线的一部分中采用飞越(flyby)拓扑。
飞越拓扑意指按菊链布置存储器控制器12到多个SDRAM 300-0到300-n的布线，如图3所示。
在这种实施方式中，按菊链方式将用于输出(提供)后面要描述的第一时钟生成器14生成的时钟信号CK1的时钟信号线布线至SDRAM300-0到300-n。如图3和4所示，连接至第一时钟信号生成器14的时钟信号线(参照图4)将SDRAM 300-0到300-n连接成一排。用于输出地址信号Add和命令信号CMD的信号线按菊链方式布线至SDRAM 300-0到300-n，如同时钟信号线一样。
连接存储器控制器12至多个SDRAM 300-0到300-n的数据信号线从存储器控制器12并行连接至所述多个SDRAM 300-0到300-n。在图4的实施例中，用于传送数据选通信号DQS的一条信号线(数据信号线)和用于传送数据信号DQ的k+1条DQ信号线(数据信号线)从存储器控制器12并行连接至各SDRAM 300。如从多个SDRAM 300-0到300-n看到的，这些信号线具有相等的线路长度(相等长度)。换句话说，连接存储器控制器12至多个SDRAM 300-0到300-n中的每一个的多条数据信号线按具有相等长度的这种方式连接。
同时，为方便起见，图4到图6示出了时钟信号线和用于输出地址信号Add和命令信号CMD(例如，参照图4中的标号“Add”和“CMD”)的信号线连接至DIMM 11的端部(纸的上部)的邻域中的位置。实际上，这些信号线连接至DIMM 11的中部(纸的中部)中的位置，如图3所示。
存储器控制器12是DDR 3(双倍数据速率3)存储器接口，其通过时钟信号线向通过该时钟信号线按菊链方式连接的多个SDRAM 300-0到300-n提供时钟信号CLK，以控制读取/写入操作。存储器控制器12例如具有第一时钟信号生成器14和多个控制电路单元15-0到15-n，如图4所示。
存储器控制器12具有写平衡功能。后面将描述写平衡功能。
分别针对上述多个SDRAM 300-0到300-n设置了多个控制电路单元15-0到15-n。换句话说，存储器控制器12例如具有与SDRAM 300-0相对应的控制电路单元15-0、与SDRAM 300-n相对应的控制电路单元15-n，等等，如图4所示。
下文中，作为指定控制电路单元的标号，当必需指定多个控制电路单元中的一个时，在标号15后面用“-”(连字符)连接标号0、1、…或n，而当指定任意控制电路单元时使用标号15。
在该图中，为方便起见，仅示出了控制电路单元15-0和控制电路单元15-n。
第一时钟信号生成器14基于从后面要描述的处理器13输入的时钟信号CLK按预定周期生成并输出时钟信号CK1。例如，如图5和6所示，第一时钟信号生成器14通过时钟信号线向DIMM 11(SDRAM 300-0到300-n)并且向控制电路单元15-0到15-n中的每一个输出时钟信号CK1(参照图5和6中的标号“CK1”)。第一时钟信号生成器14可以按和时钟信号CLK相同的周期输出信号，作为时钟信号CK1，或者可以按另一时钟周期(如时钟信号CLK的时钟周期的1/2、1/4等)输出时钟信号。
控制电路单元15控制数据选通信号DQS和数据信号DQ的输入/输出。例如，如图4到图6所示，控制电路单元15具有：DQS信号生成器16、读取侧DQS延迟电路DR0(参照图5和图6)、多个(k+1个，其中，k为等于或大于1的自然数)DQ信号控制器17-0到17-k以及OR电路OR(参照图5和6)。
下文中，作为指定DQ信号控制器的标号，当必需指定多个DQ信号控制器中的一个时在标号17后面用“-”(连字符)连接标号0、1、…或k，而当指定任意DQ信号控制器时使用标号17。
为方便起见，该图仅示出了DQ信号控制器17-0和DQ信号控制器17-k。
DQS信号生成器16生成要向SDRAM 300输出的数据选通信号(数据选通输出信号)DQS，在控制电路单元15中设置一个DQS信号生成器16。例如，在控制电路单元15-0中，DQS信号生成器16生成数据选通信号DQS-0并将该数据选通信号输出至SDRAM 300-0，如图5所示。在控制电路单元15-n中，DQS信号生成器16生成数据选通信号DQS-n并将该数据选通信号输出至SDRAM 300-n，如图6所示。
下文中，作为指定数据选通信号的标号，当必需指定多个数据选通信号中的一个时使用标号DQS-0、DQS-1、…或DQS-n，而当指定任意数据选通信号时使用标号DQS。
DQS信号生成器16例如具有用于输出的可变延迟电路DW0、第二时钟信号生成器18以及触发器FF0，如图5和图6所示。
用于输出的可变延迟电路DW0由根据上述第一实施方式的可变延迟电路100形成。用于输出的可变延迟电路DW0基于来自后面要描述的输出延迟量设置部23的输出控制信号d1，延迟从后面要描述的处理器13输入的时钟信号CLK(对应于图1中的标号“IN”)达通过后面要描述的输出延迟量设置部23设置的输出延迟量，并将该时钟信号CLK输出至第二时钟信号生成器18(对应于图1中的标号“OUT”)。由此，用于输出的可变延迟电路DW0延迟要向SDRAM 300输出的数据选通信号DQS达输出延迟量。
在这种实施方式中，针对多个控制电路单元15-0到15-n中的每一个设置输出延迟量。具体来说，将输出延迟量Dt1-0设置给控制电路单元15-0中的用于输出的可变延迟电路DW0。类似的是，将输出延迟量Dt1-n设置给控制电路单元15-n中的用于输出的可变延迟电路DW0。
下文中，作为指定输出延迟量的标号，当必需指定多个输出延迟量中的一个时使用标号Dt1-0、Dt1-1、…或Dt1-n，而当指定任意输出延迟量时使用标号Dt1。
在这种实施方式中的用于输出的可变延迟电路DW0中，输出控制信号d1对应于上述第一实施方式中的延迟控制信号SELdly、第一选择信号SELts以及第二选择信号SELin，而输出延迟量Dt1对应于上述第一实施方式中的延迟量TDL。
在根据这种实施方式的用于输出的可变延迟电路DW0中，使用了第一延迟电路(第一延迟部)101，其可以按从“0”到“7”的八个阶段设置第一延迟量DL1(参照上述第一实施方式)，其中，最大延迟量MDL为“7”。
针对根据这种实施方式的用于输出的可变延迟电路DW0，输入是从第一时钟信号生成器14取得(提取)的多个时钟信号CK1-0到CK1-m。这些时钟信号CK1-0到CK1-m分别对应于上述第一实施方式中的多个定时信号TS0到TSm。
在这种实施方式中，这些时钟信号CK1-0到CK1-m例如从第一时钟信号生成器14中的预定位置取得，以使范围从第0时钟信号CK1-0到第m时钟信号CK1-m的时钟信号CK1-0到CK1-m在相位方面按α(＝90度)的间隔延迟，并接连输入至用于输出的可变延迟电路DW0。
另外，作为从第一时钟信号生成器14取得多个时钟信号CK1-0到CK1-m的方法，可以采用多种已知方法中的任一种。当第一时钟信号生成器14例如是由串联连接的多个延迟部件(未示出)形成的可变延迟电路时，从相应延迟部件的接触点取得多个时钟信号CK1-0到CK1-m，以使第0时钟信号CK1-0到第m时钟信号CK1-m在相位方面按间隔α(＝90度)延迟，并且接连输入至用于输出的可变延迟电路DW0。作为这种时钟信号生成器，将形成第一时钟信号生成器14的延迟部件设计得在数量上(阶段上)具有裕度，并且形成第一时钟信号生成器14的可变延迟电路(即，在DLL(延迟锁定回路)中使用的可变延迟电路)由等同于用于输出的可变延迟电路DW0的电路形成。由此，可以容易地确定这样的条件，即，即使用于输出的可变延迟电路DW0的输出延迟量Dt1因加工处理导致的变化的影响、电源电压中的波动等而波动，也可以在用于输出的可变延迟电路DW0中提供最大延迟量DML(＝α)。
在该图中，为方便起见，用标号CK1指定多个时钟信号CK1-0到CK1-m。
因此，用于输出的可变延迟电路DW0具有：延迟数据选通信号DQS达第一延迟量(第一输出延迟量)DL1的第一延迟电路101、延迟数据选通信号DQS达比第一延迟量DL1大的第二延迟量(第二输出延迟量)DL2的第二延迟电路(第二输出延迟部)102，以及选择器(输出延迟量选择器)，该选择器选择信号路线，其中，当输出延迟量Dt1超出可通过第一延迟电路101(参照图1)延迟的最大延迟量(最大输出延迟量)MDL时，使输出延迟量Dt1为第一延迟量DL1与第二延迟量DL2的和。
在第二延迟电路102中，选择器(用于输出的选择电路)104基于输出延迟量Dt1选择具有不同相位的多种时钟信号CK1-0到CK1-m中任一个，并且D触发器(用于输出的时序电路)105根据选择器104(参照图1)选定的定时信号延迟数据选通信号DQS达第二延迟量DL2。
第二时钟信号生成器18基于从后面要描述的处理器13输入的时钟信号CLK生成并输出(提供)时钟信号CK2。例如，如图5和图6所示，当输入时钟信号CLK时，第二时钟信号生成器18按预定周期向后面要描述的触发器FF0和触发器FF2输出第二时钟信号CK2。第二时钟信号生成器18可以按和时钟信号CLK相同的时钟周期输出时钟信号CK2，或者可以按作为时钟信号CLK的时钟周期的1/2、1/4等的时钟周期输出时钟信号。
触发器FF0基于从第二时钟信号生成器18输入的时钟信号CK2生成数据选通信号DQS，并输出该数据选通信号DQS。例如，如图5和图6所示，当输入了时钟信号CK2时，触发器FF0生成数据选通信号DQS，并将该数据选通信号DQS输出至SDRAM 300。
读取侧DQS延迟电路DR0延迟从SDRAM 300输入的数据选通信号DQS。该读取侧延迟电路DR0例如由数字延迟电路形成，其使得从SDRAM 300输入的数据选通信号DQS通过串联连接的预定数量的延迟部件，来延迟该数据选通信号DQS。读取侧延迟电路DR0将经延迟的数据选通信号DQS输出至后面要描述的触发器FF5和触发器FF7。
DQ信号控制器17控制数据信号DQ的输入/输出。例如，如图5和图6所示，DQ信号控制器17具有DQ信号输出控制器19和DQ信号输入控制器20。具体来说，如图5和图6所示，在多个(n+1个)控制电路单元15-0到15-n中的每一个中，DQ信号控制器17-0设置有DQ信号输出控制器19-0和DQ信号输入控制器20-0。类似的是，DQ信号控制器17-k设置有DQ信号输出控制器19-k和DQ信号输入控制器20-k。
下文中，作为指定DQ信号输出控制器的标号，当必需指定多个(k+1个)DQ信号输出控制器中的一个时使用标号19-0、19-1、…或19-k，而当指定任意DQ信号输出控制器时使用标号19。类似的是，作为指定DQ信号输入控制器的标号，当必需指定多个DQ信号输入控制器中的一个时使用标号20-0、20-1、…或20-k，而当指定任意DQ信号输入控制器时使用标号20。
DQ信号输出控制器19在写入操作时执行控制以将从后面要描述的处理器13输入的数据信号DQ输出至SDRAM 300。如图5所示，在控制电路单元15-0中，例如，DQ信号输出控制器19与多个(k+1个)DQ信号输出控制器19-0到19-k中的每一个相对应地执行控制，以将从后面要描述的处理器13输入的第一数据信号I_DQe-0[0]或第二数据信号I_DQo-0[0]作为数据信号DQ-0[0]输出至SDRAM 300-0。类似的是，DQ信号输出控制器19与多个(k+1个)DQ信号输出控制器19-0到19-k中的每一个相对应地执行控制，以将从后面要描述的处理器13输入的第一数据信号I_DQe-0[k]或第二数据信号I_DQo-0[k]作为数据信号DQ-0[k]输出至SDRAM 300-0。
如图6所示，在控制电路单元15-n中，例如，DQ信号输出控制单元19与多个DQ信号输出控制器19-0到19-k中的每一个相对应地执行控制，以将从后面要描述的处理器13输入的第一数据信号I_DQe-n[0]或第二数据信号I_DQo-n[0]作为数据信号DQ-n[0]输出至SDRAM 300-n。类似的是，DQ信号输出控制单元19与多个DQ信号输出控制器19-0到19-k中的每一个相对应地执行控制，以将从后面要描述的处理器13输入的第一数据信号I_DQe-n[k]或第二数据信号I_DQo-n[k]作为数据信号DQ-n[k]输出至SDRAM 300-n。
下文中，作为指定第一数据信号的标号，当必需指定多个第一数据信号中的一个时使用标号I_DQe-0[0]、I_DQe-0[1]、…或I_DQe-0[k]，或者标号I_DQe-n[0]、I_DQe-n[1]、…或I_DQe-n[k]，而当指定任意第一数据信号时使用标号I_DQe。下文中，作为指定第二数据信号的标号，当必需指定多个第二数据信号中的一个时使用标号I_DQo-0[0]、I_DQo-0[1]、…或I_DQo-0[k]，或者I_DQo-n[0]、I_DQo-n[1]、…或I_DQo-n[k]，而当指定任意第二数据信号时使用标号I_DQo。
下文中，关于数据信号，当必需指定第一数据信号和第二数据信号时，使用指定第一数据信号的标号I_DQe、或者I_DQe-0[0]、I_DQe-0[1]、…或I_DQe-0[k]，或者I_DQe-n[0]、I_DQe-n[1]、…或I_DQe-n[k]，和指定第二数据信号的标号I_DQo、或者I_DQo-0[0]、I_DQo-0[1]、…或I_DQo-0[k]，或者I_DQo-n[0]、I_DQo-n[1]、…或I_DQo-n[k]。而且，当指定任意数据信号时，使用标号DQ。而且，当不必指定第一数据信号和第二数据信号时，使用与相应SDRAM300-0到300-n相对应的标号DQ-0[0]到DQ-0[k]和DQ-n[0]到DQ-n[k]。而且，为方便起见，当不必指定第一数据信号和第二数据信号时，可以使用标号DQ-0到DQ-n，来代替指定与相应SDRAM 300-0到300-n相对应的数据信号的标号DQ-0[0]到DQ-0[k]和DQ-n[0]到DQ-n[k]。
换句话说，与SDRAM300-0相对应的第一数据信号I_DQe-0[0]到I_DQe-0[k]对应于第一数据信号I_DQe、数据信号DQ-0[0]到DQ-0[k]、数据信号DQ-0以及数据信号DQ。与SDRAM300-n相对应的第一数据信号I_DQe-n[0]到I_DQe-n[k]对应于第一数据信号I_DQe、数据信号DQ-n[0]到DQ-n[k]、数据信号DQ-n以及数据信号DQ。与SDRAM300-0相对应的第二数据信号I_DQo-0[0]到I_DQo-0[k]对应于第二数据信号I_DQo、数据信号DQ-0[0]到DQ-0[k]、数据DQ-0以及数据信号DQ。与SDRAM300-n相对应的第二数据信号I_DQo-n[0]到I_DQo-n[k]对应于第二数据信号I_DQo、数据信号DQ-n[0]到DQ-n[k]、数据DQ-n以及数据信号DQ。
DQ信号输入控制器19执行控制以复用第一数据信号I_DQe和第二数据信号I_DQo，接着将复用的信号输出至SDRAM 300。
另外，复用第一数据信号I_DQe和第二数据信号I_DQo并将复用的信号输出至SDRAM的方法是已知的，由此，在此省略了其详细描述。
如图5和图6所示，DQ信号输出控制器19具有：触发器FF1、用于输出的可变延迟电路DW1以及触发器FF2。
当输入从第一时钟信号生成器14输入的时钟信号CK1时，触发器FF1将从后面要描述的处理器13输入的第一数据信号I_DQe或第二数据信号I_DQo输出至用于输出的可变延迟电路DW1。
用于输出的可变延迟电路DW1由根据上述第一实施方式的可变延迟电路100形成。用于输出的可变延迟电路DW1基于来自后面要描述的输出延迟量设置部23的输出控制信号d1，延迟从触发器FF1输入的第一数据信号I_DQe或第二数据信号I_DQo(对应于图1中的标号“IN”)达输出延迟量设置部23设置的输出延迟量Dt1，并将该数据信号输出至触发器FF2(对应于图1中的标号“OUT”)。
用于输出的可变延迟电路DW1与上述用于输出的可变延迟电路DW0类似地构成，由此，在此省略了其详细描述。
当输入来自第二时钟信号生成器18的时钟信号CK2时，触发器FF2 将从用于输出的可变延迟电路DW1输入的第一数据信号I_DQe或第二数据信号I_DQo输出至SDRAM 300。
在这种实施方式中，针对多个SDRAM 300-0到300-n中的每一个设置相同输出延迟量。
具体来说，将输出延迟量Dt1-0设置给图5所示的控制电路单元15-0中设置的用于输出的可变延迟电路DW0和DW1中的每一个。类似的是，将输出延迟量Dt1-n设置给图6所示的控制电路单元15-n中设置的用于输出的可变延迟电路DW0和DW1中的每一个。
下文中，参照指定用于输出的可变延迟电路的标号，当必需指定用于输出的多个可变延迟电路中的一个时使用标号DW0、DW1等，而当指定用于输出的任意可变延迟电路时使用标号DW。
在下面的描述中，为方便起见，可以将标号DW-0用于指定与第0-ch的SDRAM 300-0相对应的用于输出的可变延迟电路。类似的是，可以将标号DW-n用于指定与第n-ch的SDRAM 300-0相对应的用于输出的可变延迟电路。
DQ信号输入控制器20在读取操作时进行控制以将从SDRAM300输入的数据信号(数据输入信号)DQ输出至后面要描述的处理器13。在控制电路单元15-0中，例如，多个DQ信号输入控制器20与多个DQ信号输入控制器20-0到20-k中的每一个相对应地执行控制，以与多个DQ信号输入控制器20-0到20-k中的每一个相对应地将从SDRAM 300-0输入的数据信号DQ-0[0]作为第三数据信号O_DQe-0[0]或第四数据信号O_DQo-0[0]输出至后面要描述的处理器13，如图5所示。类似的是，DQ信号输入控制器20与多个DQ信号输入控制器20-0到20-k中的每一个相对应地执行控制，以将从SDRAM 300-0输入的数据信号DQ-0[k]作为第三数据信号O_DQe-0[k]或第四数据信号O_DQo-0[k]输出至后面要描述的处理器13。
在控制电路单元15-n中，多个DQ信号输入控制器20与多个DQ信号输入控制器20-0到20-k中的每一个相对应地执行控制，以将从SDRAM300-n输入的数据信号DQ-n[0]作为第三数据信号O_DQe-n[0]或第四数据信号O_DQo-n[0]输出至后面要描述的处理器13，如图6所示。类似的是，DQ信号输入控制器20与多个DQ信号输入控制器20-0到20-k中的每一个相对应地执行控制，以将从SDRAM 300-n输入的数据信号DQ-n[k]作为第三数据信号O_DQe-n[k]或第四数据信号O_DQo-n[k]输出至后面要描述的处理器13。
下文中，作为指定第三数据信号的标号，当必需指定多个第三数据信号中的一个时使用标号O_DQe-0[0]、O_DQe-0[1]、…或O_DQe-0[k]，或者标号O_DQe-n[0]、O_DQe-n[1]、…或O_DQe-n[k]，而当指定任意第三数据信号时使用标号O_DQe。下文中，作为指定第四数据信号的标号，当必需指定多个第四数据信号中的一个时使用标号O_DQo-0[0]、O_DQo-0[1]、…或O_DQo-0[k]，或者O_DQo-n[0]、O_DQo-n[1]、…或O_DQo-n[k]，而当指定任意第四数据信号时使用标号O_DQo。
下文中，参照数据信号，当必需指定第三数据信号和第四数据信号时，使用指定第三数据信号的标号O_DQe、或者O_DQe-0[0]、O_DQe-0[1]、…或O_DQe-0[k]，或者O_DQe-n[0]、O_DQe-n[1]、…或o_DQe-n[k]，和指定第四数据信号的标号O_DQo、或者O_DQo-0[0]、O_DQo-0[1]、…或O_DQo-0[k]，或者O_DQo-n[0]、O_DQo-n[1]、…或O_DQo-n[k]。当不必指定第三数据信号和第四数据信号时，使用与相应应SDRAM 300-0到300-n相对应的指定数据信号的标号DQ-0[0]到DQ-0[k]和DQ-n[0]到DQ-n[k]，而当指定任意数据信号时，使用标号DQ。为方便起见，当不必指定第三数据信号和第四数据信号时，可以使用标号DQ-0到DQ-n，来代替指定与相应SDRAM 300-0到300-n相对应的指示数据信号的标号DQ-0[0]到DQ-0[k]和DQ-n[0]到DQ-n[k]。
换句话说，与SDRAM 300-0相对应的第三数据信号O_DQe-0[0]到O_DQe-0[k]对应于第三数据信号O_DQe、数据信号DQ-0[0]到DQ-0[k]、数据信号DQ-0以及数据信号DQ。与SDRAM 300-n相对应的第三数据信号O_DQe-n[0]到O_DQe-n[k]对应于第三数据信号O_DQe、数据信号DQ-n[0]到DQ-n[k]、数据信号DQ-n以及数据信号DQ。与SDRAM300-0相对应的第四数据信号O_DQo-0[0]到O_DQo-0[k]对应于第四数据信号O_DQo、数据信号DQ-0[0]到DQ-0[k]、数据DQ-0以及数据信号DQ。与SDRAM 300-n相对应的第四数据信号O_DQo-n[0]到O_DQo-n[k]对应于第四数据信号O_DQo、数据信号DQ-n[0]到DQ-n[k]、数据DQ-n以及数据信号DQ。
如图5和图6所示，DQ信号输入控制器20例如具有：触发器FF5、用于输入的可变延迟电路DR1、触发器FF6、触发器FF7、用于输入的可变延迟电路DR2，以及触发器FF8。
当经由后面要描述的读取侧DQS延迟电路DR0从SDRAM 300输入数据选通信号DQS时，触发器FF5将从SDRAM 300输入的第三数据信号O_DQe输出至用于输入的可变延迟电路DR1。
用于输入的可变延迟电路DR1由根据上述第一实施方式的可变延迟电路100形成。用于输入的可变延迟电路DR1延迟从触发器FF5输入的第三数据信号O_DQe(对应于图1中的“IN”)达通过后面要描述的输入延迟量设置部24设置的输入延迟量，接着将该数据信号输出至触发器FF6(对应于图1中的“OUT”)。
在这种实施方式中，针对多个控制电路单元15-0到15-n中的每一个设置输入延迟量。具体来说，将输入延迟量Dt2-0设置给控制电路单元15-0中的用于输入的可变延迟电路DR1。类似的是，将输入延迟量Dt2-n设置给控制电路单元15-n中的用于输入的可变延迟电路DR1。
下文中，作为指定输入延迟量的标号，当必需指定多个输入延迟量中的一个时使用标号Dt2-0、Dt2-1、…或Dt2-n，而当指定任意输入延迟量时使用标号Dt2。
在根据这种实施方式的用于输入的可变延迟电路DR1中，输入控制信号d2对应于上述第一实施方式中的延迟控制信号SELdly、第一选择信号SELts以及第二选择信号SELin；而输入延迟量Dt2对应于上述第一实施方式中的延迟量TDL。
在根据这种实施方式的用于输入的可变延迟电路DR1中，使用了第一延迟电路(第一延迟部)101，其可以按从“0”到“7”的八个阶段设置第一延迟量DL1(参照上述第一实施方式)，其中，最大延迟量MDL为“7”。
针对根据这种实施方式的用于输入的可变延迟电路DR1，输入是从读取侧DQS延迟电路DR取得的多个定时信号CK3-0到CK3-m。这些定时信号CK3-0到CK3-m对应于上述第一实施方式中的多个定时信号TS0到TSm。
在这种实施方式中，这些定时信号CK3-0到CK3-m从读取侧DQS延迟电路DR1中的预定位置取得，以使范围从第0定时信号CK3-0到第m定时信号CK3-m的定时信号CK3-0到CK3-m在相位方面按90度的间隔延迟，并接连输入至用于输入的可变延迟电路DR1。
同时，作为从读取侧DQS延迟电路DR0取得多个定时信号CK3-0到CK3-m的方法，多种已知技术中的任一种都可采用。
在该图中，为方便起见，用标号CK3指定多个定时信号CK3-0到CK3-m。
用于输入的可变延迟电路DR1具有：延迟数据信号DQ达第一延迟量(第一输入延迟量)DL1的第一延迟电路(第一输入延迟部)101、延迟数据信号DQ达比第一延迟量DL1大的第二延迟量(第二输入延迟量)DL2的第二延迟电路(第二输入延迟部)102，以及选择器(输入延迟量选择器)103，该选择器103选择信号路线，其中，当输入延迟量Dt2超出可通过第一延迟电路101(参照图1)延迟的最大延迟量(最大输入延迟量)MDL时，使输入延迟量Dt2为第一延迟量DL1与第二延迟量DL2的和。
在第二延迟电路102中，选择器(用于输入的选择电路)104基于输入延迟量Dt2选择具有不同相位的多种定时信号CK3-0到CK3-m中的任一个，并且D触发器(用于输入的时序电路)105根据选择器104(参照图1)选定的定时信号延迟数据信号DQ达第二延迟量DL2。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF6将从用于输入的可变延迟电路DR1输入的第三数据信号O_DQe输出至后面要描述的处理器13。
当经由后面要描述的读取侧DQS延迟电路DR0从SDRAM 300输入数据选通信号DQS时，触发器FF7将从SDRAM 300输入的第四数据信号O_DQo输出至用于输入的可变延迟电路DR2。
用于输入的可变延迟电路DR2由根据前述第一实施方式的可变延迟电路100形成。用于输入的可变延迟电路DR2基于来自后面要描述的输入延迟量设置部24的输入控制信号d2，延迟从触发器FF7输入的第四数据信号O_DQo达输入延迟量设置部24设置的输入延迟量Dt2，并将该第四数据信号O_DQo输出至触发器FF8。
另外，用于输入的可变延迟电路DR2与上述用于输入的可变延迟电路DR1类似地构成，由此，在此省略了其详细描述。
在这种实施方式中，针对多个SDRAM 300-0到300-n中的每一个设置相同输入延迟量Dt2。
具体来说，将输入延迟量Dt2-0设置给图5所示的控制电路单元15-0中提供的用于输入的可变延迟电路DR1和DR2中的每一个。类似的是，将输入延迟量Dt2-n设置给图6所示的控制电路单元15-n中提供的用于输入的可变延迟电路DR1和DR2中的每一个。
下文中，作为指定用于输入的可变延迟电路的标号，当必需指定用于输入的多个可变延迟电路中的一个时使用标号DR1、DR2等，而当指定用于输入的任意可变延迟电路时使用标号DR。
在下面的描述中，为方便起见，可以将标号DR-1用于指定与第1-ch的SDRAM 300-0相对应的用于输入的可变延迟电路。类似的是，可以将标号DR-n用于指定与第n-ch的SDRAM 300-n相对应的用于输入的可变延迟电路。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF8将从用于输入的可变延迟电路DR2输入的第四数据信号O_DQo输出至后面要描述的处理器13。
OR电路OR在使用后面要描述的写平衡功能时基于第三数据信号O_DQe和第四数据信号O_DQo向后面要描述的处理器13输出响应信号(例如，High信号)。
具体来说，当输入与SDRAM 300-0相对应的多个第三数据信号O_DQe-0[0]到O_DQe-0[k]以及与SDRAM 300-0相对应的多个第四数据信号O_DQo-0[0]到O_DQo-0[k]中的任一个时，例如，如图5所示，如果使用后面要描述的写平衡功能，则设置在控制电路单元15-0中的OR电路OR向后面要描述的处理器13输出响应信号O_DQX-0。
同样，当输入与SDRAM 300-n相对应的多个第三数据信号O_DQe-n[0]到O_DQe-n[k]以及与SDRAM 300-n相对应的多个第四数据信号O_DQo-n[0]到O_DQo-n[k]中的任一个时，如图6所示，如果使用写平衡功能，则设置在控制电路单元15-n中的OR电路OR向后面要描述的处理器13输出响应信号O_DQX-n。
下文中，作为指定响应信号的标号，当必需指定多个响应信号中的一个时使用标号O_DQX-0、O_DQX-1、…或O_DQX-n，而当指定任意响应信号时使用标号O_DQX。
处理器13在信息处理装置10a中执行各种数值计算、信息处理以及设备控制等。在这种实施方式中，处理器13充任延迟时间控制器22(参照图4)。处理器13具有MAC(介质接入控制；未示出)。处理器13经由MAC输入/输出各种信号(数据信号DQ、时钟信号CLK、响应信号DQX等)。
延迟时间控制器22输出用于针对设置在控制电路单元15-0到15-n中的每一个中的用于输出的可变延迟电路DW和用于输入的可变延迟电路DR中的每一个设置延迟量的控制信号。如图4所示，延迟时间控制器22具有输出延迟量设置部23和输入延迟量设置部24。
输出延迟量设置部23利用写平衡功能控制设置在控制电路单元15-0到15-n中的每一个中的用于输出的可变延迟电路DW以延迟达输出延迟量Dt1。输出延迟量设置部23输出用于设置输出延迟量Dt1的输出控制信号d1。在这种实施方式中，输出延迟量设置部23利用写平衡功能，在写入操作时针对多个SDRAM 300-0到300-n设置数据选通信号DQS-0到DQS-n的延迟量Dt1-0到Dt1-n。
写平衡功能是调节数据选通信号DQS-0到DQS-n中的每一个以与时钟信号CK1同步地或几乎同步地将数据选通信号DQS-0到DQS-n输入至多个SDRAM 300-0到300-n的功能。这个功能通过基于分别从SDRAM300-0到300-n输出的数据信号DQ-0到DQ-n，通过设置要向时钟信号线按菊链方式布线到的相应SDRAM 300-0到300-n输出的数据选通信号DQS-0到DQS-n的输出延迟量Dt1-0到Dt1-n来实现。
图7是用于例示根据第二实施方式的信息处理装置的输出延迟量设置部中的写平衡功能的图。
下文中，经由其中如图7所示设置针对第0-ch的SDRAM 300-0的输出延迟量Dt1-0和针对第n-ch的SDRAM 300-n的输出延迟量Dt1-n的实施例，对在输出延迟量设置部23中利用写平衡功能对针对相应SDRAM 300-0到300-n的输出延迟量Dt1-0到Dt1-n的设置进行描述。
当同时或几乎同时将时钟信号CK1和数据选通信号DQS(图7所示实施例中的DQS-0和DQS-n)输入至SDRAM中的每一个(图7所示实施例中的SDRAM 300-0和SDRAM 300-n)时，每一个SDRAM都向存储器控制器12输出数据信号DQ(图7所示实施例中的DQ-0[0]到DQ-0[k]以及DQ-n[0]到DQ-n[k])。
首先，存储器控制器12向每一个SDRAM(图7所示实施例中的SDRAM 300-0和SDRAM 300-n)输出时钟信号CK1，并且同时或几乎同时地，向每一个SDRAM(图7所示实施例中的SDRAM 300-0和SDRAM 300-n)输出数据选通信号DQS(图7所示实施例中的DQS-0和DQ-n)(参照图7中的时刻“T0”)。
例如，在通过写平衡功能调节输出延迟量Dt1之前，将时钟信号CK1延迟达从输入数据选通信号DQS-0时起的时段Dt1-0(参照图7中的时刻“T1”和时点“A”)，接着输入至第0-ch的SDRAM 300-0(参照图7中的时刻“T2”)，如图7所示。另一方面，将时钟信号CK1延迟达从输入数据选通信号DQS-n时起的时段DT1-n(参照图7中的时刻“T1”和时点“B”)，接着输入至第n-ch的SDRAM 300-n(参照图7中的时刻“T3”)。
在这种情况下，将输出延迟量Dt1-0设置给用于输出的可变延迟电路DW-0(参见图7中的时刻“T2”)，以将数据选通信号DQS-0和时钟信号CK1同时或几乎同时输入至第0-ch的SDRAM的300-0。另一方面，将输出延迟量Dt1-n设置给用于输出的可变延迟电路DW-n(参照图7中的时刻“T3”)，以将数据选通信号DQS-n和时钟信号CK1同时或几乎同时输入至第n-ch的SDRAM的300-n。
更具体地说，在第0-ch的SDRAM的300-0中，输出延迟量设置部23(图7中未示出)逐渐扩展用于输出的可变延迟电路DW-0的延迟时间直到同时或几乎同时输入时钟信号CK1和数据选通信号DQS-0为止，并且设置来自SDRAM300-0的数据信号DQ-0[0]到DQ-0[k]中的任一个输入至OR电路OR-0的时间，从而将响应信号O-DQX-0从OR电路OR-0输出到用于输出的可变延迟电路DW-0，作为延迟量Dt1-0。
另一方面，在第n-ch的SDRAM的300-n中，输出延迟量设置部23(图7中未示出)逐渐扩展用于输出的可变延迟电路DW-n的延迟时间直到同时或几乎同时输入时钟信号CK1和数据选通信号DQS-n为止，并且设置将来自SDRAM 300-n的数据信号DQ-n[0]到DQ-n[k]中的任一个输入至OR电路OR-n的时间，接着响应信号O-DQX-n被由此从OR电路OR-n输出到用于输出的可变延迟电路DW-n，作为延迟量Dt1-n。
因此，将针对相应SDRAM 300-0到300-n的输出延迟量Dt1-0到Dt1-n设置得按第0-ch的SDRAM的300-0到第n-ch的SDRAM的300-n的降序逐渐增加。
输出延迟量设置部23将输出控制信号d1输出至用于输出的可变延迟电路的DW-0到DW-n，以使分别获得设置的输出延迟量Dt1-0到Dt1-0n。用于输出的可变延迟电路的DW-0到DW-n分别基于这些控制信号d1，延迟数据选通信号DQS-0到DQS-n达输出延迟量Dt1-0到Dt1-0n。
即，在写入操作时，用于输出的可变延迟电路DW延迟要向SDRAM300输出的数据选通信号DQS达利用写平衡功能设置的输出延迟量Dt1。
图8是用于例示根据本发明第二实施方式信息处理装置中输出延迟量设置部设置延迟量的次序的图。图9是示出了设置延迟量的次序的时间图。
输出延迟量设置部23沿时钟信号线的布线路线按次序接连设置针对相应SDRAM 300-0到300-n的输出延迟量Dt1-0到Dt1-n。在图8所示实施例(无缓冲DIMM)中，输出延迟量设置部23按输出延迟量Dt1-0、输出延迟量Dt1-1、输出延迟量Dt1-2、输出延迟量Dt1-3、输出延迟量Dt1-4、输出延迟量Dt1-5、输出延迟量Dt1-6以及输出延迟量Dt1-7的次序设置输出延迟量，以针对首先输入时钟信号CK1的SDRAM 300-0的延迟量Dt1-0开始而以针对最后输入时钟信号CK1的SDRAM 300-7的延迟量Dt1-7结束。
输出延迟量设置部23采用已经为与一个SDRAM(例如，SDRAM300-2)相邻的另一个SDRAM(例如，SDRAM 300-1)设置的输出延迟量Dt1(例如，Dt1-1)作为起始延迟量Dtlst，并且以步进方式改变起始延迟量，来设置要设置用于该个SDRAM 300(例如，300-2)的输出延迟量Dt1(例如，Dt1-2)。
在图9所示实施例中，输出延迟量设置部23首先将输出控制信号d1输出至与第0-ch的SDRAM 300-0相对应的用于输出的可变延迟电路DW-0，将设置值“0”(参照图9中的时刻“B1”)设置成用于输出的可变延迟电路DW-0的输出延迟量Dt1-0，从“0”到“1”、“2”、“3”、“4”、“5”以及“6”以步进方式增加该设置值，以及将在从OR电路OR-0输出响应信号O_DQX-0时获取的设置值SV-0设置为输出延迟量Dt1-0(参照图9中的时刻“B2”)。
另外，该设置值SV-0是针对SDRAM 300-0的输出延迟量Dt1-0的由“SELdly(0)”、“SELin(0)”以及“SELts(0)”组成的设置值，如图9所示。类似的是，该设置值SV-1到SV-n是针对相应SDRAM 300-1到SDRAM 300-n的输出延迟量Dt1-1到DT1-n的由“SELdly(1)”、“SELin(1)”以及“SELts(1)”到“SELdly(n)”、“SELin(n)”以及“SELts(n)”组成的设置值。
“SELdly(0)”是用于将输入至用于输出的可变延迟电路DW-0的信号(参照图1中的标号“IN”)的延迟量DL1(参照上述第一实施方式)设置到第一延迟电路101(参照图1)的值。在这种实施方式中，这个值表示输入到用于输出的可变延迟电路DW-0的信号所通过的构成第一延迟电路101的延迟部件的数量。“SELdly(1)”到“SELdly(n)”和上述“SELdly(0)”相同。
“SELin(0)”是用于将输入到用于输出的可变延迟电路DW-0的信号的信号路线设置到选择器103(参照图1)的值。在这种实施方式中，值“0”表示选择将向可变延迟电路DW-0输入的信号直接引导至选择器103的信号路线。值“1”表示选择将输入到用于输出的可变延迟电路DW-0的信号经由第二延迟电路102引导至选择器103的信号路线。“SELin(1)”到“SELin(n)”和上述“SELin(0)”相同。
“SELts(0)”是用于将多个时钟信号CK1-0到CK1-m中选定的一个时钟信号设置到选择器104(参照图1)的值。在这种实施方式中，值“0”表示选择第0时钟信号CK1-0。类似的是，值“1”表示选择第一时钟信号CK1-1，而值“n”表示选择第n时钟信号CK1-n。“SELts(1)”到“SELts(n)”和上述“SELts(0)”相同。
对于该设置值SV-0，将“SELdly(0)”设置成值“6”，将“SELin(0)”设置成值“0”，而将“SELts(0)”设置成值“1”。
输出延迟量设置部23采用设置为针对第0-ch的SDRAM 300-0的输出延迟量Dt1-0的设置值SV-0，作为起始延迟量Dtlst(参照图9中的时刻“B2”)，并由此，设置针对第1-ch的SDRAM 300-1的输出延迟量Dt1-1。具体来说，输出延迟量设置部23将输出控制信号d1输出至与第1-ch的SDRAM 300-1相对应的用于输出的可变延迟电路DW-1，以从起始延迟量Dtlst(设置值SV-0；参照图9中的时刻“B2”)起以步进方式增加用于输出的可变延迟电路DW-1的输出延迟量Dt1-1，以及将在从OR电路OR-1输出响应信号O_DQX-1时获取的设置值SV-1设置为输出延迟量Dt1-1(参照图9中的时刻“B4”)。
在这种情况下，输出延迟量设置部23在延迟量TDL超出最大延迟量MDL(在这种实施方式中“7”)时重置第一延迟电路101的延迟量DL1(DL1＝“0”)，并且输出一输出控制信号d1(“SELin(1)”＝“1”)，以将该信号路线切换成延迟量TDL为第一延迟量DL1与第二延迟量DL2(在这种情况下，第0-ch时钟信号CK1-0)的和的信号的信号路线(参照图9中的时刻“B3”)。
因此，在图9所示实施例中，作为设置值SV-1，将“SELdly(1)”设置成值“3”，将“SELin(1)”设置成值“1”，而将“SELts(1)”设置成值“1”。
类似的是，对于针对SDRAM 300-2到300-n的输出延迟量Dt1-2到Dt1-n，输出延迟量设置部23采用针对前一SDRAM 300-1、300-2、…或300-n-1的输出延迟量Dt1-1、Dt1-2、…或Dt1-n-1(设置值SV-1到SV-n-1；对于设置值SV-1，参照图9中的时刻“B4”)，作为起始延迟量Dtlst，以从起始延迟量Dtlst起以步进方式增加输出延迟量Dt1-1到Dt1-n-1，以及将在从OR电路OR-2、OR-3、…或OR-n输出响应信号O_DQX-2、O_DQX-3、…或O_DQX-n时获取的设置值SV-2、SV-3、…或SV-n设置为输出延迟量Dt1-2、Dt1-3、…或Dt1-n(参照图9中的时刻“B5”和“B7”)。
只要延迟量TDL超出最大延迟量MDL，就利用选择延迟量TDL为第一延迟量DL1与第二延迟量DL2的和的信号用路线，输出延迟量设置部23重置第一延迟电路101的延迟量DL1，并且输出所述输出控制信号d1(例如，“SELts(n)”＝“p”)，用于将针对第二延迟量DL2的当前时钟信号(例如，p-1(其中，p为从1到n的自然数))切换成下一个时钟信号(例如，第p时钟信号CK1-p)(参照图9中的时刻“B5”和“B6”)。
结果，对于设置值SV-2，将“SELdly(2)”设置成值“1”，将“SELin(2)”设置成值“1”，而将“SELts(2)”设置成值“2”。对于设置值SV-n，将“SELdly(n)”设置成值“2”，将“SELin(n)”设置成值“1”，而将“SELts(n)”设置成值“3”。
如上所述，输出延迟量设置部23基于已经为一个SDRAM 300设置的输出延迟量Dt1设置要为另一个SDRAM 300设置的输出延迟量Dt1。
下文中，参照图10所示流程图(步骤S11到S24)，对在输出延迟量设置部23中设置针对多个SDRAM 300-0到300-n的输出延迟量Dt1-0到Dt1-n的顺序进行描述。
首先，输出延迟量设置部23初始化表示要设置的SDRAM 300的变量“n”(n＝0；步骤S11)，并且初始化一起用来表示输出控制信号d1的变量“SELdly(n)”、“SELin(n)”以及“SELts(n)”(SELdly(n)＝0、SELin(n)＝0以及SELts(n)＝1；步骤S12)。
接下来，输出延迟量设置部23确定响应信号O_DQX-n是否从“Low”转变成“High”(步骤S13)。如果响应信号O_DQX-n没有从“Low”转变成“High”(参照步骤S13处的“否”路线)，则输出延迟量设置部23确定变量“SELdly(n)”是否最大(步骤S14)。
如果变量“SELdly(n)”不是最大(参照步骤S14处的“否”路线)，则输出延迟量设置部23将值“1”添加至变量“SELdly(n)”(步骤S15)，并且返回至步骤S13。
如果变量“SELdly(n)”最大(参照步骤S14处的“是”路线)，则输出延迟量设置部23确定变量“SELin(n)”是否为值“1”(步骤S16)。
如果变量“SELin(n)”不是值“1”(参照步骤S16处的“否”路线)，则输出延迟量设置部23将变量“SELin(n)”设置成值“1”(步骤S17)，重置变量“SELdly(n)”(SELdly(n)＝0)，并且返回至步骤S13。
如果变量“SELin(n)”为值“1”(参照步骤S16处的“是”路线)，则输出延迟量设置部23确定变量“SELts(n)”是否最大(步骤S19)。
如果变量“SELts(n)”不是最大(参照步骤S19处的“否”路线)，则输出延迟量设置部23将值“1”添加至变量“SELts(n)”(步骤S20)，重置变量“SELdly(n)”(SELdly(n)＝0)(步骤S18)，并且返回至步骤S13。
如果变量“SELts(n)”最大(参照步骤S19处的“是”路线)，则输出延迟量设置部23因变量“SELdly(n)”、“SELin(n)”以及“SELts(n)”超出设置范围而不能添加希望的延迟量。由此，过程返回至步骤S11，以再次执行操作或生成警告，并且终止该处理(异常结束)。
如果响应信号O_DQX-n从“Low”转变成“High”，即，如果接收到响应信号O_DQX-n(参照步骤S13出的“是”路线)，则输出延迟量设置部23锁定设置给变量“SELdly(n)”、“SELin(n)”以及“SELts(n)”的值(保持恰好前面的状态)(步骤S21)。
输出延迟量设置部23确定变量“n”是否为最大(步骤S22)。
如果变量“n”不是最大(参照步骤S22处的“否”路线)，则输出延迟量设置部23将在步骤S21处锁定的变量“SELdly(n)”、“SELin(n)”以及“SELts(n)”的值设置成变量“SELdly(n+1)”、“SELin(n+1)”以及“SELts(n+1)”(步骤S23)，将变量“n”增加值“1”(步骤S24)，移位至下一个SDRAM，并且返回至步骤S13。
如果变量“n”最大(参照步骤S22处的“是”路线)，则输出延迟量设置部23终止该处理(正常结束)。
如上所述，将输出延迟量Dt1-0到Dt1-n设置给全部SDRAM 300-0到300-n。
输入延迟量设置部24控制设置在控制电路单元15-0到15-n中的每一个中的可变延迟电路DR，以基于输出延迟量设置部23设置的输出延迟量Dt1-0到Dt1-n延迟输入延迟量Dt2。输入延迟量设置部24输出用于设置输入延迟量Dt2的输入控制信号d2(“SELdly(n)”、“SELin(n)”以及“SELts(n)”)。在这种实施方式中，输入延迟量设置部24基于输出延迟量设置部23设置的输出延迟量Dt1-0到Dt1-n，在读取操作时，计算并设置从相应多个SDRAM 300-0到300-n输入的数据信号DQ-0到DQ-n的输入延迟量Dt2。
在根据这种实施方式的输入延迟量设置部24中，将针对一个SDRAM 300-x(x是从0到n的变量)的输入延迟量Dt2-x设置成，使得针对这个SDRAM的输出延迟量Dt1-x与输入延迟量Dt2-x的和等于针对另一SDRAM 300-y(y是从0到n的变量)的输出延迟量Dt1-y与输入延迟量Dt2-y的和。
即，将针对相应SDRAM 300-0到300-n的输入延迟量Dt2-0到Dt2-n设置成按第0-ch的SDRAM 300-0到第n-ch的SDRAM 300-n的次序减少。
输入延迟量设置部24将输入控制信号d2输出至用于输入的可变延迟电路DR-0到DR-n，以在其中进行输入延迟量Dt2-0到Dt2-n的设置。用于输入的可变延迟电路DR-0到DR-n分别基于这些输入控制信号d2延迟数据信号DQ-0到DQ-n达输入延迟量Dt2-0到Dt2-n。
换句话说，用于输入的可变延迟电路DR在读取操作时，延迟从SDRAM 300输入的数据信号DQ达根据利用写平衡功能设置的向SDRAM输出的数据选通信号DQS的输出延迟量Dt1所设置的输入延迟量Dt2。
如上所述，根据本发明第二实施方式的信息处理装置10a从存储器控制器12中的现有电路中生成具有不同相位的多个时钟信号CK1-0到CK1-m以及具有不同相位的定时信号CK3-0到CK3-m，由此，可以抑制电路规模，并且较少功耗，同时提供和本发明上述第一实施方式相同的工作效果。
基于利用写平衡功能设置的输出延迟量Dt1，针对按菊链方式通过时钟信号线布线的SDRAM 300-0到300-n设置从SDRAM300输入的数据信号DQ的输入延迟量Dt2，由此，可以容易地设置从按菊链方式通过时钟信号线布线的多个SDRAM 300-0到300-n输出的数据信号DQ的输入时间。因此，可以防止因在执行读取操作的控制时数据信号DQ的传播延迟而造成的混乱。
[3]本发明第二实施方式的第一变型例
接下来，参照图11，对根据本发明第二实施方式的第一变型例的信息处理装置10b进行说明。
图11是示意性示出根据本发明第二实施方式的第一变型例的信息处理装置中的存储器控制器的电路构造的一个实施例的图。
如图11所示，根据本发明第二实施方式的第一变型例的信息处理装置10具有代替用于输出的可变延迟电路DW0和DW1以及用于输入的可变延迟电路DR1和DR2的用于输出的可变延迟电路DW0b和DW1b以及用于输入的可变延迟电路DR1b和DR2b，连同存储器控制器12中的第四时钟信号生成器25和第五时钟信号生成器26。信息处理装置10b的其它部分与根据第二实施方式的信息处理装置10a的部分类似地构成。
在该图中，相同标号指定相同或对应部分，由此，这里省略了其详细描述。
在图11中，为方便起见，将用于输出地址信号Add和命令信号CMD的时钟信号线和信号线连接至DMM 11的端部的邻域中的位置(纸的上部)。实际上，这些信号线连接至DIMM 11的中部(纸的中部)，如图3所示。
第四时钟信号生成器25基于从处理器13输入的时钟信号CLK按预定周期生成时钟信号CK4，并输出该时钟信号CK4。第四时钟信号生成器25可以按和时钟信号CLK相同的周期输出时钟信号，或者可以输出其时钟周期转换成诸如时钟信号CLK的周期的1/2、1/4等的另一周期的时钟信号CK4。
第五时钟信号生成器26基于从SDRAM 300输入的数据选通信号DQS按预定周期生成时钟信号CK5，并且输出该时钟信号CK5。
与根据上述第二实施方式的用于输出的可变延迟电路DW0类似，用于输出的可变延迟电路DW0b由根据第一实施方式的可变延迟电路100形成。
在第一变型例中，将从第四时钟信号生成器25取得的多个时钟信号CK4-0到CK4-m输入至用于输出的可变延迟电路DW0b，而不同于根据上述第二实施方式的用于输出的可变延迟电路DW0。这些时钟信号CK4-0到CK4-m对应于上述第一实施方式中的多个定时信号TS0到TSm。
这些时钟信号CK4-0到CK4-m从第四时钟信号生成器25中的预定位置取得，以使范围从第0时钟信号CK4-0到第m时钟信号CK4-m的时钟信号CK4-0到CK4-m在相位方面按90度间隔延迟，并且接连输入至用于输出的可变延迟电路DW0b，如同上述第二实施方式中的多个时钟信号CK1-0到CK1-m。
用于输出的可变延迟电路DW0b的其它部分具有与根据上述第二实施方式的用于输出的可变延迟电路DW0的功能和构造类似的功能和构造，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输出的可变延迟电路DW1类似，用于输出的可变延迟电路DW1b由根据第一实施方式的可变延迟电路100形成。用于输出的可变延迟电路DW1基于来自输出延迟量设置部23的输出控制信号d1，延迟从触发器FF1输入的第一数据信号I_DQe或第二数据信号I_DQo达输出延迟量设置部23设置的输出延迟量Dt1，并将该数据信号输出至触发器FF2。
用于输出的可变延迟电路DW1b与用于输出的可变延迟电路DW0b类似地构成，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR1类似，用于输入的可变延迟电路DR1b由根据第一实施方式的可变延迟电路100形成。
在第一变型例中，将从第五时钟信号生成器26取得的多个时钟信号CK5-0到CK5-m输入至用于输入的可变延迟电路DR1b，而不同于根据上述第二实施方式的用于输入的可变延迟电路DR1。这些时钟信号CK5-0到CK5-m对应于上述第一实施方式中的多个定时信号TS0到TSm。
与上述第二实施方式中的多个定时信号CK3-0到CK3-m类似，这些时钟信号CK5-0到CK5-m从第五时钟信号生成器25中的预定位置取得，以使范围从第0时钟信号CK5-0到第m时钟信号CK5-m的时钟信号CK5-0到CK5-m在相位方面按90度间隔延迟，并且接连输入至用于输入的可变延迟电路DR1b。
用于输入的可变延迟电路dR1b的其它部分具有与上述第二实施方式中的用于输入的可变延迟电路DR1的功能和构造类似的功能和构造，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR2类似，用于输入的可变延迟电路DR2b由根据以上的第一实施方式的可变延迟电路100形成。用于输入的可变延迟电路DR2b基于来自输入延迟量设置部24的输入控制信号d2，延迟从触发器FF7输入的第四数据信号O_DQo达输入延迟量设置部24设置的输入延迟量Dt2，并将该数据信号输出至触发器FF8。
用于输入的可变延迟电路DR2b与上述用于输入的可变延迟电路DR1b类似地构成，由此，这里省略了其详细描述。
根据本发明第二实施方式的第一变型例的信息处理装置10b可以比从存储器控制器12中的电路生成时钟信号的情况更自由地生成具有不同相位的多个时钟信号CK4-0到CK4-m和CK5-0到CK5-m，同时提供和上述第二实施方式相同的工作效果。
[4]本发明第二实施方式的第二变型例
接下来，参照图12，对根据本发明第二实施方式的第二变型例的信息处理装置10c进行说明。
图12是示意性示出了根据本发明第二实施方式的第二变型例的信息处理装置中的存储器控制器的构造的一个实施例的图。
如图12所示，根据本发明第二实施方式的第二变型例的信息处理装置10c具有：代替用于输出的可变延迟电路DW0和DW1以及用于输入的可变延迟电路DR1和DR2的用于输出的可变延迟电路DW0c和DW1c以及用于输入的可变延迟电路DR1c和DR2c；以及处理器13中的第六时钟信号生成器27和第七时钟信号生成器28。信息处理装置10c的其它部分与根据第二实施方式的信息处理装置10a的部分类似地构成。
在该图中，相同标号指定相同或对应部分，由此，这里省略了其详细描述。
在图12中，为方便起见，将用于输出地址信号Add和命令信号CMD的时钟信号线和信号线连接至DIMM 11的端部附近的位置(纸的上部)。实际上，这些信号线连接至DIMM 11的中部(纸的中部)，如图3所示。
第六时钟信号生成器27按用于执行处理器13的控制的预定周期生成并输出时钟信号CK6。第七时钟信号生成器28按用于执行处理器13的控制的预定周期生成并输出时钟信号CK7。
如同上述第二实施方式中的用于输出的可变延迟电路DW0，用于输出的可变延迟电路DW0c由根据第一实施方式的可变延迟电路100形成。
在第二变型例中，将从第六时钟信号生成器27取得的多个时钟信号CK6-0到CK6-m输入至用于输出的可变延迟电路DW0c，而不同于根据上述第二实施方式的用于输出的可变延迟电路DW0。这些时钟信号CK6-0到CK6-m对应于前述第一实施方式中的多个定时信号TS0到TSm。
如同上述第二实施方式中的多个时钟信号CK1-0到CK1-m，这些时钟信号CK6-0到CK6-m从第六时钟信号生成器27中的预定位置取得，以使范围从第0时钟信号CK6-0到第m时钟信号CK6-m的时钟信号CK6-0到CK6-m在相位方面按90度间隔延迟，并且接连输入至用于输出的可变延迟电路DW0c。
用于输出的可变延迟电路DW0c的其它部分具有与根据上述第二实施方式的用于输出的可变延迟电路DW0的功能和构造类似的功能和构造，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输出的可变延迟电路DW1相类似，用于输出的可变延迟电路DW1c由根据第一实施方式的可变延迟电路100形成。用于输出的可变延迟电路DW1c基于来自输出延迟量设置部23的输出控制信号d1，延迟从触发器FF1输入的第一数据信号I_DQe或第二数据信号I_DQo达输出延迟量设置部23设置的输出延迟量Dt1，并将该数据信号输出至触发器FF2。
用于输出的可变延迟电路DW1c与上述用于输出的可变延迟电路DW0c类似地构成，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR1类似，用于输入的可变延迟电路DR1c由根据第一实施方式的可变延迟电路100形成。
在第二变型例中，将从第七时钟信号生成器28取得的多个时钟信号CK7-0到CK7-m输入至用于输入的可变延迟电路DR1c，而不同于根据上述第二实施方式的用于输入的可变延迟电路DR1。这些时钟信号CK7-0到CK7-m对应于上述第一实施方式中的多个定时信号TS0到TSm。
如同上述第二实施方式中的多个定时信号CK3-0到CK3-m，这些时钟信号CK7-0到CK7-m从第七时钟信号生成器28中的预定位置取得，以使范围从第0时钟信号CK7-0到第m时钟信号CK7-m的时钟信号CK7-0到CK7-m在相位方面按90度间隔延迟，并且接连输入至用于输入的可变延迟电路DR1c。
用于输入的可变延迟电路DR1c的其它部分具有与上述第二实施方式中的用于输入的可变延迟电路DR1的功能和构造类似的功能和构造，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR2类似，用于输入的可变延迟电路DR2c由根据第一实施方式的可变延迟电路100形成。用于输入的可变延迟电路DR2c基于来自输入延迟量设置部24的输入控制信号d2，延迟从触发器FF7输入的第四数据信号O_DQo达输入延迟量设置部24设置的输入延迟量Dt2，并将该数据信号输出至触发器FF8。
用于输入的可变延迟电路DR2c与用于输入的可变延迟电路DR1c类似地构成，由此，这里省略了其详细描述。
如上所述，根据第二实施方式的第二变型例的信息处理装置10c可以提供与第二实施方式的上述第一变型例所提供的工作效果类似的工作效果。
[5]其它
本发明不限于上述实施例，而是在不脱离本发明的精神和范围的情况下，可以按多种方式进行修改。
在上述实施方式中，将第一延迟电路101设置在第二延迟电路102后面。然而，本发明不限于这个实施例。例如，可以将第一延迟电路101设置在第二延迟电路102前面，并且可以将从第一延迟电路101输出的信号输入至第二延迟电路102和选择器103。
在上述实施方式中，将多种定时信号TS0到TSm在相位方面按90度间隔延迟，并且接连输入至选择器104。然而，本发明不限于这个实施例。仅需要将相对于数据输入信号IN(参照图1)在相位方面延迟达α的一个或更多个定时信号输入至选择器104。在α＝180度的情况下，通过引用上述第一实施方式中的等式，m+1＝360/180，由此，m＝1。因此，只要将相对于数据信号IN延迟达180度的一个定时信号输入至选择器104。
在上述实施方式中，第二延迟电路102具有D触发器105。然而，本发明不限于这个实施例。例如，第二延迟电路102可以具有代替D触发器的D锁存器。
图13是示意性示出根据本发明第二实施方式的信息处理装置的构造的另一实施例的图。
在本发明的上述第二实施方式中，按菊链方式布线SDRAM 300-0到300-n。然而，本发明不限于这个实施例。时钟信号线可以在DIMM11内分支成两个方向。在图13所示实施例(已注册DIMM)中，布线按这样的方式进行，即，将时钟信号CK1输入至SDRAM 300-3和SDRAM300-4，接着从SDRAM 300-3接连传播至SDRAM 300-0，同时从SDRAM3-4接连传播至SDRAM 300-7。在这种情况下，按输出延迟量Dt1-3到输出延迟量Dt1-0的次序接连设置，同时按输出延迟量Dt1-4到输出延迟量Dt1-7的次序设置输出延迟量Dt1-0到Dt1-7。
尽管未示出，但在双面安装有SDRAM 300的DIMM的情况下，即，当将一对SDRAM 300-0和SDRAM 300-1、一对SDRAM 300-2和SDRAM300-3、一对SDRAM 300-4和SDRAM 300-5以及一对SDRAM 300-6和SDRAM 300-7都双面安装时，按输出延迟量Dt1-2和输出延迟量Dt1-0、输出延迟量Dt1-3和输出延迟量Dt1-1、输出延迟量Dt1-4和输出延迟量Dt1-6以及输出延迟量Dt1-5和输出延迟量Dt1-7的次序接连设置输出延迟量Dt1-0到Dt1-7。
在上述第二实施方式中，处理器13执行延迟时间控制程序(延迟量设置程序)，由此，充任输出延迟量设置部23和输入延迟量设置部24。
用于实现为输出延迟量设置部23和输入延迟量设置部24的功能的程序(延迟时间控制程序)以记录在计算机可读记录介质(如软盘、CD(CD-ROM、CD-R、CD-RW等)、DVD(DVD-ROM、DVD-RAM、DVD-R、DVD+R、DVD-RW、DVD+RW、HD-DVD等)、蓝光(blu-ray)盘、磁盘、光盘、光磁盘等)上的形式来提供。计算机从该记录介质读取该程序，将它传递至内部存储装置或外部存储装置，接着存储它以供使用。而且，可以将该程序记录在诸如磁盘、光盘、光磁盘等的存储装置(或记录介质)中，并且经由通信线路从存储装置提供给计算机。
当实现输出延迟量设置部23和输入延迟量设置部24的功能时，通过计算机的微处理器执行存储在内部存储装置中的程序。在这个时候，该计算机可以读取记录在记录介质中的该程序而执行它。
在本发明的第二实施方式中，计算机是包括硬件和操作系统的概念，并且支持在该操作系统的控制下操作的硬件。而且，当在没有操作系统的情况下单独利用应用程序操作硬件时，该硬件本身对应于计算机。硬件设置有至少一个诸如CPU等的微处理器，和用于读取记录在记录介质中的计算机程序的装置。在本发明第二实施方式中，信息处理装置10a、10b以及10c具有作为计算机的功能。
而且，作为本发明第二实施方式中的记录介质，除软盘、CD、DVD、蓝光盘、磁盘、光盘或光磁盘以外，还可以使用诸如IC卡、盒式ROM、磁盘、穿孔卡的各种计算机可读介质，计算机的内部存储装置(诸如RAM、ROM等的存储器)、外部存储装置以及打印有诸如条形码的代码的印刷品。

Claims (20)

1、一种可变延迟电路(100)，该可变延迟电路能够改变从输入信号(IN)时起到输出所述信号(OUT)时的延迟量，所述可变延迟电路包括：
第一延迟部(101)，该第一延迟部用于延迟所述信号(IN)达第一延迟量；
第二延迟部(102)，该第二延迟部用于延迟所述信号(IN)达比所述第一延迟量大的第二延迟量；以及
延迟量选择器(103)，该延迟量选择器用于选择信号路线，其中，当所述延迟量超出可通过所述第一延迟部(101)延迟的最大延迟量时，使所述延迟量是所述第一延迟量与第二延迟量的和。
2、根据权利要求1所述的可变延迟电路，其中，所述第二延迟部(102)包括：
选择电路(104)，该选择电路用于基于所述延迟量选择多种定时信号中的任一定时信号；和
时序电路(105)，该时序电路用于根据所述选择电路(104)选定的所述定时信号延迟所述信号(IN)达所述第二延迟量。
3、根据权利要求1或2所述的可变延迟电路，其中，所述第一延迟电路(101)由数字延迟电路形成，所述数字延迟电路通过使所述信号(IN)通过串联连接的预定数量的延迟部件而延迟所述信号(IN)达所述第一延迟量。
4、根据权利要求2或3所述的可变延迟电路，其中，所述时序电路(105)由D触发器形成。
5、根据权利要求2或3所述的可变延迟电路，其中，所述时序电路(105)由D锁存器形成。
6、一种存储器控制电路(12)，该存储器控制电路具有写平衡功能并且控制多个存储器(300-0到300-n)，针对所述多个存储器(300-0到300-n)中的各存储器，所述存储器控制电路包括：
用于输出的可变延迟电路(DW)，该用于输出的可变延迟电路用于延迟要向所述存储器(300)输出的数据选通输出信号达利用所述写平衡功能设置的输出延迟量；
所述用于输出的可变延迟电路(DW)包括：
第一输出延迟部(101)，该第一输出延迟部用于延迟所述数据选通输出信号达第一输出延迟量；
第二输出延迟部(102)，该第二输出延迟部用于延迟所述数据选通输出信号达比所述第一输出延迟量大的第二输出延迟量；以及
输出延迟量选择器(103)，该输出延迟量选择器用于选择信号路线，其中，当所述输出延迟量超出可由所述第一输出延迟部(101)延迟的最大输出延迟量时，使所述输出延迟量是所述第一输出延迟量与所述第二输出延迟量的和。
7、根据权利要求6所述的存储器控制电路，其中，按菊链方式将时钟信号线布线至所述多个存储器(300-0到300-n)。
8、根据权利要求6或7所述的存储器控制电路，其中，所述第二输出延迟部(102)包括：
用于输出的选择电路(104)，该用于输出的选择电路用于基于所述输出延迟量选择多种定时信号中的任一定时信号；和
用于输出的时序电路(105)，该用于输出的时序电路用于根据所述用于输出的选择电路(104)选定的所述定时信号延迟所述数据选通输出信号达所述第二输出延迟量。
9、根据权利要求8所述的存储器控制电路，其中，所述定时信号是当对所述存储器上执行读取/写入操作的控制时使用的时钟信号。
10、一种存储器控制电路(12)，该存储器控制电路具有写平衡功能并且控制多个存储器(300-0到300-n)，对于所述多个存储器(300-0到300-n)中的各存储器，所述存储器控制电路包括：
用于输入的可变延迟电路(DR)，该用于输入的可变延迟电路用于延迟从所述存储器(300)输入的数据输入信号达根据利用所述写平衡功能设置的向所述存储器(300)输出的数据选通输出信号的输出延迟量而设置的输入延迟量；
所述用于输入的可变延迟电路(DR)包括：
第一输入延迟部(101)，该第一输入延迟部用于延迟所述数据输入信号达第一输入延迟量；
第二输入延迟部(102)，该第二输入延迟部用于延迟所述数据输入信号达比所述第一输入延迟量大的第二输入延迟量；以及
输入延迟量选择器(103)，该输入延迟量选择器用于选择信号路线，其中，当所述输入延迟量超出可由所述第一输入延迟部(101)延迟的最大输入延迟量时，使所述输入延迟量是所述第一输入延迟量与所述第二输入延迟量的和。
11、根据权利要求10所述的存储器控制电路，其中，按菊链方式将时钟信号线布线至所述多个存储器(300-0到300-n)。
12、根据权利要求10或11所述的存储器控制电路，其中，所述第二输入延迟部(102)包括：
用于输入的选择电路(104)，该用于输入的选择电路用于基于所述输入延迟量选择多种定时信号中的任一定时信号；和
用于输入的时序电路(105)，该用于输入的时序电路用于根据所述用于输入的选择电路(104)选定的所述定时信号延迟所述数据输入信号达所述第二输入延迟量。
13、根据权利要求12所述的存储器控制电路，其中，所述定时信号是当对所述存储器(300)执行读取/写入操作的控制时使用的信号。
14、一种延迟量设置装置(10a、10b、10c)，该延迟量设置装置用于针对权利要求6中的所述多个存储器(300-0到300-n)中的每一个存储器设置权利要求6中的所述存储器控制电路(12)的所述输出延迟量，所述延迟量设置装置包括：
输出延迟量设置部(23)，该输出延迟量设置部用于基于已经针对一个存储器设置的输出延迟量设置要针对另一个存储器设置的输出延迟量。
15、根据权利要求14所述的延迟量设置装置，其中，所述输出延迟量设置部(23)沿时钟信号线的布线路线按次序接连设置针对所述相应多个存储器(300-0到300-n)的所述输出延迟量。
16、根据权利要求15所述的延迟量设置装置，其中，所述输出延迟量设置部(23)采用已经针对与所述另一个存储器(300)相邻的所述一存储器(300)设置的输出延迟量，作为起始延迟量，并且以步进方式改变所述起始延迟量，以设置要设置的所述输出延迟量。
17、一种延迟量设置方法，该延迟量设置方法用于针对权利要求6中的所述相应多个存储器(300-0到300-n)设置权利要求6中的所述存储器控制电路(12)的所述输出延迟量，所述延迟量设置方法包括以下步骤：
基于已经针对一存储器设置的输出延迟量设置要针对另一个存储器设置的输出延迟量。
18、根据权利要求17所述的延迟量设置方法，其中，在所述设置输出延迟量的步骤中，沿时钟信号线的布线路线按次序接连设置针对所述相应多个存储器(300-0到300-n)的所述输出延迟量。
19、根据权利要求18所述的延迟量设置方法，其中，在所述设置输出延迟量的步骤中，采用已经针对与所述另一个存储器(300)相邻的所述一个存储器(300)设置的输出延迟量，作为起始延迟量，并且以步进方式改变所述起始延迟量，以设置要设置的所述输出延迟量。
20、一种延迟量设置程序，该延迟量设置程序用于使计算机执行针对权利要求6中的所述相应多个存储器(300-0到300-n)设置权利要求6中的所述存储器控制电路(12)的所述输出延迟量的延迟量设置功能，所述延迟量设置程序使所述计算机充任：
输出延迟量设置部(23)，该输出延迟量设置部用于基于已经针对一存储器(300)设置的输出延迟量设置要针对另一个存储器(300)设置的输出延迟量。
CN2008101492510A 2007-11-20 2008-09-22 可变延迟电路、存储器控制电路、延迟量设置装置和方法 Expired - Fee Related CN101442301B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-300818 2007-11-20
JP2007300818 2007-11-20
JP2007300818A JP5369430B2 (ja) 2007-11-20 2007-11-20 可変遅延回路，メモリ制御回路，遅延量設定装置，遅延量設定方法および遅延量設定プログラム

Publications (2)

Publication Number Publication Date
CN101442301A true CN101442301A (zh) 2009-05-27
CN101442301B CN101442301B (zh) 2011-07-20

Family

ID=40251786

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101492510A Expired - Fee Related CN101442301B (zh) 2007-11-20 2008-09-22 可变延迟电路、存储器控制电路、延迟量设置装置和方法

Country Status (7)

Country Link
US (1) US7957210B2 (zh)
EP (1) EP2065894B1 (zh)
JP (1) JP5369430B2 (zh)
KR (1) KR101082748B1 (zh)
CN (1) CN101442301B (zh)
DE (1) DE602008003508D1 (zh)
TW (1) TWI389136B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103080938A (zh) * 2010-07-09 2013-05-01 阿尔特拉公司 用于同时切换噪声优化的方法和装置
CN118072775A (zh) * 2023-12-31 2024-05-24 博越微电子(江苏)有限公司 一种分段式设计的onfi延时调节装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948816B2 (en) * 2009-03-24 2011-05-24 Arm Limited Accessing data within a memory formed of memory banks
US7952945B2 (en) * 2009-03-30 2011-05-31 Cadence Design Systems, Inc. Method and apparatus for determining write leveling delay for memory interfaces
KR20100117345A (ko) * 2009-04-24 2010-11-03 삼성전자주식회사 반도체 메모리 장치
EP2518629A4 (en) * 2009-12-25 2013-08-07 Fujitsu Ltd SIGNAL RECEPTION SWITCHING, MEMORY CONTROL, PROCESSOR, COMPUTER AND PHASE CONTROL METHOD
KR101854251B1 (ko) * 2010-11-30 2018-05-03 삼성전자주식회사 멀티 채널 반도체 메모리 장치 및 그를 구비하는 반도체 장치
JP2012252530A (ja) 2011-06-03 2012-12-20 Fujitsu Ltd メモリコントローラ及び制御方法
JP5807952B2 (ja) * 2011-09-06 2015-11-10 Ｎｅｃプラットフォームズ株式会社 メモリコントローラ及びメモリ制御方法
WO2013042233A1 (ja) 2011-09-21 2013-03-28 富士通株式会社 半導体装置
US8520455B2 (en) 2012-01-10 2013-08-27 Apple Inc. Method and apparatus for training a DLL in a memory subsystem
JP6179206B2 (ja) * 2013-06-11 2017-08-16 株式会社リコー メモリ制御装置
JP6273856B2 (ja) * 2014-01-24 2018-02-07 富士通株式会社 メモリコントローラ及び情報処理装置
JP6327605B2 (ja) * 2014-02-10 2018-05-23 パナソニックＩｐマネジメント株式会社 可変シフタ、ｌｄｐｃ復号器、及びデータシフト方法
US9209961B1 (en) * 2014-09-29 2015-12-08 Apple Inc. Method and apparatus for delay compensation in data transmission
JP6440481B2 (ja) 2014-12-15 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置
KR102296860B1 (ko) 2019-12-04 2021-09-01 주식회사 핑거 보이스피싱 탐지 시스템
JP7284321B1 (ja) 2022-05-27 2023-05-30 誠 植村 地下構造物の構築法およびそれに使用するコンクリート函体

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
JPH0335613A (ja) * 1989-07-03 1991-02-15 Nippon Telegr & Teleph Corp <Ntt> 遅延調整回路およびこれを用いたデータ処理装置
JPH1116340A (ja) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp 半導体集積回路
JP3560780B2 (ja) * 1997-07-29 2004-09-02 富士通株式会社 可変遅延回路及び半導体集積回路装置
JP3727778B2 (ja) * 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
JP2000148285A (ja) * 1998-11-13 2000-05-26 Hitachi Ltd 集積回路およびタイミング調整方法
US6629250B2 (en) 1999-04-23 2003-09-30 Cray Inc. Adjustable data delay using programmable clock shift
US6917660B2 (en) * 2001-06-04 2005-07-12 Intel Corporation Adaptive de-skew clock generation
US7072433B2 (en) * 2001-07-11 2006-07-04 Micron Technology, Inc. Delay locked loop fine tune
US7369445B2 (en) * 2001-07-20 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating memory systems including memory devices set to different operating modes and related systems
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
JP2005286467A (ja) * 2004-03-29 2005-10-13 Fujitsu Ltd デジタルｄｌｌ装置、デジタルｄｌｌ制御方法、デジタルｄｌｌ制御プログラム
DE102005021894A1 (de) 2004-05-08 2006-01-12 Samsung Electronics Co., Ltd., Suwon Speichersytem, IC-Speicherbauelement und Betriebsverfahren
JP3821825B2 (ja) * 2004-12-27 2006-09-13 Ｎｔｔエレクトロニクス株式会社 タイミング発生回路
DE102005019041B4 (de) * 2005-04-23 2009-04-16 Qimonda Ag Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
JP4786262B2 (ja) * 2005-09-06 2011-10-05 ルネサスエレクトロニクス株式会社 インターフェイス回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103080938A (zh) * 2010-07-09 2013-05-01 阿尔特拉公司 用于同时切换噪声优化的方法和装置
CN103080938B (zh) * 2010-07-09 2016-10-05 阿尔特拉公司 用于同时切换噪声优化的方法
CN118072775A (zh) * 2023-12-31 2024-05-24 博越微电子(江苏)有限公司 一种分段式设计的onfi延时调节装置

Also Published As

Publication number Publication date
TWI389136B (zh) 2013-03-11
JP2009130455A (ja) 2009-06-11
US7957210B2 (en) 2011-06-07
TW200923963A (en) 2009-06-01
EP2065894B1 (en) 2010-11-17
US20090129179A1 (en) 2009-05-21
EP2065894A1 (en) 2009-06-03
CN101442301B (zh) 2011-07-20
KR101082748B1 (ko) 2011-11-10
JP5369430B2 (ja) 2013-12-18
KR20090052268A (ko) 2009-05-25
DE602008003508D1 (de) 2010-12-30

Similar Documents

Publication Publication Date Title
CN101442301B (zh) 可变延迟电路、存储器控制电路、延迟量设置装置和方法
KR100951600B1 (ko) 메모리 제어 회로, 지연 시간 제어 장치, 지연 시간 제어 방법 및 지연 시간 제어 프로그램을 기록한 컴퓨터 판독가능한 기록 매체
KR101198059B1 (ko) 메모리 모듈
CN101702947B (zh) 具有点对点请求互连的存储器系统、存储器控制器及方法
US7539810B2 (en) System, method and storage medium for a multi-mode memory buffer device
US8081527B1 (en) Per-bit de-skew mechanism for a memory interface controller
CN101394167B (zh) 可变延迟电路、延迟时间控制方法和单位电路
CN101159163A (zh) 用于均衡多个存储器件上的读延迟和操作存储器件的方法
KR20140037443A (ko) 메모리 장치 및 그 튜닝 방법
KR100933694B1 (ko) 반도체 메모리장치
US8036050B2 (en) Circuit for transmitting and receiving data and control method thereof
JP2011060355A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
CN100422908C (zh) 具有网络高总线效率的存储设备、其操作方法及存储系统
KR101522292B1 (ko) 메모리 테스트 동시 판정 시스템
KR20130046122A (ko) 반도체 메모리 장치 및 그 동작 방법
KR101124321B1 (ko) 반도체 메모리 장치 및 그 리드/라이트 제어 방법
KR20110076673A (ko) 반도체 메모리 장치
KR20160075058A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR101003139B1 (ko) 반도체 집적회로의 데이터 출력 장치
KR100929827B1 (ko) 반도체 메모리 소자 및 그 구동 방법
CN114518837A (zh) 运用于存储器系统的多循环写入均衡程序的处理方法
KR20100079387A (ko) 고속 데이터 출력 테스트를 할 수 있는 반도체 메모리 장치
KR20120070446A (ko) 멀티 랭크를 제어하는 반도체 메모리 장치
KR20170077605A (ko) 메모리 모듈 및 이를 포함하는 메모리 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110720

Termination date: 20140922

EXPY Termination of patent right or utility model