CN107479623B - 时钟校正方法以及电子装置 - Google Patents

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Abstract

本发明揭露一种时钟校正方法以及电子装置。其中，该时钟校正方法包含：执行校正操作从而找出在存储装置的第一时钟频率下存储控制器参数的第一设定范围；找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围；以及根据所述第一设定范围与第二设定范围的重叠范围确定所述存储控制器参数的校正设定。本发明提供的时钟校正方法以及电子装置可改善用户体验。

Description

时钟校正方法以及电子装置
交叉引用
本发明是申请日为2014年7月25日、申请号为201410357156.5、发明名称为“时钟发生装置、时钟发生方法以及电子装置”的专利的分案申请。
技术领域
本发明涉及一种时钟驱动装置所用时钟信号的时钟频率改变方法。特别地，本发明涉及一种在可控时钟源(controllable clock source)处于锁频(frequency-locked)状态下控制可控时钟源以生成具有频率转换的时钟信号的装置及其方法。
背景技术
存储装置是电子装置中的关键部件。例如，存储装置可包含用于缓冲指令与数据的动态随机存取存储器(Dynamic Random Access Memory,DRAM)。本领域技术人员可知，电子装置的计算负载并不总是处于高值。如果正常模式下存储装置工作在最高时钟频率下，将导致较高的电量消耗。在电子装置的计算负载小于阈值时，传统的电源管理设计可改变存储器时钟的时钟频率。降低时钟频率也使得供电电压随之下降，这样可降低电量消耗并且延长电池寿命(如果电子装置是使用电池供电的便携式装置)。
通常，由时钟发生器生成存储器时钟，例如锁相环(Phase-Locked Loop,PLL)。当允许降低存储装置的时钟频率时，存储控制器控制存储装置进入自行更新模式(self-refresh mode)，然后调整PLL从而改变存储器时钟的时钟频率。然而，当PLL的输入具有显著频率改变时，时钟发生器生成的存储器时钟不能快速追踪到PLL输入的频率改变。因此，PLL留在锁频状态。在PLL再次进入锁频状态之前，生成存储器时钟处于不稳定状态。然而，PLL需要一段时间以再次进入锁频状态从而提供具有降低时钟频率的稳定存储器时钟。因此，在PLL提供具有降低时钟频率的稳定存储器时钟以及存储装置离开自行更新模式之前，系统不能存取存储装置。如果存在需要立即存取存储装置的实时任务，其中由于频率改变导致无法存取存储装置，则不能正常实施实时任务，这样会引起系统故障。
发明内容
有鉴于此，本发明揭露一种时钟校正方法以及电子装置。
本发明实施例提供一种电子装置，包含：存储控制器，配置以控制存储装置的存取；以及处理器，配置以执行校正操作从而找出在所述存储装置的第一时钟频率下存储控制器参数的第一设定范围，找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围，以及根据所述第一设定范围与第二设定范围的重叠范围确定所述存储控制器参数的校正设定。
本发明另一实施例提供一种时钟校正方法，包含：执行校正操作从而找出在存储装置的第一时钟频率下存储控制器参数的第一设定范围；找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围；以及根据所述第一设定范围与第二设定范围的重叠范围确定所述存储控制器参数的校正设定。
本发明提供的时钟校正方法以及电子装置可改善用户体验。
附图说明
图1是根据本发明实施例描述的电子装置示意图；
图2描述由图1所示的跳频控制器控制的具有频率跳变的DFS示意图；
图3描述由图1所示的跳频控制器控制的具有频率跳变的SSC示意图；
图4是根据本发明实施例描述的开机校正操作流程图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
接下来的描述是实现本发明的最佳实施例，其是为了描述本发明原理的目的，并非对本发明的限制。可以理解地是，本发明实施例可由软件、硬件、固件或其任意组合来实现。
本发明的主要内容是当时钟发生器正在改变存储装置的时钟频率时，系统依然可以存取存储装置(例如时钟驱动的DRAM或任何其他存储装置)。例如，时钟发生器可使用跳频方案以生成具有分段/平滑频率改变的时钟信号。因为跳频方案可防止时钟发生器留在锁频状态，所以时钟发生器能够输出锁频的时钟信号。另外，存储装置的内部时钟电路能够追踪时钟发生器生成的时钟信号的频率变化，从而使得在频率改变期间存储装置可正常运作。这样，在改变存储器时钟的时钟频率进程中可正常实施实时任务。更优地，降低的时钟频率也可降低供电电压，从而取得更好的节电效果。下面段落将详细介绍本发明的技术细节。
图1是根据本发明实施例描述的电子装置示意图。根据示例但并不限制，电子装置100可为使用上述跳频方案的移动手机，其中处于节电目的，可使用上述跳频方案去改变存储器时钟频率。电子装置100也可为平板电脑、可穿戴设备、笔记本电脑或任何其他具有或耦接存储装置的电子装置。如图1所示，电子装置100可包含处理器102、存储控制器104以及存储装置(例如时钟驱动的DRAM或任何其他存储装置)106。存储控制器104可包含控制中心107以及时钟发生器108。可配置存储控制器104控制存储装置106的存取(例如读写)。因此，处理器102可向存储控制器104发布读请求用于读取存储装置106的读地址的存储数据，以及可向存储控制器104发布写请求用于向存储装置106的写地址写入输入数据。值得注意的是，图1仅显示与本发明技术特征相关联的电路单元。实际上，电子装置100可包含其他用于实现设计功能的电路单元。
存储控制器104的控制中心107可负责处理来自电子装置100中的其他电路单元(例如处理器102)发布的读请求与写请求。具体地，控制中心107可通过数据信号、地址与命令信号以及控制信号与存储装置106进行通信。例如，数据信号可包含数据选通(datastrobe,DQS)信号、数据选通补偿(data strobe complement,DQS#)信号、数据(DQ)信号等。地址与命令信号可包含存储块地址(Bank Address,BA)信号、地址(ADDR)信号以及例如行地址选通(Row Address Strobe,RAS)信号、列地址选通(Column Address Strobe,CAS)信号、写启动(Write Enable,WE)信号等的命令输入。控制信号可包含时钟启动(ClockEnable,CKE)信号、芯片选择(Chip Select,CS)信号、片内终端(On-Die Termination,ODT)信号等。本领域技术人员可理解上述信号的细节，为了简洁起见省略对其进一步的描述。
存储装置106可为时钟驱动装置，因此存储装置106需要时钟信号CK以执行其指定功能。在本实施例中，时钟发生器108可包含跳频控制器(frequency hopping controller)112与可控时钟源114。在图1中，跳频控制器112作为存储控制器104的一部分。然而，本发明并不局限于此。可选择地，可将跳频控制器112安置在不同的电路区块，例如基频(BB)芯片。即，跳频控制器112可为存储控制器104的外部单元。因此，本发明的时钟发生器108包含存储控制器104的内部单元(例如可控时钟源114)以及存储控制器104的外部单元(例如跳频控制器112)。上述可替换的设计也落入本发明的保护范围。接下来，将基于图1所示的示例结构详细描述时钟发生器108的技术特征。
可配置可控时钟源114生成存储装置106的时钟信号CK。例如，使用锁相环(PLL)配置可控时钟源114，其中PLL用作频率合成器。跳频控制器112可耦接可控时钟源114，并且用于控制可控时钟源114以设定时钟信号CK的时钟频率。当电子装置100的计算负载降低时，可处于节电考虑，控制时钟信号CK具有降低的时钟频率。在本示例中，跳频控制器112可使得时钟信号CK具有从一个时钟频率(例如存储装置106支持的最高时钟频率)到另一时钟频率(例如存储装置106支持的较低时钟频率)的至少一次频率转换，其中可控时钟源114在上述至少一次频率转换期间保持在锁频状态。因为跳频控制器112可防止可控时钟源114离开锁频状态，因此可控时钟源114不需要花费额外时间重新进入锁频状态就可以生成锁频时钟。
在一示例跳频设计中，可配置跳频控制器112使用动态频率调节(DynamicFrequency Scaling,DFS)来控制时钟信号CK的频率转换。图2描述由图1所示的跳频控制器112控制的具有频率跳变的DFS示意图。从当前时钟频率Fcur至目标时钟频率Ftar的频率转换可为一平滑频率转换，如具有直线斜率的特征曲线CV1所示。为了加快从当前时钟频率Fcur至目标时钟频率Ftar的频率转换，DFS可控制时钟信号CK以具有分段频率转换，例如具有不同斜率的特征曲线CV2所示。在本示例中，初始斜率的绝对值设定为较大数值以在短时间内迅速改变时钟频率，这样可缩短从Fcur至Ftar的频率转换所需的处理时间。值得注意的是，应该适当控制初始斜率以保持可控时钟源114仍处于锁频状态。接着，逐步减小斜率的绝对值使得时钟频率在不超调情况下接近Ftar。在时钟频率随时间改变期间，跳频控制器112可防止时钟频率突然跳频并超出频率改变的阈值，从而将可控时钟源114保持在锁频状态。
值得注意的是，应该适当控制平滑频率转换或分段频率转换以确保可控时钟源108停留在锁频状态。图2描述从低时钟频率至高时钟频率的平滑/分段频率转换。然而，跳频控制器112可使用相同的基于DFS的频率跳变方法实现将时钟信号CK从高时钟频率至低时钟频率的平滑/分段频率转换。为了简洁起见，省略对上述频率转换的描述。
在另一示例频率跳变设计中，可配置跳频控制器112使用扩频钟控(SpreadSpectrum Clocking,SSC)来控制时钟信号CK的连续频率转换。图3描述由图1所示的跳频控制器112控制的具有频率跳变的SSC示意图。跳频控制器112可使用自由振荡模式控制可控时钟源114，从而使得时钟信号CK在第一时钟频率F1与第二时钟频率F2之间反复改变其时钟频率。换句话说，时钟信号CK的时钟频率逐步地从第一时钟频率F1向第二时钟频率F2移动并且逐步地从第二时钟频率F2向第一时钟频率F1移动。在本实施例中，第二时钟频率F2是存储装置106支持的最高时钟频率，并且基于三角波调整上述第二时钟频率F2以生成第一时钟频率F1。例如，当将SSC振幅设定为8％时，F1等于(1-8％)×F2。
在第一方案中，当存储装置106的时钟启动(CKE)控制信号有效(assert)时(即CKE为1)，跳频控制器112可控制可控时钟源114以使得时钟信号CK具有频率转换。因此，在后台执行时钟信号CK的DFS/SSC进程，从而使得存储装置106仍然在运行期间进行存取。因为跳频控制器112防止可控时钟源114离开锁频状态，所以时钟信号CK的时钟频率不能具有明显的频率改变，这样允许存储装置106的内部时钟电路迅速追踪到时钟信号CK的频率变化。这样，在频率改变期间，存储装置106仍正常运作。例如，存储装置106可为DRAM，并且为了省电，可控制时钟信号CK在1600MHz-1066MHz之间进行频率转换。
此外，当存储装置106的时钟信号CK具有从一个时钟频率至另一时钟频率的转换时，存储控制器104可使用相同集合的存储器时序参数。在一示例设计中，当启动电子装置100时，处理器102可执行开机校正操作(boot-time calibration operation)以校正至少一个存储控制器参数(memory controller parameter)，并且当上述跳频方案调整时钟信号CK的时钟频率时，存储控制器104可执行运行中追踪(run-time track)操作以动态调整上述至少一个存储控制器参数。例如，开机校正操作检查的存储控制器参数可包含数据选通(DQS)窗口以及数据锁存(DATLAT)时间。此外，开机校正操作可进一步检查存储装置106的固有特性，例如存储装置106的数据选通信号与时钟信号CK之间的偏差值tDQSCK。
图4是根据本发明实施例描述的开机校正操作流程图。如果实际的结果相同，可不按照图4所示的具体顺序执行方法步骤。此外，根据本发明的不同实施例可省略一个或多个步骤。例如，在某些实施例中可部分或全部省略步骤406、410、414。处理器102可通过运行校正软件模块的程序代码执行上述开机校正操作，并且简单总结如下：
步骤402：启动电子装置100。
步骤404：找出在存储装置106的第一时钟频率下DQS窗口的第一设定范围。例如，第一时钟频率是时钟信号CK的频率转换的最低时钟频率，或低于存储装置106的标称时钟频率的时钟频率。
步骤406：找出在存储装置106的第一时钟频率下DATLAT时间的第一设定范围。
步骤408：找出在存储装置106的第二时钟频率下DQS窗口的第二设定范围。例如，第二时钟频率是时钟信号CK的频率转换的最高时钟频率，或存储装置106支持的最高时钟频率(即标称时钟频率)。
步骤410：找出在存储装置106的第二时钟频率下DATLAT时间的第二设定范围。
步骤412：根据DQS窗口的第一设定范围与第二设定范围的重叠范围确定DQS窗口的校正设定。
步骤414：根据DATLAT时间的第一设定范围与第二设定范围的重叠范围确定DATLAT时间的校正设定。
步骤416：找出存储装置106的数据选通信号与时钟信号CK之间的偏差值tDQSCK。例如，在存储装置106的第二时钟频率下可评估偏差值tDQSCK。
在步骤412，可检查DQS窗口的第一设定范围与第二设定范围的重叠范围以微调DQS窗口设定。这样，DQS窗口的校正设定能够满足消除信号噪声及/或DQS信号的不良信号区域的需求，其中上述信号噪声及/或DQS信号的不良信号区域是在第一时钟频率与第二时钟频率的任意一个中生成的。
在步骤414，可检查DATLAT时间的第一设定范围与第二设定范围的重叠范围以微调DATLAT时间设定。这样，由于在第一时钟频率与第二时钟频率的任意一个中执行读操作，所以DATLAT时间的校正设定能够满足保持来自于存储装置106的读数据的读数据保护需求。
在完成开机校正操作后，电子装置100可进入正常模式以执行其指定功能。首先，可基于开机校正结果配置存储控制器104，并且上述存储控制器104可生成具有存储装置106的标称时钟频率的时钟信号CK(即存储装置106支持的最高时钟频率)。当遇到存储器时钟频率减小的情况，跳频控制器112可控制可控时钟源114以使得时钟信号CK具有从最高时钟频率至较低时钟频率的转换，其中存储装置106支持上述时钟频率。进一步地，在频率转换期间，激活运行中追踪机制以动态调整存储控制器参数(例如DQS窗口及/或DATLAT时间)。这样可使得存储装置106在不同的时钟频率下进行正确存取。
跳频控制器112可参考存储装置106的DQS信号与时钟信号CK之间的偏差值tDQSCK以控制可控时钟源114的频率跳变。在一实施例中，可基于上述偏差值tDQSCK设定从一个时钟频率到另一时钟频率的频率转换。例如，当上述偏差值tDQSCK具有较小值时，允许时钟信号CK具有从1600MHz至1066MHz的较大频率转换；并且当上述偏差值tDQSCK具有较大值时，仅允许时钟信号CK具有从1600MHz至1466MHz的较小频率转换。换句话说，跳频控制器112可参考上述偏差值tDQSCK决定频率转换范围，从而使得当调整存储器时钟频率时存储装置仍能正常工作。在上述偏差值tDQSCK大于预设阈值的较差情况下，可禁止上述频率跳变功能。例如，可进一步配置跳频控制器112以比较偏差值tDQSCK与预设阈值，并且当比较结果指示偏差值tDQSCK大于预设阈值时，禁能可控时钟源114的频率跳变。
在上述实施例中，当存储装置106的时钟启动(CKE)控制信号有效时(即CKE为1)，激活可控时钟源114的频率跳变。而且当低电平芯片选择(CS)信号有效时(即CS为0)，激活可控时钟源114的频率跳变。在频率变化期间允许存取存储装置106。如果存在实时任务需要立即存取存储装置106，则实时任务可正常运作。然而，这只是为了描述的目的，并不是对本发明的限制。在一替换设计中，当存储装置106的时钟启动(CKE)控制信号无效时(即CKE为0)，跳频控制器112可控制可控时钟源114以使得时钟信号CK具有频率转换。上述内容也落入本发明的保护范围。
在上述实施例中，可在电子装置100中安置时钟发生器108以向存储装置106(例如时钟驱动的DRAM或任何其他存储装置)提供时钟信号CK。然而，本发明并不局限于此。使用本发明时钟发生器108的任意电子装置向时钟驱动装置提供时钟信号皆落入本发明的保护范围。
在不脱离本发明精神或本质特征的情况下，可以其他特定形式实施本发明。描述示例被认为说明的所有方面并且无限制。因此，本发明的范围由权利要求书指示，而非前面描述。所有在权利要求等同的方法与范围中的变化皆属于本发明的涵盖范围。

Claims (9)

1.一种电子装置，包含：
存储控制器，配置以控制存储装置的存取；以及
处理器，配置以执行校正操作从而找出在所述存储装置的第一时钟频率下存储控制器参数的第一设定范围，找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围，以及根据所述第一设定范围与所述第二设定范围的重叠范围确定所述存储控制器参数的校正设定。
2.如权利要求1所述的电子装置，其特征在于，所述存储控制器参数是数据选通窗口、数据锁存时间或者所述两者。
3.如权利要求1所述的电子装置，其特征在于，配置该处理器进一步找出所述存储装置的数据选通信号与时钟信号之间的偏差值。
4.如权利要求3所述的电子装置，其特征在于，所述存储控制器进一步包含时钟发生器，其中，所述时钟发生器包含：
可控时钟源，配置以生成所述存储装置的时钟信号；以及
跳频控制器，配置以根据所述偏差值控制所述可控时钟源的频率跳变。
5.一种时钟校正方法，包含：
执行校正操作从而找出在存储装置的第一时钟频率下存储控制器参数的第一设定范围；
找出在所述存储装置的第二时钟频率下所述存储控制器参数的第二设定范围；以及
根据所述第一设定范围与所述第二设定范围的重叠范围确定所述存储控制器参数的校正设定。
6.如权利要求5所述的时钟校正方法，其特征在于，所述存储控制器参数是数据选通窗口、数据锁存时间或者所述两者。
7.如权利要求5所述的时钟校正方法，其特征在于，进一步找出所述存储装置的数据选通信号与时钟信号之间的偏差值。
8.如权利要求7所述的时钟校正方法，其特征在于，进一步包含：
配置可控时钟源以生成所述存储装置的时钟信号；以及
根据所述偏差值控制所述可控时钟源的频率跳变。
9.一种存储介质，用于存储程序指令，其中该程序指令在执行时使得电子装置执行如权利要求5-8中任一项的时钟校正方法的操作。
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