JP2016511485A - 一体化されたキャップレス低ドロップアウト（ｌｄｏ）電圧レギュレータのためのデジタル支援調整 - Google Patents

一体化されたキャップレス低ドロップアウト（ｌｄｏ）電圧レギュレータのためのデジタル支援調整 Download PDF

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Abstract

チップの外部にキャパシタを必要とせずに、チップ上にLDOレギュレータとともにデジタル支援レギュレータを組み込み、アンダーシュートなしに電圧を調整する技法について記載する。デジタル支援レギュレータは、LDOレギュレータの動作に関する情報、および負荷変動の事前通知を行う信号に応答する。事前通知信号を受け取ると、デジタル支援レギュレータは、回路の電源電圧をチップ入力電源電圧まで引き上げる。適正な動作電圧に達し、いかなるアンダーシュートの問題も除去されると、デジタル支援レギュレータは、デジタル支援レギュレータが提供する電流とLDOレギュレータによって提供される電流のバランスをとり、他の負荷変動に対する迅速な応答時間が可能となる。また、LDOレギュレータの帯域幅は、事前通知信号を使用して、LDO出力デバイスのバイアス電流を増加させることによって拡大され、来たるべき負荷変動に対処することができる。

Description

優先権出願
本出願は、2013年3月15日に申請された「DIGITALLY ASSISTED REGULATION FOR AN INTEGRATED CAPLESS LOW-DROPOUT(LDO) VOLTAGE REGULATOR」という題名の米国特許出願第13/843,121号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
本発明の実施形態は、一般に電圧調整の態様に関し、より詳細には一体化されたキャップレス低ドロップアウト(LDO)電圧レギュレータのためのデジタル支援調整に関する。
多くのポータブル製品、たとえば、セルフォン、ラップトップコンピュータ、携帯情報端末(PDA)などは、通信およびマルチメディアプログラムなどのプログラムを実行する処理システムを利用する。そのような製品のための処理システムは、たとえば、単一のチップ上に構成された複数のプロセッサ、命令およびデータを記憶するための多層のキャッシュならびにメモリを含む複合メモリシステム、コントローラ、通信インターフェースなどの周辺デバイス、ならびに固定機能の論理ブロックを含む。同時に、ポータブル製品は、処理システムによる高性能の動作をサポートするためにしばしば必要とされるバッテリーの形態の限られたエネルギー源、および機能性が増加するとともに、ますます大きくなるメモリ容量を有する。そのような懸念は、やはり全体的に削減されたエネルギー消費量で動作するように効率的な設計によって開発されているパーソナルコンピュータ製品に及ぶ。
そのようなポータブルシステムでは、一般に、低ドロップアウト(LDO)レギュレータとも呼ばれる1つまたは複数のLDO電圧レギュレータが電源管理チップ上に組み込まれ、1つまたは複数のチップ上の回路に対する1つまたは複数の電圧を調整する。複数のLDOレギュレータの各LDOレギュレータを使用して、特定の電源領域内で回路に対する電圧を調整する。また、各電源領域は、広範囲の周波数にわたって変わる広範囲の負荷に遭遇することがある。たとえば、ビデオキャプチャー、モデム機能、およびユーザインターフェースなどの一体化された機能を有するポータブルセルフォンデバイスでは、プロセッサのクロック周波数は、電力使用量を最適化するために目下のタスクに合わせて調節される。タスクは、電話機の使用法によって変わるため、LDOレギュレータが応答しなければならない負荷は、常に変動し、様々なオンチップ機能のプログラム使用に応じて高い周波数で変動することがある。
たとえばデジタルシグナルプロセッサ回路などの回路をスリープ状態から立ち上げる際の、負荷を変動させることに関連付けられた特定の問題は、回路に対する電源電圧が動作電圧レベル未満に降下する電圧アンダーシュートである。電圧降下が十分に大きい場合、回路は、たとえば、既存の動作状態を変化させることによって、誤動作に見舞われることがある。この問題に対処する一手法は、LDOレギュレータの出力に大きな外部キャパシタを使用して、その電圧を安定化させることであった。結果として、ある電源領域のLDOレギュレータをターゲット回路に組み込むには、大きな外部キャパシタのための外部ピンが必要となる。また、LDOレギュレータを効率的に動作させるためには、外部ピンは、低インダクタンスであることが求められ、パッケージおよび設計要件が難しくなる。大きなインダクタンスは、電流の流れを妨げ、システムを機能させないようにする可能性がある電圧アンダーシュートの原因となる。インピーダンスは、インダクタンス(L)*dI/dt(電流の変化率)に等しいため、大きなインピーダンスは、外部キャップからチップ上に流れる電流を制限する。一旦、オンチップキャップからの電荷が、オンチップキャップが充填されていない程度にまで使い尽くされ、負荷電流が、限られた帯域幅のためにLDOレギュレータによって、または大きなリードインダクタンスのために外部キャップによって供給されなくなると、プロセッサ電源は、必要とされるレベル未満に降下し、それによって回路のタイミングエラー、したがって機能的なエラーを引き起こすことがある。
たとえば、図1は、従来技術の低ドロップアウト(LDO)レギュレータサブシステム100を示す。LDOレギュレータサブシステム100は、負荷電流(Iload)106を備えた回路を有するシステムチップ102内に組み込まれたLDOレギュレータ104を含む。LDOレギュレータの電圧出力Vload108は、パッケージピンインダクタンス112を有するシステムチップパッケージのパッケージピン110に導かれ、このパッケージピンインダクタンス112は、一般に2ナノヘンリー(nH)〜20nHの範囲にあるが、好ましくは0.3nH未満となるように設計されるべきである。パッケージピン110は、外部キャパシタ(Cext)114に接続される。負荷電流(Iload)106に応じて、Cext114は、一般に2マイクロファラッド(μF)〜20μFの範囲にある。したがって、LDOレギュレータが組み込まれた複数の電源領域を有するチップは、パッケージピン110などの各ピンが好ましくは0.3nH未満の低いインダクタンスを有する複数のピン、および各々がたとえば、2μF〜20μFの範囲にある複数のキャパシタに対するボード上のスペースを必要とする。
本開示は、そのいくつかの態様の中で、埋込み型電圧調整のためのより効率的な方法および装置を提供し、負荷変動に際して生じるアンダーシュート電圧の問題を低減させる、または除去することが望ましいことを確認する。そのような目的に対し、本発明の実施形態は、低ドロップアウト調整のための方法を扱う。デジタルアナログ変換器(DAC)は、システム回路によって供給される事前通知信号に応答してイネーブルにされ、事前通知信号が電流増加を必要とする負荷の変動が所定期間の後に開始されようとしていることを示す。DACによって提供される電流を低ドロップアウト(LDO)レギュレータによって提供される電流と合成してシステム回路に供給し、システム回路に対する電圧アンダーシュートを以下でさらに扱うように低減させ、または除去する。
別の実施形態は、低ドロップアウト調整のための装置を扱う。低ドロップアウト(LDO)レギュレータは、電圧および電流の線形調整を行うように構成される。デジタル支援レギュレータは、LDOレギュレータに結合され、電圧および電流のデジタル支援調整を行うように構成される。システム回路は、デジタル支援レギュレータおよびLDOレギュレータに結合され、電源電圧および電流を受け取る。システム回路は、デジタル支援レギュレータが負荷変動によって必要とされるシステム回路への電流を供給するのに間に合うように、差し迫った負荷変動をデジタル支援レギュレータに通知するように構成された事前通知回路を有する。
別の実施形態は、システム支援低ドロップアウト調整のための装置を扱う。事前通知回路を有するシステム回路は、負荷変動が所定期間の後に起ころうとしているという事前通知信号を生成するように構成される。低ドロップアウト(LDO)レギュレータは、システム回路に対する電圧および電流の線形調整を行うように構成され、事前通知信号を受け取り、事前通知信号に応答して負荷変動の時間中にLDOレギュレータの帯域幅を拡大するようにシステム回路に結合される。
別の実施形態は、コンピュータ可読プログラムデータおよびコードによってコード化されたコンピュータ可読非一時的媒体を扱う。デジタルアナログ変換器(DAC)は、システム回路によって供給される事前通知信号に応答してイネーブルにされ、事前通知信号が電流増加を必要とする負荷の変動が所定期間の後に開始されようとしていることを示す。DACによって提供される電流を低ドロップアウト(LDO)レギュレータによって提供される電流と合成してシステム回路に供給し、システム回路に対する電圧アンダーシュートを低減させる、または除去する。
別の実施形態は、低ドロップアウト調整のための装置を扱う。電圧および電流のデジタル支援調整のための手段が利用される。デジタル調整手段に結合され、デジタル調整手段とともに動作するように構成された電圧および電流の線形調整のための手段が利用される。負荷変動によって必要とされるシステム回路への電流を供給するのに間に合うように、差し迫った負荷変動をデジタル調整手段に事前通知を行うための手段が利用される。
さらなる実施形態は、システム支援低ドロップアウト調整のための装置を扱う。負荷変動が所定期間の後に起ころうとしているという事前通知信号を生成するための手段が利用される。事前通知信号を受け取り、事前通知信号に応答して負荷変動の時間中にLDOレギュレータの帯域幅を拡大するための手段が利用される。
本発明の他の実施形態は、本発明の様々な実施形態が例示によって示され説明される以下の詳細な説明から当業者には容易に明らかになるであろうことが理解される。認識されるであろうが、本発明は、他のおよび異なる実施形態が可能であり、本発明のいくつかの詳細は、すべて本発明の趣旨および範囲から逸脱せずに、様々な他の点において修正が可能である。したがって、図面および詳細な説明は、本質的に例示と見なされるべきであり、限定と見なされるべきではない。
本発明の様々な態様は、例として、かつ限定することなく添付図面において示される。
従来技術の低ドロップアウトレギュレータサブシステムである。 デジタル支援LDOレギュレータサブシステムである。 デジタル支援LDOレギュレータの動作を示すタイミング図である。 例示的なシステム支援LDOレギュレータである。 本発明の実施形態による例示的なデジタル支援LDOレギュレータを利用するポータブルデバイスの特定の実施形態である。
添付図面に関連して以下に述べる詳細な説明は、本発明の様々な例示的な実施形態について説明することが意図されており、本発明を実行することができる唯一の実施形態を表すようには意図されていない。詳細な説明は、本発明についての完全な理解を提供する目的で具体的な詳細を含む。しかし、本発明がこれらの具体的な詳細なしに実行され得ることは当業者には明らかであろう。場合によっては、よく知られた構造および構成要素は、本発明の概念を不明瞭にしないようにするためにブロック図の形態で示される。
パッケージピン要件、外部の大きなキャパシタに対するボード上のスペース、電圧アンダーシュートなどの問題に対処するために、図2に示すように電圧調整を行うことに対する異なる手法が利用される。図2は、システムチップ202内に組み込まれたデジタル支援レギュレータ203とLDOレギュレータ205とを組み合わせた例示的なデジタル支援LDOレギュレータサブシステム200を示す。デジタル支援レギュレータ203は、プロセッサ複合体などのシステム回路208を有するシステムチップ202内に、LDOレギュレータ205とともに組み込まれた、デジタルコントローラ204、電流アナログデジタル変換器(ADC)206、およびトランジスタ集合体207を含む。デジタルコントローラ204内の動作は、クロック226によってクロック制御され、その周波数は、LDOレギュレータ205内の各デバイスおよびトランジスタ集合体207の応答時間に基づいて、たとえば、20MHzに選択される。デジタルコントローラ204は、システム回路への電流の供給を制御するため、有限ステートマシンによって動作してもよく、または事前通知信号およびデジタルLDO動作情報に応答する、プログラムを実行するプロセッサによって動作してもよい。デジタル支援レギュレータ203と、LDO205とも略記されるLDOレギュレータ205との組合せによって生成された電圧Vdd_load209がシステム回路208に供給される。
デジタルコントローラ204およびトランジスタ集合体207は、一体化された電流デジタルアナログコンバータ(IDAC)として、ならびにLDOレギュレータ205および電流ADC206と並列に動作するように構成される。たとえば、トランジスタ集合体207は、システム回路208用の電源電圧Vdd_load209においてLDO出力デバイス216と結合されている。事前通知信号218は、負荷変動が短い期間内に起こるであろうことを示すシステム回路208によって、たとえば、プロセッサ回路によって、または有限ステートマシン回路によって提供される。たとえば、マルチメディアサブシステムなどのオンチップ複合機能をイネーブルにするプログラムに応答するシステム回路208は、そのようなイネーブルが行われる前に事前通知信号218を発行することができる。たとえば、20ナノ秒(ns)で50マイクロアンペア(μA)から100ミリアンペア(mA)まで上昇する負荷変動の通知を、負荷変動の15ns前に送ることができる。15nsの期間は、IDAC204/207のターンオン時間に依存する。IDAC204/207のターンオン時間よりも長い事前通知のための期間も、適正動作のために許容される。トランジスタ集合体207は、事前通知信号218に応答してオンになり、LDO出力デバイス216と並列にシステム回路208に電圧および電流を供給する。たとえば、事前通知信号218を受け取ると、デジタルコントローラ204は、トランジスタ集合体207に制御(Ctrl)信号228を供給し、この制御(Ctrl)信号228がトランジスタ集合体207を駆動してシステム回路の電源電圧Vdd_load209をチップの入力電源電圧Vddext219に向かって引き上げる。デジタルコントローラ204は、どれだけの電流216が供給されているかを示す電流ADC206からの入力を取得し、Vdd_load209の電圧をシステム回路208の指定された動作電圧に下降させる制御を行い、この指定された動作電圧は、たとえば、電力制御のためにVddextよりも低い電圧にあってもよい。適正な動作電圧に達し、いかなるアンダーシュートの問題も除去されると、デジタルコントローラ204は、電流ADC206の出力および事前通知信号218を追跡して供給されるべきデジタル支援電流の量を制御する。一般に、デジタルコントローラ204およびトランジスタ集合体207は、静的な低周波の電流要求を処理するが、LDO205は、高周波の動的な電流要求を処理する。
別の実施形態では、IDAC204およびトランジスタ集合体207は、電流ADC回路206によってIDAC204およびトランジスタ集合体207が提供する電流と、LDOレギュレータによって提供される電流のバランスをとる。IDAC204/207は、電流ADC206からの入力を取得し、要求される静的なまたはゆっくりと変わる電流を供給する。IDAC204/207は、LDO205と組み合わせて使用され、所定の電流しきい値に基づいてLDO205が供給するLDOの容量を拡大する。LDOからの電流は、3つの範囲に分割され得る。要求される電流が高い所定のしきい値を超える場合、電流ADC206は、出力コード11を生成し、IDACコントローラ204は、トランジスタ集合体207内のより多くのユニットをONに切り替え、LDO205から供給されている電流の量を減らす。このプロセスは、LDO電流が高いしきい値未満に降下し、電流ADC206が出力コード01を生成するまで継続する。別の動作シナリオでは、LDO205が低い方のしきい値未満の電流を供給する場合、電流ADC206は、出力コード00を生成する。この00のコードに基づいて、IDACコントローラ204は、電流ADC206が出力コード01を生成するまで、またはトランジスタ集合体207内のすべてのIDACユニットがOFFになるまで、トランジスタ集合体207内のユニットをターンオフし続ける。静的な電流に対して、LDOが供出する電流の範囲は、前もって決められている。IDAC204/207は、静的な電流容量を大きく拡大し、たとえば、高速-高速(FF)プロセスのコーナおよび摂氏110度で生じることがある、300mAに近接するリークなどの、オンチップのリークによって消費される電流の供給をサポートする。この組合せによって、高度な準備完了状態が提供され、IDAC204/207の迅速な応答時間が、生じる可能性のあるドラスティックで高速の動的負荷変動を有するLDOレギュレータ205を支援することができるようになる。したがって、デジタル支援レギュレータとLDOレギュレータとの組合せは、パッケージピン要件、外部の大きなキャパシタに対するボード上のスペース、および電圧アンダーシュートの問題に対処し、電流供出容量を拡大して、アナログLDOが単独で取り扱うことができる場合に比べてはるかに大きな負荷電流範囲でLDOを安定化させる。LDOレギュレータは、あらかじめ指定された電流容量に設計されているが、IDACレギュレータの電流容量は、安定性の懸念を生じさせることなく拡大され得る。
電流ADC206は、単一ビットを供給する単一のしきい値コンパレータ、または所望される制御のきめ細かさに応じて複数ビットを提供する複数のしきい値コンパレータを用いて構成されてもよい。電流ADC206によってモニタされるIref電流222によって決定されるようなLDOレギュレータの電流が増加するとともに、電流ADC206は、LDO205を通り抜ける電流をデジタルコントローラ204がモニタするデジタルビットに変換する。LDOがあまりにも多くの電流を供給し始める場合、デジタルコントローラ204は、トランジスタ集合体207のIDAC電流を増加させ、その結果LDO電流が所定の最大値未満に、または所定の最大値にまで低下する。その逆も真であり、LDO205があまりにも小さな電流を供給している場合は、LDOが所定の最小電流よりも多い電流を供給するまでIDAC電流を低下させる。プロセッサ負荷224からの負荷電流が最小電流よりも小さい場合、トランジスタ集合体207は、完全にオフとなり、電流はすべてLDO205から供給される。また、LDO205は、生じる可能性のあるあらゆる高速の過渡電流を供給する。
トランジスタ集合体207は、電流を増減させるようにグループで制御される複数のトランジスタの構成である。たとえば、トランジスタ集合体207は、各グループが25個のトランジスタからなる64個のグループから構成されてもよく、その結果トランジスタの各グループがCtrl信号228を介してデジタルコントローラ204よって制御される。トランジスタのグループは、ユニットとも呼ばれる。トランジスタ集合体207は、LDOのパストランジスタ216のサイズを基準としてサイズが調整される。各デバイスは、ゲート長/幅/フィンガー/多重度の点で同じ小さなユニットと一致する。トランジスタのユニットサイズは、電流ADCのステップサイズおよびクロック周波数を併用した場合に、滑らかな電流の流れが提供されるように選ばれる。したがって、アナログ制御ループとデジタル制御ループとの競合はない。各IDACグループ内のトランジスタの数は、トランジスタ集合体207が処理することを期待される、予期される最大電流によって決定される。トランジスタの数は、一般にその他の要因によって限定されない。しかしながら、トランジスタ集合体207のほんの少数のグループのみは、アンダーシュートの制御に使用される。デジタルコントローラ204は、たとえば、シフトレジスタによって制御される。少数の、たとえば、48個のIDACユニットは、事前通知信号218を受け取ると、完全にオンとなり、電流変動による電圧降下を低減させる。この少数は、高速の遷移を行うことができ、したがって、システムが通常の調整に遷移するのにかかる時間を短縮することができる。IDACユニットの他のトランジスタは、検出されたリーク電流に基づいてデジタルコントローラ204によってオンにされる。トランジスタ集合体207内の様々な数のトランジスタのグループを使用することによって、デジタルコントローラ204は、要求される応答に応じて電圧を上昇または下降させることができる。同様の仕方で、LDOレギュレータの電流が負荷電流に応じて減少するにつれ、デジタルコントローラ204は、電流ADC206によって決定されるようなトランジスタ集合体207によって供給される出力電流を減少させる。たとえば、2つのしきい値コンパレータから構成される2ビットの電流ADC206に関し、「00」の出力コードは、出力コードが01になるまでIDAC出力を減少させ、「01」の出力コードによってIDAC電流を現在のレベルに維持することを示す。IDAC出力は、所定の電流容量を供給し、「11」の出力コードによって、IDAC出力は、コードが01になるまで増加する。今のところ、「10」のADC206出力コードは、目下の実施態様においては留保され、生じることはない。
図3は、デジタル支援LDOレギュレータの動作を示すタイミング図300である。タイミング図300は、25ナノ秒(ns)間隔に分割されたタイムスケール304、および図2のデジタル支援LDOレギュレータサブシステム200で利用される5つの信号を示す。これらの信号には、デジタルコントローラ204内の動作をクロック制御するために使用されるクロック226、負荷電流(Iload)224、事前通知信号218、調整された出力電圧Vdd_load209、およびトランジスタ集合体207に対する制御(Ctrl)信号228が含まれる。時間0.0の開始の基準点では、20MHzクロックとして示されるクロック226が動作しており、負荷電流224は、50マイクロアンペア(μA)のレベルにあり、システム回路208に対する電圧Vdd_load209は、0.5ボルト(V)の低レベルにあり、スリープモード、および回路が事前通知信号218を生成するなどの最低限の回路動作をサポートする。LDOレギュレータ205は、Vdd_load209を駆動している。時間ゼロで、事前通知信号218およびトランジスタ集合体のCtrl信号228は、両方ともオフである。トランジスタ集合体のCtrl信号228は、16進数または2進数によって表わされるような、デジタルコード値によって表わされる複数の制御信号である。デジタルコード値は、トランジスタ集合体207内のどれだけのIDACユニットがオンであるかを示す。たとえば、完全にオンの期間では、トランジスタ集合体のCtrl信号228は、48個のIDACユニットをオンにするコードに設定されている。電流要求が減少する場合、デジタルコードは、異なる値に減少し、それに応じて48個のIDACユニットのうちの少なくとも1つをオフにする。この減少は、電流ADC206の出力コードが、たとえば、01になるまで、継続する。
システム回路がオンになるのを予期して、事前通知信号218は、時間125ns(306)でオンになる。事前ON(pre-ON)の事前通知信号218を受け取ると、デジタルコントローラ204は、トランジスタ集合体のCtrl信号228を駆動してトランジスタ集合体207をオンにし、このことが遷移308によって強調表示されている。期間306中の完全にオフのコードから期間316中の完全にオンのコードに変化するCtrl信号228に応答して、Vdd_load209は、遷移310によって強調表示されているよう、完全にオンのレベルに、たとえば、このシナリオでは1.0ボルトに上昇する。システム回路208は、事前通知信号218の生成から指定された期間遅延312して、たとえば、50ns後にオンになる。遅延312は、異なるシステムにおいて異なり、トランジスタ集合体207の選択された一部分が、負荷が増加する前に完全にオンとなるように選ばれる。また、遅延312は、Vdd_load電圧を所望のレベルまで上昇させることを考慮に入れなければならない場合がある。システム回路208への負荷電流Iload224は、50μAレベルから200ミリアンペア(mA)レベルまでおよそ20ns(314)で上昇する。そのような急速な電流サージは、一般に、図1に示すLDOレギュレータ104などの従来技術のシステムでは、著しい電圧アンダーシュートを引き起こす。図2のデジタル支援LDOレギュレータサブシステム200では、この200mAマイナス50μAの電流変動の大部分がトランジスタ集合体207を通して供給され、したがって電圧アンダーシュートの発生が防止される。
負荷変動のいかなる影響をも落ち着かせることが可能な時間遅延316の後、デジタルコントローラ204は、たとえば、電流ADC206に応答してトランジスタ集合体207内のトランジスタのグループのサブセットをオフにすることによって、トランジスタ集合体207を駆動するCtrl信号228を低減させる。トランジスタ集合体207を駆動するトランジスタが少なくなることによって、Vdd_load209は、システム回路208によって要求される0.8ボルトなどの動作電圧レベルにまで低減し、この電圧レベルがLDO205によって制御される。電圧を動作レベルまで下降させる遅延318は、IDAC204/207の設計、およびシステム要求による負荷電流レベルによって決定される。事前通知信号218も除去され、このことは、デジタルコントローラ204が来たるべき負荷変動の通知を受け取ったということを保証するのに十分な時間の後、生じ得る。たとえば、事前通知信号218は、一般に2つまたは3つのクロックサイクルが続くイベントトリガパルスであってもよい。システムは、ここでトランジスタ集合体207によって供給される電流の一部およびLDOレギュレータ205による一部によって、バランスがとられたモードで動作する。
図4は、LDOレギュレータ402およびプロセッサ回路404などの負荷またはシステム回路を備える例示的なシステム支援LDOレギュレータサブシステム400を示す。LDOレギュレータ402の帯域幅は、事前通知信号406を使用して遷移領域でのLDOレギュレータのバイアス電流を増加させることによって拡大される。LDOレギュレータ402は、デバイスM1〜M8に相当する誤差増幅器を備え、ミラー補償キャパシタCc408を使用してLDOレギュレータを安定化させる。Cc408と組み合わせて可変抵抗回路Rc410は、プロセッサ回路404によって必要とされる特定の負荷電流に対する補償を行う。一旦負荷電流が変わると、Mpassトランジスタ412に関連付けられた極(pole)が著しく変わる。可変抵抗回路Rc410の値は、Mpass電流の変動を追跡するようになされ、そのため、全体として、LDOレギュレータ402は、たとえば、5μAから200mAまで変わることがある広範囲の負荷電流に対して安定である。
図5は、本発明の実施形態による複数の例示的なデジタル支援LDOレギュレータ5121、5122、...、512Nを利用するポータブルデバイス500の特定の実施形態を示す。図5は、ポータブルデバイスの実時間性要求を満たすように構成された汎用スレッド(GPT:general purpose thread)プロセッサ536およびコプロセッサ538を備えるデュアルプロセッサコアを有するポータブルデバイス500を示す。ポータブルデバイス500は、ワイヤレス電子デバイスであってもよく、ソフトウェア命令510を有するシステムメモリ508に結合されたプロセッサ複合体506を含むシステムコア504を含んでもよい。ポータブルデバイス500は、電源515、アンテナ516、キーボードなどの入力デバイス518、液晶ディスプレイLCDなどのディスプレイ520、ビデオ能力を有する1つまたは2つのカメラ522、スピーカ524、およびマイクロフォン526を備える。また、システムコア504は、ワイヤレスインターフェース528、ディスプレイコントローラ530、カメラインターフェース532、およびコーデック534を含む。プロセッサ複合体506は、ローカルのレベル1命令およびデータキャッシュ549を有するGPTプロセッサ536、ならびにレベル1ベクトルメモリ554を有するコプロセッサ(CoP)538のデュアルコア構成を含む。また、プロセッサ複合体506は、モデムサブシステム(MSS)540、フラッシュコントローラ544、フラッシュデバイス546、マルチメディアサブシステム548、キャッシュ部分と密結合メモリ(TCM:tightly coupled memory)部分とに分割されてもよいレベル2(L2)キャッシュ密結合メモリ(TCM)部分550、およびメモリコントローラ552を含んでもよい。フラッシュデバイス546は、取外し可能なフラッシュメモリを適切に含んでもよく、あるいはまた組込みメモリであってもよい。
例示する例では、GPTプロセッサ536およびCoP538は、L1 I&Dキャッシュ549、L2キャッシュ/TCM550のメモリに、およびシステムメモリ508に記憶されたデータまたはプログラム命令にアクセスして、システム動作のために要求されるようなデータトランザクションを行うように構成される。
ワイヤレスインターフェース528は、アンテナ516およびワイヤレスインターフェース528を介して受信したワイヤレスデータがMSS540に提供され、CoP538およびGPTプロセッサ536と共有され得るように、プロセッサ複合体506およびワイヤレスアンテナ516に結合されてもよい。カメラインターフェース532は、プロセッサ複合体506に結合され、1つまたは複数のカメラ、たとえば、ビデオ能力を備えたカメラ522にも結合される。ディスプレイコントローラ530は、プロセッサ複合体506およびディスプレイデバイス520に結合される。コーダ/デコーダ(コーデック)534もプロセッサ複合体506に結合される。1対のステレオスピーカを備えてもよいスピーカ524およびマイクロフォン526は、コーデック534に結合される。周辺デバイスおよびそれらに関連付けられたインターフェースは、例示であって、量または能力に制限はない。たとえば、入力デバイス518は、ユニバーサルシリアルバス(USB)インターフェースなど、QWERTYスタイルキーボード、アルファニューメリックキーボード、および特定のデバイスにおいて個別に、または異なるデバイスにおいて組み合わされて実装されてもよいテンキーパッドを含むことができる。
GPTプロセッサ536およびCoP538は、ソフトウェア命令510を実行するように構成され、このソフトウェア命令510は、システムメモリ508などの非一時的コンピュータ可読媒体に記憶され、デュアルコアプロセッサ536および538などのコンピュータに、システム動作によって要求されるようなデータトランザクションを行わせるプログラムを実行させるように実行可能である。GPTプロセッサ536およびCoP538は、ソフトウェア命令510を実行し、異なるレベルのキャッシュメモリ、たとえば、L1命令およびデータキャッシュ549、ならびにシステムメモリ508からアクセスされるデータで動作するように構成される。
特定の実施形態において、システムコア504は、システムインパッケージ内に、またはシステムオンチップデバイス上に物理的に構築される。特定の実施形態において、システムオンチップデバイスとして構築されるシステムコア504は、図5に示すように、電源515、ワイヤレスアンテナ516、入力デバイス518、ディスプレイデバイス520、(1つまたは複数)カメラ522、スピーカ524、マイクロフォン526に物理的に結合され、取外し可能なフラッシュデバイス546に結合されることもある。電源515は、各々がシステムオンチップデバイス上の1つまたは複数の異なる電源領域の異なる回路に電圧および電流を供給する複数のN個の例示的なデジタル支援LDOレギュレータ5121、5122、...、512Nに結合される。デジタル支援LDOレギュレータ5121、5122、...、512Nの各々は、デジタルコントローラ204、LDOレギュレータ205、電流ADC206、およびトランジスタ集合体207を備える図2のデジタル支援LDOレギュレータに相当する。
本明細書に記載される実施形態によるポータブルデバイス500は、様々な電子デバイス、たとえば、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、タブレット、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、データまたはコンピュータ命令を記憶または検索する任意のその他のデバイス、あるいはそれらの任意の組合せに組み込まれてもよい。
本明細書に開示される実施形態に関連して記載された様々な例示的な論理ブロック、モジュール、回路、要素、または構成要素は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブルロジック部品、個別のゲートもしくはトランジスタロジック、個別のハードウェア部品、または本明細書に記載された機能を行うように設計されたそれらの任意の組合せを用いて実施されても、あるいは行われてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。また、プロセッサは、コンピューティング部品の組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つまたは複数のマイクロプロセッサ、または所望の用途に適切な任意のその他のそのような構成として実施されてもよい。
図5のデュアルコアプロセッサ536および538は、プログラムの制御の下で実時間タスクを処理するために、マルチプロセッサシステムにおいてデータトランザクションを先取りするのを可能にする命令を実行するように構成されてもよい。コンピュータ可読非一時的記憶媒体に記憶されたプログラムは、プロセッサ複合体506とローカルに直接関連付けられてもよく、たとえば、命令およびデータキャッシュ549を介して利用可能であってもよく、または特定の入力デバイス518またはワイヤレスインターフェース528を介してアクセス可能であってもよい。また、入力デバイス518またはワイヤレスインターフェース528は、たとえば、プロセッサとローカルに直接関連付けられたメモリデバイス、たとえばプロセッサのローカルのデータキャッシュに存在するデータにアクセスすることができ、またはシステムメモリ508からアクセス可能である。本明細書に開示される様々な実施形態に関連して記載された方法は、直接ハードウェアにおいて、プロセッサによって実行される1つまたは複数のプログラムを有するソフトウェアモジュールにおいて、またはこの2つの組合せにおいて具現化されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、ダイナミックランダムアクセスメモリ(DRAM)、同期型ダイナミックランダムアクセスメモリ(SDRAM)、フラッシュメモリ、読み取り専用メモリ(ROM)、消去可能プログラマブル読み取り専用メモリ(EPROM)、電気的消去可能プログラマブル読み取り専用メモリ(EEPROM)、ハードディスク、取外し可能ディスク、コンパクトディスク(CD)-ROM、デジタルビデオディスク(DVD)、または当技術分野で知られている任意のその他の形態の非一時的記憶媒体に存在してもよい。非一時的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合されてもよい。代わりに、記憶媒体は、プロセッサと一体であってもよい。
本発明は、プロセッサシステムで使用するための例示的な実施形態の文脈で開示されているが、上記の議論および以下の特許請求の範囲と矛盾することなく当業者によって種々様々の実施態様が用いられてもよいことを認識されるであろう。たとえば、固定機能の実施も本発明の様々な実施形態を利用することができる。
100 LDOレギュレータサブシステム
102 システムチップ
104 LDOレギュレータ
106 負荷電流
108 電圧出力
110 パッケージピン
112 インダクタンス
114 外部キャパシタ
200 デジタル支援LDOレギュレータサブシステム
202 システムチップ
203 デジタル支援レギュレータ
204 デジタルコントローラ
205 LDOレギュレータ
206 電流ADC
207 トランジスタ集合体
208 システム回路
209 電源電圧
210 誤差増幅器
212 バッファ
216 LDO出力デバイス
218 事前通知信号
219 入力電源電圧
222 Iref電流
224 プロセッサ負荷
226 クロック
228 トランジスタ集合体のCtrl信号
300 タイミング図
306 期間
310 遷移
312 遅延
316 期間
318 遅延
400 システム支援LDOレギュレータサブシステム
402 LDOレギュレータ
404 プロセッサ回路
406 事前通知信号
408 キャパシタ
410 可変抵抗回路
412 Mpassトランジスタ
500 ポータブルデバイス
504 システムコア
506 プロセッサ複合体
508 システムメモリ
510 ソフトウェア命令
5121 デジタルLDOレギュレータ
5122 デジタルLDOレギュレータ
512N デジタルLDOレギュレータ
515 電源
516 アンテナ
518 入力デバイス
520 ディスプレイ
522 カメラ
524 スピーカ
526 マイクロフォン
528 ワイヤレスインターフェース
530 ディスプレイコントローラ
532 カメラインターフェース
534 コーデック
536 GPTプロセッサ
538 コプロセッサ
540 モデムサブシステム
544 フラッシュコントローラ
546 フラッシュデバイス
548 マルチメディアサブシステム
549 レベル1命令およびデータキャッシュ
550 レベル2(L2)キャッシュ密結合メモリ(TCM)部分
552 メモリコントローラ
554 L1ベクトルメモリ

Claims (21)

  1. システム回路によって供給される事前通知信号に応答してデジタルアナログ変換器(DAC)をイネーブルにするステップであって、前記事前通知信号が電流増加を必要とする負荷の変動が所定期間の後に開始されようとしていることを示す、ステップと、
    前記DACによって提供される電流を低ドロップアウト(LDO)レギュレータによって提供される電流と合成して前記システム回路に供給するステップであって、前記システム回路に対する電圧アンダーシュートを低減させる、または除去する、ステップと
    を含む、低ドロップアウト調整のための方法。
  2. 前記DACによって提供される前記電流が、前記システム回路に対する動作電圧に達するまで減少する、請求項1に記載の方法。
  3. 前記DACによって提供される前記電流が、所定の範囲内になるように前記LDOによって供給される残りの負荷電流とバランスをとるレベルにまで減少する、請求項1に記載の方法。
  4. 前記DACおよび前記LDOレギュレータが外部キャパシタへの外部パッケージピン接続を必要とせずに、前記システム回路内に組み込まれる、請求項3に記載の方法。
  5. 電流アナログデジタル変換器によって、前記LDOレギュレータによって提供される前記電流をモニタして、前記LDO出力電流が高すぎるか、または低すぎるかどうかを示すステップ、
    をさらに含む請求項1に記載の方法。
  6. 電流アナログデジタル変換器によって、前記LDOレギュレータによって提供される前記電流をモニタして、前記LDO出力電流が高すぎるか、中域の動作レベルか、または低すぎるかどうかを示すステップ、
    をさらに含む請求項1に記載の方法。
  7. 電圧および電流の線形調整を行うように構成された低ドロップアウト(LDO)レギュレータと、
    前記LDOレギュレータに結合され、電圧および電流のデジタル支援調整を行うように構成されたデジタル支援レギュレータと、
    電源電圧および電流を受け取るように前記デジタル支援レギュレータおよび前記LDOレギュレータに結合され、前記デジタル支援レギュレータが差し迫った負荷変動によって必要とされるシステム回路への電流を供給するのに間に合うように、前記負荷変動を前記デジタル支援レギュレータに通知するように構成された事前通知回路を有するシステム回路と
    を備える低ドロップアウト調整のための装置。
  8. 前記LDOレギュレータに関連付けられた電流をモニタし、前記LDOレギュレータによって提供される電流のレベルを表す情報をデジタルの形態で前記デジタルコントローラに提供するように構成された電流アナログデジタル変換器(IADC)、
    をさらに備える請求項7に記載の装置。
  9. 前記IADCが、
    LDO出力デバイスに関連付けられた電流をモニタし、前記LDOの出力電流が高すぎるか、または低すぎるかどうかを示すしきい値コンパレータ
    を備える、請求項8に記載の装置。
  10. 前記IADCが、
    前記LDO出力デバイスに関連付けられた電流をモニタし、前記LDOの出力電流が高すぎるか、中域の動作レベルか、または低すぎるかどうかを示すしきい値コンパレータ、
    を備える、請求項8に記載の装置。
  11. 前記トランジスタ集合体が、
    前記システム回路に供給される電流を増減させるように前記デジタルコントローラによってグループで制御される複数のトランジスタ、
    を備える、請求項7に記載の装置。
  12. 前記トランジスタ集合体が、前記デジタルコントローラによって駆動され、前記システム回路に対する前記電源電圧をチップの入力電源電圧に向かって引き上げる、請求項7に記載の装置。
  13. 前記デジタルコントローラが、前記LDOレギュレータがどれだけの電流を供給しているかを示す電流アナログデジタルコントローラからの入力を取得し、応答して、前記電源電圧を前記システム回路の指定された動作電圧に下降させる制御を行い、前記システム回路に対する電圧アンダーシュートを低減させる、または除去する、請求項7に記載の装置。
  14. 前記デジタルコントローラおよび前記トランジスタ集合体が前記システム回路の静的な電流要求を処理して前記LDOレギュレータが前記システム回路の高周波の動的な電流要求を処理する、請求項7に記載の装置。
  15. 前記デジタルコントローラおよび前記トランジスタ集合体が前記LDOレギュレータの静的な電流容量を拡大し、オンチップリークの供給をサポートする、請求項7に記載の装置。
  16. 負荷変動が所定期間の後に起こるであろうという事前通知信号を生成するように構成された事前通知回路を有するシステム回路と、
    前記システム回路に対する電圧および電流の線形調整を行うための、前記事前通知信号を受け取り、前記事前通知信号に応答して前記負荷変動の時間中に前記LDOレギュレータの帯域幅を拡大するように前記システム回路に結合された、低ドロップアウト(LDO)レギュレータと、
    を備えるシステム支援低ドロップアウト調整のための装置。
  17. 前記LDOレギュレータを安定化させるミラー補償キャパシタと、
    前記ミラー補償キャパシタと組み合わせて前記システム回路によって必要とされる特定の負荷電流に対する補償を行う可変抵抗回路と、
    をさらに備える請求項16に記載の装置。
  18. 前記可変抵抗回路の値が前記システム回路に対する前記負荷電流の前記変動を追跡し、前記LDOレギュレータが広範囲の電流要求にわたって安定した電流供給を行う、請求項17に記載の装置。
  19. システム回路によって供給される事前通知信号に応答してデジタルアナログ変換器(DAC)をイネーブルにすることであって、前記事前通知信号が、電流増加を必要とする負荷の変動が所定期間の後に開始されようとしていることを示す、イネーブルにすることと、
    前記イネーブルにされたDACによって提供される電流を低ドロップアウト(LDO)レギュレータによって提供される電流と合成して前記システム回路に供給することであって、前記システム回路に対する電圧アンダーシュートを低減させる、または除去することと
    を行うように、実行されたときに動作可能なコンピュータ可読プログラムデータおよびコードよってコード化されたコンピュータ可読非一時的記録媒体。
  20. 電圧および電流のデジタル支援調整のための手段と、
    前記デジタル調整手段に結合され、前記デジタル調整手段とともに動作するように構成された電圧および電流の線形調整のための手段と、
    差し迫った負荷変動によって必要とされる前記システム回路への電流を供給するのに間に合うように、前記負荷変動を前記デジタル調整手段に事前通知を行うための手段と、
    を備える低ドロップアウト調整のための装置。
  21. 負荷変動が所定期間の後に起こるであろうという事前通知信号を生成するための手段と、
    前記事前通知信号を受け取り、前記事前通知信号に応答して前記負荷変動の時間中に前記LDOレギュレータの帯域幅を拡大するための手段と、
    を備えるシステム支援低ドロップアウト調整のための装置。
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