KR102083073B1 - 디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치 - Google Patents

디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치 Download PDF

Info

Publication number
KR102083073B1
KR102083073B1 KR1020180010502A KR20180010502A KR102083073B1 KR 102083073 B1 KR102083073 B1 KR 102083073B1 KR 1020180010502 A KR1020180010502 A KR 1020180010502A KR 20180010502 A KR20180010502 A KR 20180010502A KR 102083073 B1 KR102083073 B1 KR 102083073B1
Authority
KR
South Korea
Prior art keywords
clock
value
comparator
ldo regulator
shift register
Prior art date
Application number
KR1020180010502A
Other languages
English (en)
Other versions
KR20190091674A (ko
Inventor
양병도
우기찬
김미정
김대진
김태형
Original Assignee
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충북대학교 산학협력단 filed Critical 충북대학교 산학협력단
Priority to KR1020180010502A priority Critical patent/KR102083073B1/ko
Publication of KR20190091674A publication Critical patent/KR20190091674A/ko
Application granted granted Critical
Publication of KR102083073B1 publication Critical patent/KR102083073B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

디지털 LDO 레귤레이터 제어 방법 및 디지털 LDO 레귤레이터 제어 장치가 개시된다. 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 방법은, 클럭의 입력에 연동하여, 트리거 신호를 발생하는 단계와, 복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기에서의 결과값을, 시프트 레지스터로 출력하는 단계, 및 상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정하는 단계를 포함한다.

Description

디지털 LDO 레귤레이터 제어 방법 및 디지털 LDO 레귤레이터 제어 장치{METHOD AND DEVICE FOR CONTROLLING DIGITAL LDO REGULATOR}
본 발명은 디지털 LDO(LOW DROP OUT) 레귤레이터 제어 기술에 관한 것으로, 클럭의 상승 엣지와 하강 엣지에서 복수의 비교기 중 어느 하나가 항상 트리거 하여 기존 보다 빠른 응답 속도로 출력 전압의 크기를 조정하는 디지털 LDO 레귤레이터 제어 방법 및 디지털 LDO 레귤레이터 제어 장치에 관한 것이다.
도 1은 종래의 일실시예에 따른 디지털 LDO 레귤레이터를 도시한 도면이다.
도 1을 참조하면, 종래의 일실시예에 따른 디지털 LDO 레귤레이터(100)는, 단일의 비교기(CMP)(110)와, 시프트 레지스터(shift register)(120) 및 복수 개의 P형 금속 산화막 반도체(pMOS)(130)를 포함하여 구성될 수 있다.
부하전류(ILOAD)가, 복수 개의 pMOS로부터 공급되는 전류 보다 크거나 작을 경우, 디지털 LDO 레귤레이터(100)에서 출력되는 출력 전압(VOUT)은, 감소하거나 증가할 수 있다.
이 경우, 비교기(CMP)(110)는 출력 전압(VOUT)과 기준 전압(VREF)을 비교한 결과값을 시프트 레지스터(120)를 통해 P형 금속 산화막 반도체(pMOS)(130)로 전달하여, pMOS(130)를 하나씩 켜거나 꺼지도록 할 수 있다.
이처럼, 디지털 LDO 레귤레이터(100)는 P형 금속 산화막 반도체(pMOS)(130)로부터 공급되는 전류를 키우거나 줄이는 조정을 함으로써, pMOS(130)로부터 공급되는 전류와 부하 전류가 같아지도록 할 수 있다. 그 결과, 출력 전압은 기준 전압으로 일정하게 유지될 수 있다.
도 2는 종래의 일실시예에 따른 디지털 LDO 레귤레이터에서, 비교기의 내부 구성을 도시한 도면이다.
도 2를 참조하면, 기존의 디지털 레귤레이터(100)에서 이용되는 단일의 비교기(110)는, 클럭(CLK)의 상승 엣지에서만 출력 전압과 기준 전압의 비교를 수행하고, 비교한 결과값(CMPOUT)을 시프트 레지스터(120)로 출력하는 구조를 가질 수 있다.
도 3은 종래의 일실시예에 따른 디지털 LDO 레귤레이터에서, 시프트 레지스터의 내부 구성을 도시한 도면이다.
도 3을 참조하면, 기존의 디지털 레귤레이터(100)에서 이용되는 시프트 레지스터(120)는, 비교기(110)로부터 결과값(CMPOUT)이 출력되면, 기 출력된 이전 결과값(Q0 ~ QN)을 좌/우로 하나씩 이동시킬 수 있다.
이처럼, 기존의 디지털 레귤레이터(100)는, 부하전류(ILOAD)가 급격히 바뀌었을 때, 단지 클럭(CLK)의 상승 엣지에서만 pMOS(130)의 활성화 개수를 조절할 수 있기 때문에, 출력 전압을 기준 전압과 같게 만드는데 오랜 시간이 걸리는 한계점을 가질 수 있다.
이에 따라, 부하 전류의 급격한 변경 시 출력 전압의 크기를 기존 보다 빠른 응답속도로 조정할 수 있는 디지털 LDO 레귤레이터가 요구되고 있다.
본 발명의 실시예는 클럭의 더블 엣지(상승 엣지 및 하강 엣지)에서 복수의 비교기를 교대로 트리거하여 부하 전류의 급격한 변경 시 출력 전압의 크기를 기존 보다 빠른 응답속도로 조정할 수 있는 디지털 LDO 레귤레이터를 제공하는 것을 목적으로 한다.
또한, 본 발명의 실시예는 클럭의 상승 엣지에서 복수의 비교기 중 제1 비교기의 결과값을 시프트 레지스터의 일부에 반영하고, 클럭의 하강 엣지에서 복수의 비교기 중 제2 비교기의 결과값을 시프트 레지스터의 나머지 일부에 반영하여, 클럭의 더블 엣지에서 각 비교기의 결과값에 따라 pMOS가 활성화 되는 개수를 조절하여, pMOS에서 공급되는 전류의 양을 용이하게 조정하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 방법은, 클럭의 입력에 연동하여, 트리거 신호를 발생하는 단계와, 복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기에서의 결과값을, 시프트 레지스터로 출력하는 단계, 및 상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정하는 단계를 포함한다.
또한, 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치는, 클럭의 입력에 연동하여, 트리거 신호를 발생하는 발생부와, 복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기에서의 결과값을, 시프트 레지스터로 출력하는 출력부, 및 상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정하는 조정부를 포함한다.
본 발명의 일실시예에 따르면, 클럭의 상승 엣지에서만 트리거하는 기존의 디지털 LDO 레귤레이터에 비해, 클럭의 더블 엣지(상승 엣지 및 하강 엣지)에서 복수의 비교기를 교대로 트리거 하여, 부하 전류가 급격히 바뀌었을 때 출력 전압이 기준 전압과 동일해지도록 조정하는 시간을 2배 단축시켜 응답속도를 빠르게 할 수 있다.
또한, 본 발명의 일실시예에 따르면, 클럭의 상승 엣지와 하강 엣지를 구분하여 시프트 레지스터를 동작시킴으로써, 각 비교기의 결과값을 모두 적용할 수 있다.
도 1은 종래의 일실시예에 따른 디지털 LDO 레귤레이터를 도시한 도면이다.
도 2는 종래의 일실시예에 따른 디지털 LDO 레귤레이터에서, 비교기의 내부 구성을 도시한 도면이다.
도 3은 종래의 일실시예에 따른 디지털 LDO 레귤레이터에서, 시프트 레지스터의 내부 구성을 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치의 구성을 도시한 블록도이다.
도 5는 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치에서, 디지털 LDO 레귤레이터의 내부 구성을 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치에서 이용되는 시프트 레지스터의 내부 구성을 도시한 도면이다.
도 7은 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 방법의 순서를 도시한 흐름도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 일실시예에 따른 응용프로그램 업데이트 장치 및 방법에 대해 상세히 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치의 구성을 도시한 블록도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치(400)는, 발생부(410), 출력부(420), 조정부(430), 변환부(440) 및 비교부(450)를 포함하여 구성할 수 있다.
발생부(410)는 클럭의 입력에 연동하여, 트리거 신호를 발생한다.
일례로, 발생부(410)는 클럭의 상승 엣지와 하강 엣지에서 복수의 비교기 중 어느 하나의 비교기로 트리거 신호를 교대로 발생하여, 클럭의 더블 엣지에서 매번 비교기를 동작시킬 수 있다.
여기서, 클럭의 상승 엣지는, 입력된 클럭이 하이(high) 클럭값(즉, '1')을 가지는 것을 지칭하고, 클럭의 하강 엣지는, 입력된 클럭이 로우(low) 클럭값(즉, '0')을 가지는 것을 지칭할 수 있다.
구체적으로, 발생부(410)는 하이 클럭값을 가지는 제1 클럭이 입력되면, 디지털 LDO 레귤레이터에 포함되는 복수의 비교기 중 제1 비교기로, 상기 제1 클럭을 전달하여, 트리거 신호를 발생할 수 있다.
변환부(440)는, 상기 제1 클럭에 이어서 입력되는 제2 클럭이 로우 클럭값을 가지면, 인버터를 이용하여 상기 로우 클럭값을 하이 클럭값으로 변환할 수 있다.
발생부(410)는 상기 하이 클럭값으로 변환된 제2 클럭을, 상기 복수의 비교기 중 제2 비교기로 전달하여, 트리거 신호를 발생할 수 있다.
일례로, 도 5를 참조하면, 디지털 LDO 레귤레이터(500)는, 복수의 비교기(510) 및 인버터(513)를 포함하여 구성될 수 있다.
복수의 비교기(510)는 입력된 클럭이 상승 엣지(하이 클럭값, '1')일 때 동작하는 제1 비교기(511) 및 제2 비교기(512)로 구성될 수 있다.
발생부(410)는 디지털 LDO 레귤레이터(500)로 입력된 클럭(CLK)을 제1 비교기(511)로 그대로 입력하고, 제2 비교기(512)에는 인버터(513)에 의해 반대로 변환된 클럭을 입력할 수 있으며, 제1 비교기(511)와 제2 비교기(512) 중 하이 클럭값을 가지는 클럭이 입력된 비교기에 대해 선택적으로 트리거 신호를 발생할 수 있다.
이에 따라, 디지털 LDO 레귤레이터(500)로 입력된 클럭이 상승 엣지일 때는 제1 비교기(511)가 동작하고 제2 비교기(512)는 동작하지 않으며, 클럭이 하강 엣지일 때는 제2 비교기(512)가 동작하고, 제1 비교기(511)는 동작하지 않을 수 있다.
이처럼, 발생부(410)는 복수의 비교기 중 어느 하나의 비교기에 대해, 트리거 신호를 교대로 발생하여, 클럭의 더블 엣지(상승/하강)에서 비교기를 항상 동작시켜, 출력 전압의 크기가 더 빠르게 조정되도록 할 수 있다.
다시 말해, 발생부(410)는 단일의 비교기를 클럭의 상승 엣지에서만 트리거하는 기존의 디지털 LDO 레귤레이터에 비해, 클럭의 하강 엣지에서도 비교기를 트리거 할 수 있어, 부하 전류가 급격히 바뀌었을 때 출력 전압이 기준 전압과 같아지도록 동기화 하는데 필요한 시간을 줄여 응답속도를 기존의 디지털 LDO 레귤레이터 보다 2배 이상 빠르게 할 수 있다.
출력부(420)는 복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기(제1 비교기 또는 제2 비교기)에서의 결과값(CMPOUT)을, 시프트 레지스터로 출력한다.
비교부(450)는 특정의 비교기에서의 동작에 따라, 상기 디지털 LDO 레귤레이터에서 출력되는 출력 전압(VOUT)을, 기준 전압(VREF)과 비교한다.
일례로, 도 5를 참조하면, 비교부(450)는 제1 비교기(511) 및 제2 비교기(512) 중 어느 하나를 통해 출력 전압(VOUT)과 기준 전압(VREF)의 크기 비교를 수행하고, 출력부(420)는 출력 전압(VOUT)이 기준 전압(VREF) 보다 클 경우, 상기 결과값(CMPOUT)으로서 하이 값('1')을 시프트 레지스터(520)에 출력하고, 출력 전압(VOUT)이 기준 전압 상기 보다 작을 경우, 상기 결과값(CMPOUT)으로서 로우 값('0')을 시프트 레지스터(520)에 출력할 수 있다.
상기 시프트 레지스터는, 상기 P형 금속 산화막 반도체(pMOS)의 개수와 동일한 n개(n은 2 이상의 자연수)의 이전 결과값을 유지할 수 있다.
출력부(420)는 상기 n개의 이전 결과값을, 상기 결과값에 따른 방향으로 시프트 이동한 후, 상기 결과값을, 상기 시프트 레지스터에 유지할 수 있다. 여기서, 상기 결과값에 따른 방향이란, 일례로, 도 5의 시프트 레지스터(520)에 도시된 것처럼, 결과값이 '0'이면 우측 화살표 방향이고, 결과값이 '1'이면 좌측 화살표 방향일 수 있다.
예를 들어, 도 5를 참조하면, 상기 시프트 레지스터(520)는, 제1 비교기(511) 또는 제2 비교기(512)에서 기 출력된 n개의 이전 결과값을 유지한 상태에서, 제1 비교기(511) 또는 제2 비교기(512)로부터 신규의 결과값(CMPOUT)이 출력되면, 신규의 결과값이 '0'일 경우, 이전 결과값(Q0 ~ QN)을 우측으로 하나씩 이동시킨 후(즉, QN 삭제), 신규의 결과값(CMPOUT) '0'을 시프트 레지스터에 추가하여 유지할 수 있다.
다른 일례로, 출력부(420)는 제1 비교기 또는 제2 비교기에서의 신규의 결과값(CMPOUT)을, 시프트 레지스터에 엇갈리게 배치하여 저장할 수 있다.
구체적으로, 출력부(420)는 상기 클럭이, 하이 클럭값(상승 엣지)을 가지는 제1 클럭이면, 상기 n개의 이전 결과값 중 절반의 이전 결과값을, 제1 비교기의 동작에 따른 결과값으로 갱신하고, 상기 제1 클럭에 이어서 입력되는 제2 클럭이 로우 클럭값(하강 엣지)을 가지면, 상기 n개의 이전 결과값 중 나머지 절반의 이전 결과값을, 상기 제2 비교기의 동작에 따른 결과값으로 갱신할 수 있다.
예를 들어, 도 6을 참조하면, 출력부(420)는 클럭이 상승 엣지(CLK<1>)일 경우, 시프트 레지스터에 유지된 n개의 이전 결과값(Q0 ~ QN) 중, 절반(n/2개)의 이전 결과값(Q1, Q3, Q5, …, QN)을, 클럭의 상승 엣지(CLK<1>)에서 동작하는 제1 비교기의 결과값(CMPOUT <1>)으로 갱신하고, 클럭이 하강 엣지(CLK<0>)일 경우, 시프트 레지스터에 유지된 n개의 이전 결과값(Q0 ~ QN) 중, 나머지 절반(n/2개)의 이전 결과값(Q0, Q2, Q4, …, QN-1)을, 인버터에 의해 (CLK<0>)에서 (CLK<1>)로 반대로 전환된 클럭이 입력되는 제2 비교기에서의 결과값(CMPOUT <0>)으로 갱신할 수 있다.
이를 통해, 출력부(420)는 클럭의 상승 엣지와 하강 엣지를 구분하여 시프트 레지스터를 동작시킴으로써, 각 비교기의 결과값을 모두 적용할 수 있다.
조정부(430)는 상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정한다.
즉, 조정부(430)는 상기 조합값에 상응하는 개수의 P형 금속 산화막 반도체(pMOS)를 활성화하여, 디지털 LDO 레귤레이터에서 출력되는 출력 전압이, 기준 전압과 동일해지도록, 상기 공급되는 전류를 증감 조정할 수 있다.
예를 들어, 도 5를 참조하면, 조정부(430)는 클럭이 상승 엣지일 때 제1 비교기로부터 결과값('0')이 출력되면, 시프트 레지스터에 엇갈리게 유지되는 상기 결과값('0')과, 직전 클럭(하강 엣지)에서 시프트 레지스터에 엇갈리게 유지된 이전 결과값('1')을 조합하여, 예컨대 n+1자리수의 조합값(예, n이 7일 경우 '10101010')을 산출하고, 상기 조합값의 십진수에 해당하는 값('170')개의 pMOS(530)를 온(on)할 수 있다.
조정부(430)는 예컨대 현재 200개의 pMOS(530)가 온(on) 되어 있을 경우, 그 중 30개를 비활성화(off)로 전환하여 170개의 pMOS(530)에서 전류가 공급되도록 하여, 전류를 감소시키는 조정을 할 수 있다.
디지털 LDO 레귤레이터 제어 장치(400)는 상술한 과정을 클럭의 상승 엣지와 하강 엣지에서 반복 실시하여, 출력 전압이 기준 전압으로 동일해지도록 조정할 수 있다.
이와 같이, 본 발명의 일실시예에 따르면, 클럭의 상승 엣지에서만 트리거하는 기존의 디지털 LDO 레귤레이터에 비해, 클럭의 더블 엣지(상승 엣지 및 하강 엣지)에서 복수의 비교기를 교대로 트리거 하여, 부하 전류가 급격히 바뀌었을 때 출력 전압이 기준 전압과 동일해지도록 조정하는 시간을 2배 단축시켜 응답속도를 빠르게 할 수 있다. 또한, 본 발명의 일실시예에 따르면, 클럭의 상승 엣지와 하강 엣지를 구분하여 시프트 레지스터를 동작시킴으로써, 각 비교기의 결과값을 모두 적용할 수 있다.
도 5는 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치에서, 디지털 LDO 레귤레이터의 내부 구성을 도시한 도면이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터(500)는, 복수의 비교기(Double Edge Trigger-CMP, DET-CMP)(510)와, 시프트 레지스터(520) 및 복수 개의 P형 금속 산화막 반도체(pMOS)(530)를 포함하여 구성될 수 있다. 또한, 디지털 LDO 레귤레이터(500)는 입력된 클럭을 반대로 전환하는 인버터(513)를 더 포함하여 구성될 수 있다.
복수의 비교기(DET-CMP)(510)는, 제1 비교기(511) 및 제2 비교기(512)로 구성되고, 제1 비교기(511) 및 제2 비교기(512) 각각은 클럭의 상승 엣지(하이 클럭값, '1')에서 출력 전압(VOUT)을 기준 전압(VREF)과 비교하는 동작을 수행할 수 있다.
도 5에 도시된 것처럼, 제1 비교기(511)에는, 디지털 LDO 레귤레이터(500)로 입력된 클럭이 그대로 입력되므로, 제1 비교기(511)는 디지털 LDO 레귤레이터(500)로 입력된 클럭이 상승 엣지(하이 클럭값, '1')일 때 비교 동작을 실시할 수 있다.
또한, 제2 비교기(512)에는, 디지털 LDO 레귤레이터(500)로 입력된 클럭이 인버터(513)에 의해 반대로 전환되어 입력되므로, 제2 비교기(512)는 디지털 LDO 레귤레이터(500)로 입력된 클럭이 하강 엣지(하이 클럭값, '0')일 때 비교 동작을 실시할 수 있다.
즉, 제1 비교기(511)와 제2 비교기(512)는, 인버터(513)에 의해 항상 각각 서로 반대 신호의 클럭(CLK<0>, CLK<1>)에서 동작하고, 디지털 LDO 레귤레이터(500)로 입력된 클럭이 상승 엣지일 때는 제1 비교기(511)가 동작하고 제2 비교기(512)는 동작하지 않으며, 클럭이 하강 엣지일 때는 제2 비교기(512)가 동작하고, 제1 비교기(511)는 동작하지 않을 수 있다.
다시 말해, 디지털 LDO 레귤레이터(500)는 클럭의 더블 엣지(상승/하강 엣지)에서 복수의 비교기(DET-CMP)(510) 중 어느 하나의 비교기를 동작시켜, 출력 전압(VOUT)의 크기가 더 빠르게 조정되도록 할 수 있다.
도 6은 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 장치에서 이용되는 시프트 레지스터의 내부 구성을 도시한 도면이다.
도 6을 참조하면, 본 발명의 일실시예에 따른 시프트 레지스터(520)는, 디지털 LDO 레귤레이터에 입력된 클럭에 따라, 복수의 비교기(DET-CMP)의 동작 결과를 반영할 수 있다.
시프트 레지스터(520)는, 디지털 LDO 레귤레이터에 입력된 클럭이 상승 엣지(CLK <1>)일 경우, 시프트 레지스터에 유지된 n개의 이전 결과값(Q0 ~ QN) 중, 절반(n/2개)의 이전 결과값(Q1, Q3, Q5, …, QN)을, 제1 비교기의 결과값(CMPOUT <1>)으로 갱신할 수 있다.
또한, 시프트 레지스터(520)는, 디지털 LDO 레귤레이터에 입력된 클럭이 하강 엣지(CLK <0>)일 경우, 시프트 레지스터에 유지된 n개의 이전 결과값(Q0 ~ QN) 중, 나머지 절반(n/2개)의 이전 결과값(Q0, Q2, Q4, …, QN-1)을, 제2 비교기에서의 결과값(CMPOUT <0>)으로 갱신할 수 있다.
여기서, 제2 비교기는, 인버터에 의해 예컨대 CLK <0>에서 (CLK <1>)와 같이 상기 제1 비교기에 입력된 클럭과 반대되는 클럭이 입력될 수 있다.
이처럼, 시프트 레지스터(520)는 클럭의 상승 엣지일 때와 하강 엣지일 때를 구분해서 각 비교기의 결과값을 모두 적용할 수 있으며, 시프트 레지스터에 유지되는 결과값에 따라, 복수 개의 P형 금속 산화막 반도체(pMOS) 중 활성화되는 pMOS의 개수를 조정하여, 공급되는 전류를 증감 조정 함으로써, 출력 전압이 기준 전압과 같아지도록 조정할 수 있다.
이하, 도 7에서는 본 발명의 실시예들에 따른 디지털 LDO 레귤레이터 제어 장치(400)의 작업 흐름을 상세히 설명한다.
도 7은 본 발명의 일실시예에 따른 디지털 LDO 레귤레이터 제어 방법의 순서를 도시한 흐름도이다.
본 실시예에 따른 디지털 LDO 레귤레이터 제어 방법은 상술한 디지털 LDO 레귤레이터 제어 장치(400)에 의해 수행될 수 있다.
도 7을 참조하면, 단계(710)에서, 디지털 LDO 레귤레이터 제어 장치(400)는, 클럭의 입력에 연동하여, 트리거 신호를 발생한다.
일례로, 디지털 LDO 레귤레이터 제어 장치(400)는 클럭의 상승 엣지와 하강 엣지에서 복수의 비교기 중 어느 하나의 비교기로 트리거 신호를 교대로 발생하여, 클럭의 더블 엣지에서 매번 비교기를 동작시킬 수 있다.
여기서, 클럭의 상승 엣지는, 입력된 클럭이 하이(high) 클럭값(즉, '1')을 가지는 것을 지칭하고, 클럭의 하강 엣지는, 입력된 클럭이 로우(low) 클럭값(즉, '0')을 가지는 것을 지칭할 수 있다.
예를 들어, 도 5를 참조하면, 복수의 비교기(510)는 제1 비교기(511)와 제2 비교기(512)로 구성되고, 각각의 비교기는 인버터(513)에 의해 항상 각각 서로 반대 신호의 클럭(CLK<0>, CLK<1>)에서 동작할 수 있다. 즉, 디지털 LDO 레귤레이터(500)로 입력된 클럭이 상승 엣지일 때는 제1 비교기(511)가 동작하고 제2 비교기(512)는 동작하지 않으며, 클럭이 하강 엣지일 때는 제2 비교기(512)가 동작하고, 제1 비교기(511)는 동작하지 않을 수 있다.
따라서, 디지털 LDO 레귤레이터(500)는 클럭의 더블 엣지(상승/하강 엣지)에서 복수의 비교기(DET-CMP)(510) 중 어느 하나의 비교기를 항상 동작시킬 수 있게 되어, 출력 전압(VOUT)의 크기가 더 빠르게 조정되도록 할 수 있다.
단계(720)에서, 디지털 LDO 레귤레이터 제어 장치(400)는, 복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기(제1 비교기 또는 제2 비교기)에서의 결과값(CMPOUT)을, 시프트 레지스터로 출력한다.
일례로, 도 5를 참조하면, 시프트 레지스터(520)는, 제1 비교기(511) 또는 제2 비교기(512)에서 기 출력된 n개의 이전 결과값을 유지한 상태에서, 제1 비교기(511) 또는 제2 비교기(512)로부터 신규의 결과값(CMPOUT)이 출력되면, 신규의 결과값이 '0'일 경우, 이전 결과값(Q0 ~ QN)을 우측으로 하나씩 이동시킨 후(즉, QN 삭제), 신규의 결과값(CMPOUT) '0'을 시프트 레지스터에 추가하여 유지할 수 있다.
다른 일례로, 도 6을 참조하면, 시프트 레지스터(520)는, 클럭의 상승 엣지(CLK <1>)에서, 시프트 레지스터에 유지된 n개의 이전 결과값(Q0 ~ QN) 중, 절반(n/2개)의 이전 결과값(Q1, Q3, Q5, …, QN)을, 제1 비교기의 결과값(CMPOUT <1>)으로 갱신하고, 클럭이 하강 엣지(CLK <0>)에서, 시프트 레지스터에 유지된 n개의 이전 결과값(Q0 ~ QN) 중, 나머지 절반(n/2개)의 이전 결과값(Q0, Q2, Q4, …, QN-1)을, 제2 비교기에서의 결과값(CMPOUT <0>)으로 갱신할 수 있다.
이를 통해, 디지털 LDO 레귤레이터 제어 장치(400)는 클럭의 상승 엣지와 하강 엣지를 구분하여 시프트 레지스터를 동작시켜, 각 비교기의 결과값을 모두 적용, 유지할 수 있다.
단계(730)에서, 디지털 LDO 레귤레이터 제어 장치(400)는, 상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정한다.
예를 들어, 도 5를 참조하면, 디지털 LDO 레귤레이터 제어 장치(400)는, 클럭이 상승 엣지일 때 제1 비교기로부터 결과값('0')이 출력되면, 시프트 레지스터에 상기 결과값('0')을 엇갈리게 유지하고, 상기 결과값('0')과, 직전 클럭(하강 엣지)에서 시프트 레지스터에 엇갈리게 유지된 이전 결과값('1')을 조합하여, 예컨대 n+1자리수의 조합값(예, n이 7일 경우 '10101010')을 산출하고, 상기 조합값의 십진수에 해당하는 값('170')개의 pMOS(530)를 온(on) 하도록 조정할 수 있다.
디지털 LDO 레귤레이터 제어 장치(400)는, 현재 200개의 pMOS(530)가 온(on) 되어 있을 경우, 그 중 30개를 비활성화(off)로 전환하여 170개의 pMOS(530)로부터 전류가 공급되도록 함으로써, 전류를 감소시키는 조정을 할 수 있다.
이처럼, 디지털 LDO 레귤레이터 제어 장치(400)는 상술한 과정을 클럭의 상승 엣지와 하강 엣지에서 반복 실시하여, 출력 전압이 기준 전압으로 동일해지도록 조정할 수 있다.
이와 같이, 본 발명의 일실시예에 따르면, 클럭의 상승 엣지에서만 트리거하는 기존의 디지털 LDO 레귤레이터에 비해, 클럭의 더블 엣지(상승 엣지 및 하강 엣지)에서 복수의 비교기를 교대로 트리거 하여, 부하 전류가 급격히 바뀌었을 때 출력 전압이 기준 전압과 동일해지도록 조정하는 시간을 2배 단축시켜 응답속도를 빠르게 할 수 있다.
본 발명의 실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
400: 디지털 LDO 레귤레이터 제어 장치
410: 발생부
420: 출력부
430: 조정부
440: 변환부
450: 비교부

Claims (14)

  1. 클럭의 입력에 연동하여, 트리거 신호를 발생하는 단계;
    복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기에서의 결과값을, 시프트 레지스터로 출력하는 단계; 및
    상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정하는 단계
    를 포함하고,
    상기 복수의 비교기는, 제1 비교기 및 제2 비교기로 구성되고,
    상기 트리거 신호를 발생하는 단계는,
    하이 클럭값을 가지는 제1 클럭이 입력되면, 상기 제1 비교기로 상기 제1 클럭을 전달하여, 트리거 신호를 발생하는 단계;
    상기 제1 클럭에 이어서 입력되는 제2 클럭이 로우 클럭값을 가지면,
    인버터를 이용하여 상기 로우 클럭값을 하이 클럭값으로 변환하는 단계; 및
    상기 하이 클럭값으로 변환된 제2 클럭을, 상기 제2 비교기로 전달하여, 트리거 신호를 발생하는 단계
    를 포함하는 디지털 LDO 레귤레이터 제어 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 시프트 레지스터는, 상기 P형 금속 산화막 반도체(pMOS)의 개수와 동일한 n개(n은 2 이상의 자연수)의 이전 결과값을 유지하고,
    상기 시프트 레지스터로 출력하는 단계는,
    상기 클럭이, 하이 클럭값을 가지는 제1 클럭이면, 상기 n개의 이전 결과값 중 절반의 이전 결과값을, 상기 제1 비교기의 동작에 따른 결과값으로 갱신하는 단계
    를 포함하는 디지털 LDO 레귤레이터 제어 방법.
  4. 제3항에 있어서,
    상기 제1 클럭에 이어서 입력되는 제2 클럭이 로우 클럭값을 가지면,
    상기 시프트 레지스터로 출력하는 단계는,
    상기 n개의 이전 결과값 중 나머지 절반의 이전 결과값을, 상기 제2 비교기의 동작에 따른 결과값으로 갱신하는 단계
    를 더 포함하는 디지털 LDO 레귤레이터 제어 방법.
  5. 제1항에 있어서,
    상기 시프트 레지스터는, 상기 P형 금속 산화막 반도체(pMOS)의 개수와 동일한 n개(n은 2 이상의 자연수)의 이전 결과값을 유지하고,
    상기 시프트 레지스터로 출력하는 단계는,
    상기 n개의 이전 결과값을, 상기 결과값에 따른 방향으로 시프트 이동한 후, 상기 결과값을, 상기 시프트 레지스터에 유지하는 단계
    를 포함하는 디지털 LDO 레귤레이터 제어 방법.
  6. 제1항에 있어서,
    상기 디지털 LDO 레귤레이터 제어 방법은,
    상기 특정의 비교기에서의 동작에 따라, 상기 디지털 LDO 레귤레이터에서 출력되는 출력 전압을, 기준 전압과 비교하는 단계
    를 더 포함하고,
    상기 시프트 레지스터로 출력하는 단계는,
    상기 출력 전압이 상기 기준 전압 보다 클 경우, 상기 결과값으로서 하이 값을 상기 시프트 레지스터에 출력하는 단계; 또는
    상기 출력 전압이 상기 기준 전압 보다 작을 경우, 상기 결과값으로서 로우 값을 상기 시프트 레지스터에 출력하는 단계
    를 포함하는 디지털 LDO 레귤레이터 제어 방법.
  7. 제1항에 있어서,
    상기 공급되는 전류를 조정하는 단계는,
    상기 조합값에 상응하는 개수의 P형 금속 산화막 반도체(pMOS)를 활성화하여, 상기 디지털 LDO 레귤레이터에서 출력되는 출력 전압이, 기준 전압과 동일해지도록, 상기 공급되는 전류를 증감 조정하는 단계
    를 포함하는 디지털 LDO 레귤레이터 제어 방법.
  8. 클럭의 입력에 연동하여, 트리거 신호를 발생하는 발생부;
    복수의 비교기 중에서, 상기 트리거 신호의 발생에 따라 동작하는 특정의 비교기에서의 결과값을, 시프트 레지스터로 출력하는 출력부; 및
    상기 결과값과, 상기 시프트 레지스터에 기 출력된 이전 결과값을 조합한 조합값을 이용하여, 복수 개의 P형 금속 산화막 반도체(pMOS)에서 공급되는 전류를 조정하는 조정부
    를 포함하고,
    상기 복수의 비교기는, 제1 비교기 및 제2 비교기로 구성되고,
    상기 발생부는,
    하이 클럭값을 가지는 제1 클럭이 입력되면, 상기 제1 비교기로 상기 제1 클럭을 전달하여, 트리거 신호를 발생하고,
    상기 제1 클럭에 이어서 입력되는 제2 클럭이 로우 클럭값을 가지면,
    변환부에 의해, 인버터를 이용하여 상기 로우 클럭값을 하이 클럭값으로 변환하고, 상기 하이 클럭값으로 변환된 제2 클럭을, 상기 제2 비교기로 전달하여, 트리거 신호를 발생하는
    디지털 LDO 레귤레이터 제어 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 시프트 레지스터는, 상기 P형 금속 산화막 반도체(pMOS)의 개수와 동일한 n개(n은 2 이상의 자연수)의 이전 결과값을 유지하고,
    상기 출력부는,
    상기 클럭이, 하이 클럭값을 가지는 제1 클럭이면, 상기 n개의 이전 결과값 중 절반의 이전 결과값을, 상기 제1 비교기의 동작에 따른 결과값으로 갱신하는
    디지털 LDO 레귤레이터 제어 장치.
  11. 제10항에 있어서,
    상기 제1 클럭에 이어서 입력되는 제2 클럭이 로우 클럭값을 가지면,
    상기 출력부는,
    상기 n개의 이전 결과값 중 나머지 절반의 이전 결과값을, 상기 제2 비교기의 동작에 따른 결과값으로 갱신하는
    디지털 LDO 레귤레이터 제어 장치.
  12. 제8항에 있어서,
    상기 시프트 레지스터는, 상기 P형 금속 산화막 반도체(pMOS)의 개수와 동일한 n개(n은 2 이상의 자연수)의 이전 결과값을 유지하고,
    상기 출력부는,
    상기 n개의 이전 결과값을, 상기 결과값에 따른 방향으로 시프트 이동한 후, 상기 결과값을, 상기 시프트 레지스터에 유지하는
    디지털 LDO 레귤레이터 제어 장치.
  13. 제8항에 있어서,
    상기 디지털 LDO 레귤레이터 제어 장치는,
    상기 특정의 비교기에서의 동작에 따라, 상기 디지털 LDO 레귤레이터에서 출력되는 출력 전압을, 기준 전압과 비교하는 비교부
    를 더 포함하고,
    상기 출력부는,
    상기 출력 전압이 상기 기준 전압 보다 클 경우, 상기 결과값으로서 하이 값을 상기 시프트 레지스터에 출력하고, 상기 출력 전압이 상기 기준 전압 보다 작을 경우, 상기 결과값으로서 로우 값을 상기 시프트 레지스터에 출력하는
    디지털 LDO 레귤레이터 제어 장치.
  14. 제8항에 있어서,
    상기 조정부는,
    상기 조합값에 상응하는 개수의 P형 금속 산화막 반도체(pMOS)를 활성화하여, 상기 디지털 LDO 레귤레이터에서 출력되는 출력 전압이, 기준 전압과 동일해지도록, 상기 공급되는 전류를 증감 조정하는
    디지털 LDO 레귤레이터 제어 장치.
KR1020180010502A 2018-01-29 2018-01-29 디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치 KR102083073B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180010502A KR102083073B1 (ko) 2018-01-29 2018-01-29 디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180010502A KR102083073B1 (ko) 2018-01-29 2018-01-29 디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치

Publications (2)

Publication Number Publication Date
KR20190091674A KR20190091674A (ko) 2019-08-07
KR102083073B1 true KR102083073B1 (ko) 2020-02-28

Family

ID=67621343

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180010502A KR102083073B1 (ko) 2018-01-29 2018-01-29 디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치

Country Status (1)

Country Link
KR (1) KR102083073B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11846958B2 (en) 2021-06-21 2023-12-19 Samsung Electronics Co., Ltd. System-on-chip including low-dropout regulator

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102302419B1 (ko) * 2020-10-19 2021-09-16 한국광기술원 Led의 고장 인식과 이의 보완이 가능한 led 조명 장치
CN112286274A (zh) * 2020-10-23 2021-01-29 海光信息技术股份有限公司 一种数字低压差稳压器及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101428941B1 (ko) 2013-08-23 2014-08-08 충북대학교 산학협력단 고속 출력전압 크기 조정 기법을 이용한 디지털 ldo 레귤레이터

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140266103A1 (en) * 2013-03-15 2014-09-18 Qualcomm Incorporated Digitally assisted regulation for an integrated capless low-dropout (ldo) voltage regulator
KR102032327B1 (ko) * 2016-11-22 2019-10-15 에스케이하이닉스 주식회사 디지털 ldo 레귤레이터 및 이를 사용하는 저항 변화 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101428941B1 (ko) 2013-08-23 2014-08-08 충북대학교 산학협력단 고속 출력전압 크기 조정 기법을 이용한 디지털 ldo 레귤레이터

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
우기찬 외 4명. 상승 및 하강 엣지에서 동작하는 비교기를 이용한 과도응답 시간을 줄인 디지털 레귤레이터. 한국통신학회 동계종합학술발표회 논문집. 2018.1.19. 페이지 1502-1503.*

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11846958B2 (en) 2021-06-21 2023-12-19 Samsung Electronics Co., Ltd. System-on-chip including low-dropout regulator

Also Published As

Publication number Publication date
KR20190091674A (ko) 2019-08-07

Similar Documents

Publication Publication Date Title
KR102083073B1 (ko) 디지털 ldo 레귤레이터 제어 방법 및 디지털 ldo 레귤레이터 제어 장치
CN109716258B (zh) 用以稳定供应电压的装置和方法
US8664993B2 (en) Phase interpolator, multi-phase interpolation device, interpolated clock generating method and multi-phase clock generating method
KR101428941B1 (ko) 고속 출력전압 크기 조정 기법을 이용한 디지털 ldo 레귤레이터
JP2011520328A (ja) 改善されたパルス幅変調方式
US20040150438A1 (en) Frequency multiplier capable of adjusting duty cycle of a clock and method used therein
TW201040685A (en) LDO regulator and semiconductor device including the same
KR101540858B1 (ko) Ｓｄｍ을 이용한 디지털 제어 방식의 ｌｄｏ 레귤레이터
KR101790943B1 (ko) 멀티 모드 검출 기술을 이용한 디지털 ｌｄｏ 레귤레이터
JP2016523505A (ja) デジタルシリアライザベースのパルス幅変調器コントローラ
US10459467B1 (en) Switching regulator with soft start circuit and operation method thereof
US10216700B2 (en) Method and apparatus for pulse width modulation
JP6205596B2 (ja) ソフトスタート回路及び電源装置
JP5505000B2 (ja) 半導体回路装置
KR102030264B1 (ko) 완료 신호를 포함하는 비교기를 이용하여 출력 전압 리필을 줄인 디지털 ldo 장치 및 디지털 ldo 장치의 운용 방법
US9985621B2 (en) Output circuit and integrated circuit
US8378730B2 (en) Clock generating circuit and clock generating method
WO2021113563A1 (en) Low power digital low-dropout power regulator
JP2022043842A (ja) 電子回路及び電力変換器
EP3057236A1 (en) Driver circuit for single wire protocol slave unit
US20120223756A1 (en) Method and System for High Speed, Low Power and Small Flip-Flops
KR20180132359A (ko) 오실레이터
KR102615325B1 (ko) 출력 전압 맥동 저감을 위한 dc-dc 컨버터 및 이의 제어 방법
KR102583915B1 (ko) 고속 전하 펌프 회로
KR20190133949A (ko) 디지털-아날로그 혼성 전압 안정기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant