KR101790943B1 - 멀티 모드 검출 기술을 이용한 디지털 ｌｄｏ 레귤레이터 - Google Patents

Abstract

본 발명은 디지털 LDO 레귤레이터(low drop-out regulator)에 관한 것으로서, 본 발명의 디지털 LDO 레귤레이터는 기준전압을 생성하기 위한 기준전압 생성기, 부하(Load)에 제공되는 출력전압을 피드백 받아서, 상기 기준전압과 상기 출력전압을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하기 위한 비교기(Comparator), 상기 출력전압의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택하는 부스트 앤 락 디텍터(Boost & Lock detector), 상기 비교기에서 생성된 업 신호 또는 다운 신호와, 상기 부스트 앤 락 디텍터에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)의 각 스위치의 온/오프(On/Off) 동작을 제어하는 컨트롤러(Controller) 및 상기 컨트롤러의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이의 온/오프를 구동시키는 SW 버퍼(Buffer)를 포함한다. 본 발명에 의하면, 멀티 모드 검출 기술을 이용하여 디지털 LDO 레귤레이터를 제공함으로써, 배터리 장치에서 필요로 하는 빠른 과도 응답을 제공하는 효과가 있다.

Description

멀티 모드 검출 기술을 이용한 디지털 ＬＤＯ 레귤레이터 {Digital low drop-out regulator using technique of detecting multi-mode}

본 발명은 디지털 LDO 레귤레이터(low drop-out regulator)에 관한 것으로서, 더욱 상세하게는 멀티 모드(Multi-mode) 검출 기술을 이용하여 빠른 과도응답 특성을 갖는 디지털 LDO 레귤레이터에 관한 것이다.

전압 레귤레이터는 다양한 전기 및 전자-기계 애플리케이션에서 이용된다. 예를 들어, DC 전압 레귤레이터는 일반적으로 가변 DC 전압 입력을 받아서 정류된 DC 전압 출력을 생성하는 정적 회로와 연계하여 구현된다. 출력 전압은 입력 전압과 출력 부하 전류에서의 변화에 대하여 유지된다. 산업적이고 상용의 애플리케이션에서 널리 이용되는 전압 레귤레이터의 한 종류는 LDO 레귤레이터(low drop-out regulator)이다. 또한, LDO 레귤레이터는 정류를 정지하기 전에 인가되는 낮은 전압을 이용하여 기능하는 것으로 알려져 있다.

LDO 레귤레이터는 전류 효율을 높이기 위해서 정상 상태 정전류(Quiescent current)를 줄여야 한다. 기존의 아날로그 회로는 LDO 레귤레이터의 안정도 및 부하전류에 따른 응답시간을 개선하도록 구성되며, 이에 따라 정상 상태 정전류가 증가하는 단점이 있고, 공급 전압이 감소함에 따라 설계상의 어려움이 있다.

최근, 휴대전화, 노트북 등의 휴대기기를 포함하는 다양한 스마트 제품에 디지털 LDO 레귤레이터를 사용하는 것이 보편화되고 있고, 다 기능화, 고 성능화함에 따라 전원관리 및 전력소모 절감 기술이 중요시되고 있다.

이를 위하여 낮은 전력을 필요로 하는 회로 설계에 있어서, 빠른 과도응답, 전력 및 전류 효율 향상 및 가변적인 전압 공급이 가능한 디지털 LDO 레귤레이터를 필요로 한다.

대한민국 공개특허 10-2003-0013858

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 멀티 모드 검출 기술을 이용하여 빠른 과도응답 특성을 갖는 디지털 LDO 레귤레이터를 제공하는데 그 목적이 있다.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

이와 같은 목적을 달성하기 위한 본 발명의 디지털 LDO 레귤레이터는 기준전압을 생성하기 위한 기준전압 생성기, 부하(Load)에 제공되는 출력전압을 피드백 받아서, 상기 기준전압과 상기 출력전압을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하기 위한 비교기(Comparator), 상기 출력전압의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택하는 부스트 앤 락 디텍터(Boost & Lock detector), 상기 비교기에서 생성된 업 신호 또는 다운 신호와, 상기 부스트 앤 락 디텍터에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)의 각 스위치의 온/오프(On/Off) 동작을 제어하는 컨트롤러(Controller) 및 상기 컨트롤러의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이의 온/오프를 구동시키는 SW 버퍼(Buffer)를 포함한다.

상기 부스트 앤 락 디텍터는 상기 기준전압 생성기에서 생성된 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되지 않으면, 부스트 모드로 동작 모드를 선택하고, 상기 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되면 락 모드를 선택하며, 상기 컨트롤러는 상기 부스트 앤 락 디텍터에서 부스트 모드가 선택되면, SAR(Successive Approximation Register) 방식으로 동작하여 스위치 어레이를 제어하고, 락 모드가 선택되면 누산기(Accumulator)로 동작하여 스위치 어레이를 제어할 수 있다.

상기 부하에 흐르는 전류의 변동에 따라 상기 출력 전압에 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생하는 경우, 상기 부스트 앤 락 디텍터는 상기 출력 전압의 오버슈트 또는 언더슈트에 따라 부스트 모드와 락 모드의 동작 모드를 결정하는데 필요한 전압 범위를 설정할 수 있다.

상기 컨트롤러는 베릴로그(Verilog) HDL(Hardware Description Language)로 이루어질 수 있다.

본 발명에 의하면, 멀티 모드 검출 기술을 이용하여 디지털 LDO 레귤레이터를 제공함으로써, 배터리 장치에서 필요로 하는 빠른 과도 응답을 제공하는 효과가 있다.

또한, 본 발명의 부스트 모드(Boost mode)와 락 모드(Lock mode)는 빠른 과도응답이 필요한지 또는 높은 전류효율이 필요한지에 따라 모드 전환이 가능하여, 상황에 따라 적합한 모드로 구동되어 안정적인 품질을 제공한다는 효과가 있다.

또한, 본 발명의 디지털 LDO 레귤레이터는 클럭 타입 (Clock-type) 또는 증폭기 형태의 VTC를 제거하고, 컨트롤러(Controller) 구조인 누산기(Accumulator)를 사용함으로써, 부하 조정 측면에서 더욱 개선된 면이 있으며, 보다 효율적이라는 장점이 있다.

또한, 본 발명의 디지털 LDO 레귤레이터는 기준 전압(Vref)의 임계값 레벨(threshold levels)을 PMOS/NMOS의 크기를 조절하면서 Vout 때까지 비교할 수 있으므로, 기존 레귤레이터 대비 비교 속도가 빠르다는 효과가 있다.

도 1은 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다.
도 2는 도 1의 디지털 LDO 레귤레이터의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout 변화에 따른 부스트(Boost) 신호와 락(Lock) 신호를 표시한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout의 언더슈트(undershoot)에 다른 모드 변환을 비교한 그래프이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 발명은 디지털 LDO 레귤레이터(low drop-out regulator)에 대한 것이다.

도 1은 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다.

도 1에서 디지털 LDO 레귤레이터(low drop-out regulator)는 VTC(Voltage-to-Time Converter)(10), TDC(Time-to-Digital Converter)(18), BMD(Boost Mode Detector)(12), PD(Phase Detector)(14), UD(Up/down Detector)(16)를 포함한다.

VTC(10)는 기준 전압과 출력전압에 따라 지연된 정도가 다른 펄스를 출력한다. 즉, 기준전압이 출력전압보다 작으면 작게 지연되는 펄스를 출력하고, 기준전압이 출력전압보다 크면 크게 지연되는 펄스를 출력한다.

순환(Cyclic) TDC(Time to Digital converter)(18)는 위상 오차를 일정한 펄스 폭만큼 줄이는 역할을 한다. 즉, 위상 오차가 크면 순환(Cyclic) TDC(Time to Digital converter)(18)에서 펄스 폭을 줄이는 양이 일정하기 때문에 업/다운 계수기(20)에 보내는 신호에 더 많은 펄스를 주게 된다.

업/다운 계수기(20)는 UD(16)에서 나온 신호에 따라 카운트를 증가시키거나 감소시킨다.

업/다운 계수기(20)에서 나오는 카운트 신호에 따라 스위치 열(Switch array)의 스위치를 키고 끄게 되는데, 스위치가 많이 켜질수록 충전되는 전하량이 많아진다.

도 1에서 디지털 LDO 레귤레이터는 디지털로 제어를 하기 위해서, 전압영역은 시간영역으로 변환하고, 시간영역은 디지털 영역으로 변환하는 방식으로 신호를 처리하게 된다. 전압영역에서 바로 디지털 영역으로 변환할 경우, 높은 분해능을 갖는 ADC(Analog to Digital Converter)의 설계로 인하여, 큰 전류소모 및 면적을 갖게 되는데, 이로 인해 전압 레귤레이터의 전류 효율 및 BOM(Bill Of Material)이 떨어지게 된다.

그래서, 도 1처럼 전압 영역을 시간영역으로 변환하고, 시간영역을 디지털 영역으로 변환하는 방식을 사용하게 된다. 또한, 이 방식은 전압영역을 시간영역으로 변환시킬 때 이득을 줄 수 있기 때문에 더욱 정밀한 신호처리가 가능하다.

도 1을 참조하여 디지털 LDO 레귤레이터의 동작을 설명하면, 먼저 VTC(10)는 기준전압(Vref)과 전압 레귤레이터의 출력전압에 대하여, 전압에 따른 펄스 신호의 상승 엣지(edge)를 각각 다르게 지연시켜 출력한다.

그리고, BMD(12), PD(14), UD(16) 블록에서 전압의 상태를 감지하게 된다.

τ_ref와 τ_out 펄스의 상승 엣지는 전압 정보를 갖고 있으므로, PD(14)는 이 두 펄스의 상승 엣지에 대해 새로운 펄스 형태로 출력한다. 즉, 기준전압과 전압 레귤레이터의 출력전압의 차이만큼 펄스의 폭이 달라진다.

UD(16)는 전압 레귤레이터의 출력전압을 기준전압과 비교하여 높고 낮음을 판단하고, UD(16)에서 출력되는 출력신호는 업/다운 계수기(Up/down counter)(20)를 증가하거나 감소하는 것에 대한 카운트를 결정하는 신호이다.

PD(140)에서 출력되는 펄스 폭은 전압의 차이에 대한 정보를 갖고 있으므로, 순환(Cyclic) TDC(18)에서 이 폭을 일정한 양만큼 줄이면서 폭이 사라질 때까지 뒷단의 업/다운 계수기(20)를 카운트하여, 업/다운 계수기(20)의 스위치 열을 턴 온/오프(On/Off)하게 된다. 결국 루프가 계속 돌면서 전압 레귤레이터의 출력전압(Vout)과 기준전압(Vref)이 같아지게 된다.

이에 대한 타이밍 다이어그램은 도 2와 같다.

도 2는 도 1의 디지털 LDO 레귤레이터의 타이밍도이다.

도 2를 참조하면, BMD(12)는 기준전압과 전압 레귤레이터의 출력전압과 차이가 많이 생길 때, 루프의 이득을 주어 빠른 시간응답을 갖도록 한다.

즉, 갑작스런 부하 전류의 변화는 출력전압의 변화를 야기하는데 기준전압과 전압 레귤레이터의 출력전압의 차이가 일정한 값보다 커지게 되면, BMD(12)가 이를 감지하게 되는 것이다.

VTC(10)의 출력은 전압 정보를 갖고 있기 때문에 VTC(10) 출력의 두 펄스의 상승 엣지를 비교하여 전압의 차이를 알 수 있다.

VTC(10)는 기준전압에 대한 펄스의 상승 엣지의 타이밍과 전압 레귤레이터의 출력전압에 대한 펄스의 상승 엣지의 타이밍의 차이가 정해진 값보다 클 때, 이를 감지하여 업/다운 계수기(20)에 신호를 보내 카운트의 개수를 2배 내지 4배 늘리게 된다. 이러한 구조의 과도 응답에서 상승 모드 기술은 디지털화로 인해 저하된 과도 응답을 회복하는데 사용이 된다.

하지만 이 구조는 여전히 과도 응답 측면에서 비효율적이고, 증폭기 형식인 VTC(10) 때문에 낮은 전압에서 구동하기 어렵다. 또한 부하 전류(load current)가 작을 때 출력전압의 변화를 막기 위해서 디커플링 커패시터(Decoupling Capacitor)(C_L)가 구비되는데, 이 커패시터의 크기에 따라 회로의 불안정을 야기하거나 루프의 속도 저하를 일으킬 수 있다.

이상에서 언급한 전력효율의 한계와, 과도응답 측면에서 비효율적인 면과, 불안정한 부하 조정 능력을 고려하여, 본 발명에서는 보다 빠르고 향상된 부하 조절 능력이 있는 디지털 LDO 레귤레이터를 제안한다.

본 발명에서 제안하는 디지털 LDO 레귤레이터는 멀티 모드(Multi-Mode) 검출 기술을 기반으로 하고, Verilog HDL을 통해 SAR(Successive Approximation Register)과 ACC(Accumulator)를 포함한다.

본 발명에서 멀티 모드(Multi-Mode) 검출 방법은 부스트 앤 락(Boost & Lock) 디텍션(detection)을 포함하며, 이 기술은 과도응답과 부하조정을 향상시킨다.

도 3은 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터의 구조를 보여주는 블록도이다.

도 3을 참조하면, 본 발명의 디지털 LDO 레귤레이터(low drop-out regulator)는 기준전압 생성기(110), 비교기(Comparator)(120), 부스트 앤 락 디텍터(Boost & Lock detector)(130), 컨트롤러(Controller)(140), SW 버퍼(buffer)(150), SW 어레이(array)(160)를 포함한다.

도 3을 참조하면, 기준 전압 생성기(110)는 기준 전압(Reference Voltage)(Vref')을 생성하는 역할을 한다.

비교기(Comparator)(120)는 부하(Load)에 제공되는 출력전압(Vout)을 피드백 받아서, 기준전압(Vref')과 출력전압(Vout)을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하는 역할을 한다.

부스트 앤 락 디텍터(Boost & Lock detector)(130)는 출력전압(Vout)의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택한다.

컨트롤러(140)는 비교기(120)에서 생성된 업 신호 또는 다운 신호와, 부스트 앤 락 디텍터(130)에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)(160)의 각 스위치의 온/오프(On/Off) 동작을 제어한다.

SW 버퍼(150)는 컨트롤러(140)의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이(160)의 온/오프를 구동시킨다.

비교기(120)는 출력 전압인 Vout과 기준 전압인 Vref를 비교하여 업(Up) 신호와 다운(Down) 신호를 생성한다.

부스트 앤 락 디텍터(130)는 Vout의 상태를 확인하여 동작 영역을 선택하는 역할을 한다.

본 발명의 일 실시예에서 컨트롤러(140)는 스위치의 온 또는 오프를 결정하는 베릴로그(Verilog) HDL(Hardware Description Language)로 이루어질 수 있다.

SW 버퍼(Buffer(150)는 바이너리 코드(Binary Code)로 구성되어 있는 SW 어레이(array)(160)를 구동한다.

본 발명에서 제안하는 디지털 LDO 레귤레이터는 크게 세 가지 동작으로 구분되는데, 급격한 부하 전류(load current)의 변화로 출력 전압의 변화가 큰 경우에는 SAR(Successive Approximation Register) 타입(type) 컨트롤러를 사용하며, 전원전압이 심하게 변동하여 회로가 동작을 제대로 못 할 정도가 되면 안정적인 공급을 무시하고 빨리 돌아오는 모드인 부스트(Boost) 모드 동작과, 목표(target) 전압에 도달하여 출력 전압의 변화가 거의 없는 락(lock) 모드 동작과, 부스트 모드 동작과 락 모드 동작의 영역 사이의 노멀(normal) 모드 동작으로 구분할 수 있다.

SAR 동작은 Vout과 Vref를 비교하여 최상위 비트(bit)부터 채워나가며 출력 비트(output bit)만큼의 주기만 필요로 하기 때문에, 일반적인 누산기(Accumulator)에 비해 과도 응답 시간이 감소된다.

ACC 동작은 비선형적인 프로포즈드(Proposed) ACC를 사용하여 다양한 이득을 갖게 되는데 이로 인해 과도응답의 시간이 줄어든다.

기준전압 생성기(110)에서 만들어지는 Vref'가 부스트 앤 락 디텍터(130)에서 생성되는 두 개의 기준(Reference) 전압 사이에 들어가 있지 않으면, 부스트(Boost) 신호가 하이(High)가 되어 컨트롤러(140)는 SAR 동작을 하게 된다. 이는 출력단의 급격한 전류 변화에 SW 어레이(160)의 비트(bit)만큼의 사이클(Cycle)만을 필요로 하기 때문에, 높은 해상도나 넓은 부하 전류(load current) 범위를 충족시키기 위한 큰 비트(bit)의 SW 어레이(160)를 사용할 수 있게 만든다.

부스트 앤 락 디텍터(130)에서 부스트 디텍터(Boost detector)와 같은 원리로 락 디턱터(Lock detector)는 Vref'이 두 기준 전압(Reference Voltage) 사이에 들어오게 되면, 락(Lock) 신호의 출력을 하이(High)로 만든다. 이는 컨트롤러(140)를 누산기(Accumulator)로 작동하게 한다. 또한, 락 신호의 출력이 하이(High)로 유지되는 상태에서 업/다운(Up/Down) 신호가 반복되면, Vout이 목표(target) 전압에 도달했다고 판단하여 기준 클럭(Reference Clock)을 분주하고, 컨트롤러(140)의 동작속도를 느리게 만들어 대기 전류(Quiescent Current)를 감소시킨다.

마지막으로 락(Lock) 신호와 부스트(boost) 신호가 둘 다 로우(Low)가 되면, 노멀(normal) 모드 동작을 한다. 이 동작에서 컨트롤러(140)는 출력 코드(code)에 비례하여 누산(Accumulate)하는 값을 증가시킴으로써 과도응답 시간을 줄일 수 있다.

도 4는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout 변화에 따른 부스트(Boost) 신호와 락(Lock) 신호를 표시한 그래프이다.

도 4에서 Vout 변화에 따른 부스트(Boost) 신호와 락(Lock) 신호의 변화를 볼 수 있다. 또한, Vout이 Vref'을 기준으로 하여 그 차이가 정해진 값 이상으로 커지면 부스트 모드(Boost mode)로 동작하고, Vout이 정해진 값 이내로 Vref'와 가까워지면 락 모드(Lock mode)로 동작하는 것을 확인할 수 있다.

도 5는 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터에서 Vout의 언더슈트(undershoot)에 다른 모드 변환을 비교한 그래프이다.

도 5에서 보는 바와 같이, 부하 전류(load current)에 변동이 있으면 Vout에서 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생한다. 이러한 오버슈트(Overshoot) 또는 언더슈트(Undershoot)의 발생하는 값이 정해진 값 이상으로 크면, 부스트 모드(Boost mode)로 동작하여 빠른 과도응답을 얻게 되고, 그 값이 정해진 값 이내로 작다면 락 모드(Lock mode)로 동작하게 된다.

도 5에서 a는 Vout 신호의 언더슈트 발생시에 락 모드로 시동하게 되는 값이고, b는 Vout 신호의 오버슈트 발생시에 부스트 모드로 시동하게 되는 값이다.

본 발명에서 부스트 앤 락 디텍터(130)는 기준전압 생성기(110)에서 생성된 기준 전압(Vref')이 부스트 앤 락 디텍터(130)에서 미리 정한 전압 범위에 포함되지 않으면, 부스트 모드로 동작 모드를 선택하고, 기준 전압(Vref')이 부스트 앤 락 디텍터(130)에서 미리 정한 전압 범위에 포함되면 락 모드를 선택한다.

컨트롤러(140)는 부스트 앤 락 디텍터(130)에서 부스트 모드가 선택되면, SAR(Successive Approximation Register) 방식으로 동작하여 스위치 어레이(160)를 제어하고, 락 모드가 선택되면 누산기(Accumulator)로 동작하여 스위치 어레이(160)를 제어한다.

본 발명에서 부하에 흐르는 전류의 변동에 따라 출력 전압(Vout)에 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생하는 경우, 부스트 앤 락 디텍터(130)는 출력 전압(Vout)의 오버슈트 또는 언더슈트에 따라 부스트 모드와 락 모드의 동작 모드를 결정하는데 필요한 전압 범위를 설정할 수 있다.

이렇게 본 발명에서는 오버슈트 또는 언더슈트가 발생 할 때마다, Vout에 따라 부스트 모드와 락 모드로 동작하므로 멀티 모드(Multi-Mode) 방식의 디지털 LDO 레귤레이터이다.

이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.

110 기준 전압 생성기 120 비교기
130 부스트 앤 락 디텍터 140 컨트롤러
150 SW 버퍼 160 SW 어레이

Claims (4)

1. 기준전압을 생성하기 위한 기준전압 생성기;
   부하(Load)에 제공되는 출력전압을 피드백 받아서, 상기 기준전압과 상기 출력전압을 비교하여 업(Up) 신호 또는 다운(Down) 신호를 생성하기 위한 비교기(Comparator);
   상기 출력전압의 상태를 확인하여 부스트(Boost) 모드와 락(Lock) 모드 중에서 하나의 동작 모드를 선택하는 부스트 앤 락 디텍터(Boost & Lock detector);
   상기 비교기에서 생성된 업 신호 또는 다운 신호와, 상기 부스트 앤 락 디텍터에서 선택된 동작 모드에 따라 스위치(Switch) 어레이(array)의 각 스위치의 온/오프(On/Off) 동작을 제어하는 컨트롤러(Controller); 및
   상기 컨트롤러의 제어에 따라 바이너리 코드(Binary Code)로 구성된 스위치 어레이의 온/오프를 구동시키는 SW 버퍼(Buffer)를 포함하는 디지털 LDO 레귤레이터.
   
2. 청구항 1에 있어서,
   상기 부스트 앤 락 디텍터는 상기 기준전압 생성기에서 생성된 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되지 않으면, 부스트 모드로 동작 모드를 선택하고, 상기 기준 전압이 상기 부스트 앤 락 디텍터에서 미리 정한 전압 범위에 포함되면 락 모드를 선택하며,
   상기 컨트롤러는 상기 부스트 앤 락 디텍터에서 부스트 모드가 선택되면, SAR(Successive Approximation Register) 방식으로 동작하여 스위치 어레이를 제어하고, 락 모드가 선택되면 누산기(Accumulator)로 동작하여 스위치 어레이를 제어하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
   
3. 청구항 2에 있어서,
   상기 부하에 흐르는 전류의 변동에 따라 상기 출력 전압에 오버슈트(Overshoot) 또는 언더슈트(Undershoot)가 발생하는 경우, 상기 부스트 앤 락 디텍터는 상기 출력 전압의 오버슈트 또는 언더슈트에 따라 부스트 모드와 락 모드의 동작 모드를 결정하는데 필요한 전압 범위를 설정하는 것을 특징으로 하는 디지털 LDO 레귤레이터.
   
4. 청구항 1에 있어서,
   상기 컨트롤러는 베릴로그(Verilog) HDL(Hardware Description Language)로 이루어지는 것을 특징으로 하는 디지털 LDO 레귤레이터.

Images