KR20160046155A - 시스템 온 칩의 전원 경로 제어기 - Google Patents

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Abstract

시스템-온-칩에 포함된 전원 경로 제어기는 시스템-온-칩 외부의 제1 전원 소스 및 제2 전원 소스에 연결된다. 전원 경로 제어기는, 제1 전원 소스와 시스템-온-칩 내부의 메모리 코어부 사이에 배치되는 제1 스위치, 제2 전원 소스와 메모리 코어부 사이에 배치되는 제2 스위치, 제1 전원 소스로부터 공급되는 제1 전원 전압과 제2 전원 소스로부터 공급되는 제2 전원 전압을 비교하는 비교기, 및 비교기의 비교 결과로서 제1 전원 전압이 제2 전원 전압보다 높은 전압 레벨을 가지는 경우 메모리 코어부에 제1 전원 전압이 공급되도록 제1 스위치를 활성화하고, 제1 전원 전압이 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우 메모리 코어부에 제2 전원 전압이 공급되도록 제2 스위치를 활성화하는 스위치 제어부를 포함한다.

Description

시스템 온 칩의 전원 경로 제어기{POWER PATH CONTROLLER OF A SYSTEM-ON-CHIP}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 시스템-온-칩(System-on-Chip; SoC)에 이용되는 전원 경로 제어기에 관한 것이다.
시스템-온-칩(System-on-Chip; SoC)은 컴퓨터 시스템 또는 다른 전자 시스템을 구현하기 위해 CPU(central processing unit), 메모리, 인터페이스(interface), 디지털 신호 처리 회로, 아날로그 신호 처리 회로 등의 다양한 기능 블록들을 하나의 반도체 집적 회로에 집적하는 기술 또는 상기 기술에 따라 집적된 하나의 집적 회로(Integrated Circuit; IC)를 나타낸다. 최근, 시스템-온-칩은 프로세서, 멀티미디어(multimedia), 그래픽(graphic), 인터페이스, 및 보안 등 다양한 기능들을 포함하여 더욱 복잡한 시스템으로 발전하고 있다. 한편, 이러한 시스템-온-칩은 전력 용량을 가지는 모바일 기기에 주로 사용되고, 이에 따라 시스템-온-칩의 전력 소모량을 최소화하는 방안에 대한 연구가 진행되고 있다.
본 발명의 일 목적은 시스템-온-칩(System-on-Chip; SoC) 내부의 메모리 코어부에 대한 전원 경로 제어기를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩에 포함된 전원 경로 제어기는 상기 시스템-온-칩 외부의 제1 전원 소스 및 제2 전원 소스에 연결된다. 상기 전원 경로 제어기는, 상기 제1 전원 소스와 상기 시스템-온-칩 내부의 메모리 코어부 사이에 배치되는 제1 스위치, 상기 제2 전원 소스와 상기 메모리 코어부 사이에 배치되는 제2 스위치, 상기 제1 전원 소스로부터 공급되는 제1 전원 전압과 상기 제2 전원 소스로부터 공급되는 제2 전원 전압을 비교하는 비교기, 및 상기 비교기의 비교 결과로서 상기 제1 전원 전압이 상기 제2 전원 전압보다 높은 전압 레벨을 가지는 경우 상기 메모리 코어부에 상기 제1 전원 전압이 공급되도록 상기 제1 스위치를 활성화하고, 상기 제1 전원 전압이 상기 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우 상기 메모리 코어부에 상기 제2 전원 전압이 공급되도록 상기 제2 스위치를 활성화하는 스위치 제어부를 포함한다.
일 실시예에서, 상기 제1 전원 소스로부터 공급되는 상기 제1 전원 전압은 상기 메모리 코어부를 포함하는 기능 블록의 동작 조건에 따라 동적으로 변경되는 전원 전압일 수 있고, 상기 제2 전원 소스로부터 공급되는 상기 제2 전원 전압은 상기 메모리 코어부에서 요구되는 최소 전원 전압으로서 고정된 전원 전압일 수 있다.
일 실시예에서, 상기 제1 전원 전압은 상기 기능 블록에 포함된 로직부에 공급될 수 있다.
일 실시예에서, 상기 제2 전원 소스는 상기 시스템-온-칩에 포함된 다른 전원 경로 제어기와 공유될 수 있다.
일 실시예에서, 상기 전원 경로 제어기는, 상기 스위치 제어부와 상기 제1 스위치 사이에 연결된 제1 저항, 및 상기 스위치 제어부와 상기 제2 스위치 사이에 연결된 제2 저항을 더 포함할 수 있다.
일 실시예에서, 제5 항에 있어서, 상기 제1 저항은 상기 스위치 제어부에서 생성되어 상기 제1 스위치에 인가되는 제1 스위칭 신호의 상승 및 하강을 지연시킬 수 있고, 상기 제2 저항은 상기 스위치 제어부에서 생성되어 상기 제2 스위치에 인가되는 제2 스위칭 신호의 상승 및 하강을 지연시킬 수 있다.
일 실시예에서, 상기 제1 스위치는, 상기 스위치 제어부에서 생성된 제1 스위칭 신호가 인가되는 게이트, 상기 제1 전원 소스에 연결된 소스, 및 상기 메모리 코어부에 연결된 드레인을 포함하는 제1 PMOS 트랜지스터를 포함할 수 있고, 상기 제2 스위치는, 상기 스위치 제어부에서 생성된 제2 스위칭 신호가 인가되는 게이트, 상기 제2 전원 소스에 연결된 소스, 및 상기 메모리 코어부에 연결된 드레인을 포함하는 제2 PMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 전원 경로 제어기는, 상기 제1 스위칭 신호가 인가되는 게이트, 상기 제1 PMOS 트랜지스터의 상기 소스에 연결된 소스, 및 상기 제1 PMOS 트랜지스터의 바디에 연결된 드레인을 포함하는 제3 PMOS 트랜지스터, 상기 제1 스위칭 신호를 반전시켜 제1 반전 스위칭 신호를 생성하는 제1 인버터, 및 상기 제1 반전 스위칭 신호가 인가되는 게이트, 상기 제1 PMOS 트랜지스터의 상기 드레인에 연결된 소스, 및 상기 제1 PMOS 트랜지스터의 상기 바디에 연결된 드레인을 포함하는 제4 PMOS 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 전원 전압이 상기 제2 전원 전압보다 높은 전압 레벨을 가지는 경우, 상기 스위칭 제어부는 로우 레벨을 가지는 상기 제1 스위칭 신호를 생성하고, 상기 제3 PMOS 트랜지스터는 상기 로우 레벨을 가지는 상기 제1 스위칭 신호에 응답하여 턴-온되어 상기 제1 전원 전압을 상기 제1 PMOS 트랜지스터의 상기 바디에 전송할 수 있다. 상기 제1 전원 전압이 상기 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우, 상기 스위칭 제어부는 하이 레벨을 가지는 상기 제1 스위칭 신호를 생성하고, 상기 제1 인버터는 상기 하이 레벨을 가지는 상기 제1 스위칭 신호에 응답하여 상기 로우 레벨을 가지는 상기 제1 반전 스위칭 신호를 생성하고, 상기 제4 PMOS 트랜지스터는 상기 로우 레벨을 가지는 상기 제1 반전 스위칭 신호에 응답하여 턴-온되어 상기 제2 전원 전압을 상기 제1 PMOS 트랜지스터의 상기 바디에 전송할 수 있다.
일 실시예에서, 상기 전원 경로 제어기 상기 제2 스위칭 신호가 인가되는 게이트, 상기 제2 PMOS 트랜지스터의 상기 소스에 연결된 소스, 및 상기 제2 PMOS 트랜지스터의 바디에 연결된 드레인을 포함하는 제5 PMOS 트랜지스터, 상기 제2 스위칭 신호를 반전시켜 제2 반전 스위칭 신호를 생성하는 제2 인버터, 및 상기 제2 반전 스위칭 신호가 인가되는 게이트, 상기 제2 PMOS 트랜지스터의 상기 드레인에 연결된 소스, 및 상기 제2 PMOS 트랜지스터의 상기 바디에 연결된 드레인을 포함하는 제6 PMOS 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제2 전원 전압이 상기 제1 전원 전압보다 높은 전압 레벨을 가지는 경우, 상기 스위칭 제어부는 로우 레벨을 가지는 상기 제2 스위칭 신호를 생성하고, 상기 제5 PMOS 트랜지스터는 상기 로우 레벨을 가지는 상기 제2 스위칭 신호에 응답하여 턴-온되어 상기 제2 전원 전압을 상기 제2 PMOS 트랜지스터의 상기 바디에 전송할 수 있다. 상기 제2 전원 전압이 상기 제1 전원 전압보다 낮은 전압 레벨을 가지는 경우, 상기 스위칭 제어부는 하이 레벨을 가지는 상기 제2 스위칭 신호를 생성하고, 상기 제2 인버터는 상기 하이 레벨을 가지는 상기 제2 스위칭 신호에 응답하여 상기 로우 레벨을 가지는 상기 제2 반전 스위칭 신호를 생성하고, 상기 제6 PMOS 트랜지스터는 상기 로우 레벨을 가지는 상기 제2 반전 스위칭 신호에 응답하여 턴-온되어 상기 제1 전원 전압을 상기 제2 PMOS 트랜지스터의 상기 바디에 전송할 수 있다.
일 실시예에서, 상기 비교기는 히스테리시스(hysteresis) 비교기일 수 있다.
일 실시예에서, 상기 히스테리시스 비교기의 히스테리시스 전압은 상기 전원 경로 제어기의 외부로부터 인가되는 제어 코드에 응답하여 조절될 수 있다.
일 실시예에서, 상기 전원 경로 제어기는, 상기 제1 전원 소스와 상기 비교기의 제1 입력 단자 사이에 연결된 제1 로우 패스 필터, 및 상기 제2 전원 소스와 상기 비교기의 제2 입력 단자 사이에 연결된 제2 로우 패스 필터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 로우 패스 필터는, 상기 제1 전원 소스와 상기 비교기의 상기 제1 입력 단자 사이에 연결된 제3 저항, 상기 비교기의 상기 제1 입력 단자와 접지 전압 사이에 연결된 제4 저항, 및 상기 비교기의 상기 제1 입력 단자와 상기 접지 전압 사이에 연결된 제1 커패시터를 포함할 수 있다. 상기 제2 로우 패스 필터는, 상기 제2 전원 소스와 상기 비교기의 상기 제2 입력 단자 사이에 연결된 제5 저항, 상기 비교기의 상기 제2 입력 단자와 상기 접지 전압 사이에 연결된 제6 저항, 및 상기 비교기의 상기 제2 입력 단자와 상기 접지 전압 사이에 연결된 제2 커패시터를 포함할 수 있다.
일 실시예에서, 상기 스위치 제어부는, 상기 제1 전원 전압이 상기 제2 전원 전압보다 높은 전압 레벨을 가지는 경우, 로우 레벨을 가지는 제1 스위칭 신호를 상기 제1 스위치에 인가하고, 하이 레벨을 가지는 제2 스위칭 신호를 상기 제2 스위치에 인가하며, 상기 제1 전원 전압이 상기 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우, 상기 하이 레벨을 가지는 상기 제1 스위칭 신호를 상기 제1 스위치에 인가하고, 상기 로우 레벨을 가지는 상기 제2 스위칭 신호를 상기 제2 스위치에 인가할 수 있다.
일 실시예에서, 상기 스위치 제어부는, 상기 비교기의 출력 신호를 반전시켜 상기 제1 스위칭 신호를 생성하고, 상기 제1 스위칭 신호를 상기 제1 스위치에 인가하는 제3 인버터, 상기 비교기의 상기 출력 신호를 반전시키는 제4 인버터, 및 상기 제4 인버터의 출력 신호를 반전시켜 상기 제2 스위칭 신호를 생성하고, 상기 제2 스위칭 신호를 상기 제2 스위치에 인가하는 제5 인버터를 포함할 수 있다.
일 실시예에서, 상기 제5 인버터는 상기 제1 전원 소스로부터 상기 제1 전원 전압을 공급받고, 상기 제2 스위칭 신호의 상기 하이 레벨은 상기 제1 전원 전압의 전압 레벨과 동일할 수 있다.
일 실시예에서, 상기 스위치 제어부는, 상기 비교기의 출력 신호 및 제어 신호를 선택적으로 출력하는 멀티플렉서, 및 상기 멀티플렉서의 출력 신호에 응답하여 상기 제1 스위치에 인가되는 제1 스위칭 신호 및 상기 제2 스위치에 인가되는 제2 스위칭 신호를 생성하는 스위칭 신호 생성부를 포함할 수 있다.
일 실시예에서, 상기 제어 신호는 상기 전원 경로 제어기의 외부로부터 수신되는 외부 제어 신호일 수 있다.
일 실시예에서, 상기 전원 경로 제어기는 상기 메모리 코어부의 온도, 전류 및 동작 속도 중 적어도 하나를 검출하여 상기 제어 신호를 생성하는 검출기를 더 포함할 수 있다.
일 실시예에서, 상기 제1 전원 소스는 벅(buck) 변환기이고, 상기 제2 전원 소스는 로우 드롭아웃(low dropout, LDO) 레귤레이터일 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩에 포함된 전원 경로 제어기는 상기 시스템-온-칩의 외부의 제1 전원 소스 및 제2 전원 소스에 연결된다. 상기 전원 경로 제어기는 상기 제1 전원 소스와 상기 시스템-온-칩 내부의 메모리 코어부 사이에 배치되는 제1 스위치, 상기 제2 전원 소스와 상기 메모리 코어부 사이에 배치되는 제2 스위치, 상기 제1 전원 소스로부터 공급되고, 동적으로 변경되는 전원 전압인 제1 전원 전압과, 상기 제2 전원 소스로부터 공급되고, 고정된 전원 전압인 제2 전원 전압을 비교하는 비교기, 및 상기 비교기의 비교 결과로서 상기 제1 전원 전압이 상기 제2 전원 전압보다 높은 전압 레벨을 가지는 경우 상기 메모리 코어부에 상기 제1 전원 전압이 공급되도록 상기 제1 스위치를 활성화하고, 상기 제1 전원 전압이 상기 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우 상기 메모리 코어부에 상기 제2 전원 전압이 공급되도록 상기 제2 스위치를 활성화하는 스위치 제어부를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩에 포함된 전원 경로 제어기는 상기 시스템-온-칩의 외부의 제1 전원 소스 및 복수의 제2 전원 소스들에 연결된다. 상기 전원 경로 제어기는, 상기 제1 전원 소스와 상기 시스템-온-칩 내부의 메모리 코어부 사이에 배치되는 제1 스위치, 상기 복수의 제2 전원 소스들과 상기 메모리 코어부 사이에 각각 배치되는 복수의 제2 스위치들, 및 상기 메모리 코어부에 상기 제1 전원 소스로부터 공급되고 동적으로 변경되는 전원 전압인 제1 전원 전압, 및 상기 복수의 제2 전원 소스들로부터 공급되고 서로 다른 전압 레벨들을 가지고 고정된 전원 전압들인 복수의 제2 전원 전압들 중 하나의 전원 전압이 공급되도록, 상기 제1 스위칭 및 상기 복수의 제2 스위치들 중 하나의 스위치를 활성화하는 스위치 제어부를 포함한다.
일 실시예에서, 상기 복수의 제2 전원 소스들은 상기 시스템-온-칩에 포함된 다른 전원 경로 제어기와 공유될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩에 포함된 전원 경로 제어기는 상기 시스템-온-칩의 외부의 제1 전원 소스 및 복수의 제2 전원 소스들에 연결된다. 상기 전원 경로 제어기는, 상기 제1 전원 소스와 상기 시스템-온-칩 내부의 복수의 메모리 코어부들 사이에 각각 배치되는 복수의 제1 스위치들, 상기 복수의 제2 전원 소스들과 상기 복수의 메모리 코어부들 사이에 각각 배치되는 복수의 제2 스위치들, 및 상기 복수의 메모리 코어부들 각각에 상기 제1 전원 소스로부터 공급되고 동적으로 변경되는 전원 전압인 제1 전원 전압, 또는 상기 복수의 제2 전원 소스들 중 상응하는 제2 전원 소스로부터 공급되고 고정된 전원 전압인 제2 전원 전압이 공급되도록, 상기 복수의 제1 스위치들 및 상기 복수의 제2 스위치들을 제어하는 스위치 제어부를 포함한다.
상기와 같은 본 발명의 실시예들에 따른 시스템-온-칩에 포함된 전원 경로 제어기는, 메모리 코어부를 포함하는 기능 블록의 동작 조건에 따라 동적으로 변경되는 제1 전원 전압과 상기 메모리 코어부에서 요구되는 최소 전원 전압으로 고정된 제2 전원 전압을 비교하여 상기 비교의 결과에 따라 상기 메모리 코어부에 상기 제1 전원 전압 또는 상기 제2 전원 전압을 선택적으로 공급함으로써, 전력 소모를 감소시키면서 상기 메모리 코어부의 정상적인 동작을 보장할 수 있다.
또한, 본 발명의 실시예들에 따른 시스템-온-칩에 포함된 전원 경로 제어기는, 메모리 코어부에서 요구되는 최소 전원 전압으로 고정된 전원 전압을 생성하는 전원 소스를 공유함으로써, 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)와 시스템-온-칩 사이의 전원 배선의 수를 감소시킬 수 있고, PMIC의 수동 소자의 수 및 사이즈를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 전원 경로 제어기(Power Path Controller; PPC)를 포함하는 시스템-온-칩(System-on-Chip; SoC)을 나타내는 블록도이다.
도 2a는 도 1에 도시된 제1 및 제2 전원 소스들에 의해 생성되는 제1 및 제2 전원 전압들의 일 예를 나타내는 타이밍도이고, 도 2b는 도 2a의 예에서 전원 경로 제어기에 의해 메모리 코어부에 제공되는 전원 전압의 일 예를 나타내는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 4는 도 3의 전원 경로 제어기에 의한 전원 경로 스위칭 시 각 전원 경로를 통하여 흐르는 전류를 나타내는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 8은 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예들에 따른 전원 경로 제어기를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예들에 따른 전원 경로 제어기를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 모바일 기기를 나타내는 블록도이다.
도 13은 도 12의 모바일 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
도 14는 도 12의 모바일 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전원 경로 제어기(Power Path Controller; PPC)를 포함하는 시스템-온-칩(System-on-Chip; SoC)을 나타내는 블록도이고, 도 2a는 도 1에 도시된 제1 및 제2 전원 소스들에 의해 생성되는 제1 및 제2 전원 전압들의 일 예를 나타내는 타이밍도이며, 도 2b는 도 2a의 예에서 전원 경로 제어기에 의해 메모리 코어부에 제공되는 전원 전압의 일 예를 나타내는 타이밍도이다.
도 1을 참조하면, 시스템-온-칩(100)은 복수의 기능 블록들(IP1, IP2, IPN)을 포함한다. 실시예에 따라, 복수의 기능 블록들(IP1, IP2, IPN)은 다양한 기능들을 수행할 수 있다. 예를 들어, 복수의 기능 블록들(IP1, IP2, IPN)은 중앙 처리부(Central Processing Unit; CPU), 그래픽 처리부(Graphic Processing Unit; GPU), 버스 시스템(Bus System), 이미지 신호 프로세서(Image Signal Processor; ISP), 멀티 포맷 코덱(Multi-Format Codec; MFC) 블록, 파일 시스템(File SYStem; FSYS) 블록, 메모리 콘트롤러(Memory Controller; MC) 등을 포함할 수 있다.
각 기능 블록(IP1, IP2, IPN)은 로직부(LU1, LU2, LUN) 및 메모리 코어부(MC1, MC2, MCN)를 포함할 수 있다. 메모리 코어부(MC1, MC2, MCN)는 저장된 데이터를 유지하도록 지속적으로 전원 전압을 공급받는 휘발성 메모리 셀을 포함할 수 있다. 일 실시예에서, 메모리 코어부(MC1, MC2, MCN)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀을 포함할 수 있다. 다른 실시예에서, 메모리 코어부(MC1, MC2, MCN)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 셀을 포함할 수 있다. 로직부(LU1, LU2, LUN)는 각 기능 블록(IP1, IP2, IPN)의 소정의 기능을 수행하도록 소정의 연산 또는 처리를 수행할 수 있다. 여기서, 로직부(LU1, LU2, LUN)는 메모리 코어부(MC1, MC2, MCN)를 제어하는 주변 회로부(Peripheral Circuit)를 포함할 수 있다.
일 실시예에서, 복수의 기능 블록들(IP1, IP2, IPN)의 복수의 로직부들(LU1, LU2, LUN) 또는 복수의 로직부들(LU1, LU2, LUN)의 복수의 주변 회로부들은 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)(150)에 포함된 복수의 제1 전원 소스들(160, 162, 164)로부터 각각 전력을 공급받을 수 있다. 즉, 복수의 제1 전원 소스들(160, 162, 164)은 복수의 로직부들(LU1, LU2, LUN)에 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)을 각각 공급할 수 있다. 또한, 각 제1 전원 소스(160, 162, 164)는 상응하는 기능 블록(IP1, IP2, IPN)의 동작 조건(예를 들어, 요구되는 처리량(Throughput) 또는 요구되는 동작 속도)에 따라 제1 전원 전압(VDD1-1, VDD1-2, VDD1-N)을 동적으로 변경할 수 있다. 즉, 시스템-온-칩(100)의 전력 소모의 감소를 위하여, 전원 전압 및/또는 동작 주파수를 동적으로 변경시키는 DVFS(Dynamic Voltage Frequency Scaling) 기술이 시스템-온-칩(100)에 적용될 수 있다. 예를 들어, 제1 기능 블록(IP1)에 대하여 현재에 낮은 처리량이 요구되거나, 낮은 동작 속도가 요구되는 경우, 제1 기능 블록(IP1)의 로직부(LU1)에 전원을 공급하는 제1 전원 소스(160)는 전력 소모의 감소를 위하여 제1 기능 블록(IP1)의 로직부(LU1)에 인가되는 제1 전원 전압(VDD1-1)의 전압 레벨을 감소시킬 수 있다.
한편, 복수의 기능 블록들(IP1, IP2, IPN)의 동작 조건들은 서로 다를 수 있고, 따라서, 복수의 기능 블록들(IP1, IP2, IPN)에서 요구되는 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)의 전압 레벨들이 서로 다를 수 있다. 이에 따라, 일 실시예에서, 복수의 기능 블록들(IP1, IP2, IPN)은 서로 다른 전원 도메인들에 속하고, 복수의 기능 블록들(IP1, IP2, IPN)에 각각 상응하는 복수의 제1 전원 소스들(160, 162, 164)로부터 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)을 각각 공급받으며, 각각의 제1 전원 소스들(160, 162, 164)은 상응하는 기능 블록들(IP1, IP2, IPN)에 적합한 전원 레벨들을 가지는 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)을 생성할 수 있다. 이에 따라, 복수의 기능 블록들(IP1, IP2, IPN)의 전력 소모가 최소화될 수 있고, 시스템-온-칩(100)의 전력 소모가 최소화될 수 있다. 일 실시예에서, 높은 전력 효율을 가지도록, 복수의 제1 전원 소스들(160, 162, 164)은 높은 전력 변환 효율을 가지는 벅(BUCK) 변환기들로 구현될 수 있다. 예를 들어, 전자 기기의 배터리의 전원 전압이 벅(BUCK) 변환기들에 의해 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)로 변환됨으로써, 상기 전자 기기의 전력 효율이 향상될 수 있다.
다만, 공정 미세화로 인하여 메모리 셀의 특성 산포가 증가됨에 따라, 낮은 전원 전압에서의 메모리 셀의 동작 안정성이 보장되지 않을 수 있고, 이에 따라, 메모리 코어부(MC1, MC2, MCN)가 정상적으로 동작하기 위한 최소 전원 전압은 로직부(LU1, LU2, LUN)가 정상적으로 동작하기 위한 최소 전원 전압보다 낮을 수 있다. 이에 따라, 복수의 메모리 코어부들(MC1, MC2, MCN)에 복수의 메모리 코어부들(MC1, MC2, MCN)이 정상적으로 동작하기 위한 최소 전원 전압 이상의 전원 전압을 인가하기 위하여, 시스템-온-칩(100)은 복수의 메모리 코어부들(MC1, MC2, MCN)에 각각 상응하는 복수의 전원 경로 제어기(Power Path Controller; PPC)들(200, 202, 240)을 더 포함하고, 복수의 전원 경로 제어기들(200, 202, 240)은 복수의 메모리 코어부들(MC1, MC2, MCN)이 정상적으로 동작하기 위한 최소 전원 전압으로서 고정된 전원 전압인 제2 전원 전압(VDD2)을 생성하는 적어도 하나의 제2 전원 소스(170)에 공통적으로 연결될 수 있다. 일 실시예에서, 안정적인 제2 전원 전압(VDD2)을 생성하도록, 제2 전원 소스(170)는 로우 드롭아웃(low dropout)(LDO) 레귤레이터로 구현될 수 있다. 또한, 일 실시예에서, 전력 효율을 향상시키도록, 배터리의 전원 전압이 벅 변환기에 의해 변환된 후, 상기 로우 드롭아웃 레귤레이터에 의해 제2 전원 전압(VDD2)으로 다시 변환될 수 있다.
각 전원 경로 제어기(200, 202, 240)는 복수의 제1 전원 소스들(160, 162, 164) 중 상응하는 제1 전원 소스로부터 공급되는 제1 전원 전압(VDD1-1, VDD1-2, VDD1-N)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하고, 비교의 결과에 따라 제1 전원 전압(VDD1-1, VDD1-2, VDD1-N) 또는 제2 전원 전압(VDD2)을 상응하는 메모리 코어부(MC1, MC2, MCN)에 선택적으로 제공함으로써, 각 기능 블록(IP1, IP2, IPN)의 동작 조건에 부합되는 전원 전압을 메모리 코어부(MC1, MC2, MCN)에 공급하면서 메모리 코어부(MC1, MC2, MCN)에 대한 최소 전원 전압 이상의 전원 전압을 메모리 코어부(MC1, MC2, MCN)에 공급할 수 있다. 이러한 동작을 수행하도록, 각 전원 경로 제어기(200, 202, 240)는 제1 스위치(250), 제2 스위치(270), 비교기(210) 및 스위치 제어부(230)를 포함할 수 있다.
제1 스위치(250)는 제1 전원 전압(VDD1-1)을 생성하는 제1 전원 소스(160)와 메모리 코어부(MC1) 사이에 배치되고, 스위치 제어부(230)에서 생성되는 제1 스위칭 신호(SWS1)에 응답하여 선택적으로 턴-온될 수 있다. 예를 들어, 제1 스위치(250)는 제1 스위칭 신호(SWS1)가 인가되는 게이트, 제1 전원 소스(160)에 연결된 소스, 및 메모리 코어부(MC1)에 연결된 드레인을 가지는 제1 PMOS 트랜지스터로 구현될 수 있다.
제2 스위치(270)는 제2 전원 전압(VDD2)을 생성하는 제2 전원 소스(170)와 메모리 코어부(MC1) 사이에 배치되고, 스위치 제어부(230)에서 생성되는 제2 스위칭 신호(SWS2)에 응답하여 선택적으로 턴-온될 수 있다. 예를 들어, 제2 스위치(270)는 제2 스위칭 신호(SWS2)가 인가되는 게이트, 제2 전원 소스(170)에 연결된 소스, 및 메모리 코어부(MC1)에 연결된 드레인을 가지는 제2 PMOS 트랜지스터로 구현될 수 있다.
비교기(210)는 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)를 비교할 수 있고, 스위치 제어부(230)는 비교기(210)의 비교 결과에 따라 제1 스위치(250) 또는 제2 스위치(270)를 선택적으로 활성화할 수 있다. 예를 들어, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 높은 전압 레벨을 가지는 경우, 스위치 제어부(230)는 로우 레벨의 제1 스위칭 신호(SWS1) 및 하이 레벨의 제2 스위칭 신호(SWS2)를 생성함으로써 제2 스위치(270)를 비활성화하고 제1 스위치(250)를 활성화할 수 있다. 또한, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 낮은 전압 레벨을 가지는 경우, 스위치 제어부(230)는 하이 레벨의 제1 스위칭 신호(SWS1) 및 로우 레벨의 제2 스위칭 신호(SWS2)를 생성함으로써 제1 스위치(250)를 비활성화하고 제2 스위치(270)를 활성화할 수 있다.
한편, 상술한 바와 같이, 제1 전원 전압(VDD1-1)은 기능 블록(IP1)의 동작 조건에 따라 동적으로 변경되는 전원 전압이고, 제2 전원 전압(VDD2)은 메모리 코어부(MC1)에서 요구되는 최소 전원 전압으로서 고정된 전원 전압일 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 제1 전원 전압(VDD1)은 시간에 따라 동적으로 변경될 수 있고, 제2 전원 전압(VDD2)는 실질적으로 동일한 전압 레벨로 고정된 전원 전압일 수 있다. 이 경우, 전원 경로 제어기(200)는 메모리 코어부(MC1)에 공급되는 전원 전압이, 메모리 코어부(MC1)에서 요구되는 최소 전원 전압으로 유지되면서 기능 블록(IP1)의 동작 조건에 따라 동적으로 변경되도록, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)을 비교하고, 비교 결과에 따라 제1 전원 전압(VDD1) 또는 제2 전원 전압(VDD2)을 선택적으로 출력할 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 제1 전원 전압(VDD1)이 제2 전원 전압(VDD2)보다 높은 전압 레벨을 가지는 동안, 제1 스위치(250)가 활성화되어 전원 경로 제어기(200)의 출력(PPC OUTPUT)으로서 동적으로 변경되는 전원 전압인 제1 전원 전압(VDD1)이 메모리 코어부(MC1)에 공급되고, 제1 전원 전압(VDD1)이 제2 전원 전압(VDD2)보다 낮은 전압 레벨을 가지는 동안, 제2 스위치(270)가 활성화되어 전원 경로 제어기(200)의 출력(PPC OUTPUT)으로서 고정된 전원 전압인 제2 전원 전압(VDD2)이 메모리 코어부(MC1)에 공급될 수 있다. 이에 따라, 기능 블록(IP1)의 전력 소모가 감소되면서, 메모리 코어부(MC1)의 정상적인 동작이 보장될 수 있다.
한편, 복수의 기능 블록들(IP1, IP2, IPN)에 이들의 현재 동작 조건들에 따라 각각 상응하는 전원 전압들을 공급하면서, 복수의 메모리 코어부들(MC1, MC2, MCN)에 정상 동작을 위한 최소 전원 전압 이상의 전원 전압들을 공급하기 위하여, 종래의 시스템-온-칩은 복수의 로직부들(LU1, LU2, LUN)의 전원 공급을 위한 복수의 제1 전원 소스들과 함께 복수의 메모리 코어부들(MC1, MC2, MCN)의 전원 공급을 위한 복수의 제2 전원 소스들에 연결되고, 각 제2 전원 소스가 상응하는 메모리 코어부(MC1, MC2, MCN)에 공급되는 전원 전압을 메모리 코어부(MC1, MC2, MCN)에 대한 상기 최소 전원 전압으로 유지하면서 동작 조건에 따라 동적으로 변경한다. 따라서, 종래의 시스템-온-칩에서는, 복수의 메모리 코어부들(MC1, MC2, MCN)의 전원 공급을 위하여 다수의 전원 소스들이 요구되고, 복수의 메모리 코어부들(MC1, MC2, MCN)과 전원 소스들 사이에 다수의 전원 배선들이 요구된다.
그러나, 본 발명의 실시예들에 따른 시스템-온-칩(100)에서는, 복수의 전원 경로 제어기들(200, 202, 240)이 복수의 메모리 코어부들(MC1, MC2, MCN)에 각각 상응하도록 배치되고, 복수의 전원 경로 제어기(Power Path Controller; PPC)들(200, 202, 240)이 제2 전원 소스(170)를 공유함으로써, PMIC(170)에 포함된 제2 전원 소스(170)의 수가 감소될 수 있고, 제2 전원 소스(170)에 필요한 수동 소자(예를 들어, 커패시터)의 수가 감소되며, PMIC(170)와 시스템-온-칩(100) 사이의 전원 배선의 수가 감소될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 전원 경로 제어기(200)는 메모리 코어부(MC1)를 포함하는 기능 블록(IP1)의 동작 조건에 따라 동적으로 변경되는 제1 전원 전압(VDD1-1)과 메모리 코어부(MC1)에서 요구되는 최소 전원 전압으로 고정된 제2 전원 전압(VDD2)을 비교하여 상기 비교의 결과에 따라 메모리 코어부(MC1)에 제1 전원 전압(VDD1-1) 또는 제2 전원 전압(VDD2)을 선택적으로 공급함으로써, 전력 소모를 감소시키면서 메모리 코어부(MC1)의 정상적인 동작을 보장할 수 있다. 또한, 본 발명의 실시예들에 따른 시스템-온-칩(100)은, 제2 전원 전압(VDD2)을 생성하는 제2 전원 소스(170)에 공통적으로 연결된 복수의 전원 경로 제어기들(200, 202, 204)을 이용함으로써, PMIC(170)에 포함된 제2 전원 소스(170)의 수, 수동 소자의 수, 및 PMIC(170)와 시스템-온-칩(100) 사이의 전원 배선의 수를 감소시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 전원 경로 제어기를 나타내는 블록도이고, 도 4는 도 3의 전원 경로 제어기에 의한 전원 경로 스위칭 시 각 전원 경로를 통하여 흐르는 전류를 나타내는 그래프이다.
도 3을 참조하면, 전원 경로 제어기(200a)는 제1 전원 소스(160)와 메모리 코어부(MC) 사이에 배치된 제1 스위치(250), 제2 전원 소스(170)와 메모리 코어부(MC) 사이에 배치된 제2 스위치(270), 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하는 비교기(210), 비교기(210)의 출력 신호에 응답하여 제1 및 제2 스위치들(250, 270)을 제어하는 스위치 제어부(230), 및 제1 및 제2 저항들(R1, R2)을 포함할 수 있다. 제1 전원 소스(160)는 메모리 코어부(MC)를 포함하는 기능 블록의 동작 조건에 따라 동적으로 변경되는 제1 전원 전압(VDD1-1)을 생성할 수 있고, 제2 전원 소스(170)는 메모리 코어부(MC)가 정상적으로 동작하기 위해 요구되는 최소 전원 전압으로서 고정된 전원 전압인 제2 전원 전압(VDD2)을 생성할 수 있다. 한편, 제2 전원 소스(170)는 전원 경로 제어기(200a)를 포함하는 시스템-온-칩에 포함된 다른 전원 경로 제어기와 공유될 수 있다. 즉, 전원 경로 제어기(200a)는 제2 전원 소스(170)에 상기 다른 전원 경로 제어기와 공통으로 연결되고, 전원 경로 제어기(200a) 및 상기 다른 전원 경로 제어기는 단일한 제2 전원 소스(170)로부터 동일한 제2 전원 전압(VDD2)을 공급받을 수 있다. 도 3의 전원 경로 제어기(200a)는, 도 1에 도시된 전원 경로 제어기(200)에 비하여, 제1 및 제2 저항들(R1, R2)을 더 포함할 수 있다.
제1 저항(R1)은 스위치 제어부(230)와 제1 스위치(250) 사이에 연결될 수 있다. 이에 따라, 제1 저항(R1)은 스위치 제어부(230)에서 생성되어 제1 스위치(250)에 인가되는 제1 스위칭 신호(SWS1)의 상승 및 하강을 지연시킬 수 있다. 또한, 제2 저항(R2)은 스위치 제어부(230)와 제2 스위치(270) 사이에 연결될 수 있다. 이에 따라, 제2 저항(R2)은 스위치 제어부(230)에서 생성되어 제2 스위치(270)에 인가되는 제2 스위칭 신호(SWS2)의 상승 및 하강을 지연시킬 수 있다. 즉, 제1 및 제2 저항들(R1, R2)은 제1 및 제2 스위칭 신호들(SWS1, SWS2)이 완만하게 상승하거나, 완만하게 하강하도록 함으로써, 메모리 코어부(MC)에 인가되는 전원 전압(VDD1-1/VDD2)의 경로가 갑작스럽게 변경되는 것에 의해 발생되는 전압/전류 피킹(peaking)을 방지할 수 있다.
예를 들어, 동적으로 변경되는 전원 전압인 제1 전원 전압(VDD1-1)이 고정된 전원 전압인 제2 전원 전압(VDD2)보다 낮아지는 경우, 전원 경로 제어기(200a)는 제1 전원 소스(160)에서 메모리 코어부(MC)로의 제1 전원 경로를 제2 전원 소스(170)에서 메모리 코어부(MC)로의 제2 전원 경로로 변경할 수 있다. 이 때, 이러한 전원 경로의 변경은 메모리 코어부(MC)로 전류가 흐르는 상태에서 수행되므로, 갑작스러운 전원 경로의 변경은 전압/전류 피킹을 유발할 수 있다. 그러나, 일 실시예에 따른 전원 경로 제어기(200a)에서는, 제1 및 제2 저항들(R1, R2)에 의해 제1 및 제2 스위칭 신호들(SWS1, SWS2)이 완만하게 상승/하강할 수 있고, 상기 전원 경로의 변경이 완만하게 수행될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 메모리 코어부(MC)에 대한 상기 제1 전원 경로에서 상기 제2 전원 경로로 변경될 때, 제1 전원 소스(160)로부터 메모리 코어부(MC)에 흐르는 제1 전원 경로의 전류(I_PATH1)가 서서히 감소되고, 제2 전원 소스(170)로부터 메모리 코어부(MC)에 흐르는 제2 전원 경로의 전류(I_PATH1)가 서서히 증가됨으로써, 상기 전압/전류 피킹이 방지될 수 있다.
본 발명의 일 실시예에 따른 전원 경로 제어기(200a)는 동적으로 변경되는 제1 전원 전압(VDD1-1) 또는 고정된 제2 전원 전압(VDD2)을 메모리 코어부(MC)에 선택적으로 전송함으로써, 전력 소모를 감소시키면서 메모리 코어부(MC)의 정상적인 동작을 보장할 수 있다. 또한, 본 발명의 일 실시예에 따른 전원 경로 제어기(200a)는 스위치 제어부(230)와 제1 및 제2 스위치들(250, 270) 사이에 제1 및 제2 저항들(R1, R2)을 포함함으로써, 갑작스러운 전원 경로 변경에 의한 전압/전류 피킹을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 전원 경로 제어기(200a)는 다른 전원 경로 제어기와 제2 전원 소스(170)를 공유함으로써, 전원 소스의 수, 수동 소자의 수 및 전원 배선의 수를 감소시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 5를 참조하면, 전원 경로 제어기(200b)는 제1 전원 소스(160)와 메모리 코어부(MC) 사이에 배치된 제1 스위치(250), 제2 전원 소스(170)와 메모리 코어부(MC) 사이에 배치된 제2 스위치(270), 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하는 비교기(210), 비교기(210)의 출력 신호에 응답하여 제1 및 제2 스위치들(250, 270)을 제어하는 스위치 제어부(230), 제3 내지 제6 PMOS 트랜지스터들(T3, T4, T5, T6), 및 제1 및 제2 인버터들(INV1, INV2)을 포함할 수 있다. 도 5의 전원 경로 제어기(200b)는, 도 1에 도시된 전원 경로 제어기(200)에 비하여, 제3 내지 제6 PMOS 트랜지스터들(T3, T4, T5, T6) 및 제1 및 제2 인버터들(INV1, INV2)을 더 포함할 수 있다.
제1 스위치(250)는 제1 스위칭 신호(SWS1)가 인가되는 게이트, 제1 전원 소스(160)에 연결된 소스, 및 메모리 코어부(MC)에 연결된 드레인을 가지는 제1 PMOS 트랜지스터(250)일 수 있다. 제3 PMOS 트랜지스터(T3)는 제1 스위칭 신호(SWS1)가 인가되는 게이트, 제1 PMOS 트랜지스터(250)의 소스에 연결된 소스, 및 제1 PMOS 트랜지스터(250)의 바디에 연결된 드레인을 포함할 수 있다. 제1 인버터(INV1)는 제1 스위칭 신호(SWS1)를 반전시켜 제1 반전 스위칭 신호(/SWS1)를 생성할 수 있다. 제4 PMOS 트랜지스터(T4)는 제1 반전 스위칭 신호(/SWS1)가 인가되는 게이트, 제1 PMOS 트랜지스터(250)의 드레인에 연결된 소스, 및 제1 PMOS 트랜지스터(250)의 바디에 연결된 드레인을 포함할 수 있다.
제3 및 제4 PMOS 트랜지스터들(T3, T4)와 제1 인버터(INV1)는 제1 PMOS 트랜지스터(250)의 바디에 제1 PMOS 트랜지스터(250)의 소스 및 드레인의 전압들 중 높은 전압을 인가할 수 있다. 예를 들어, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 높은 전압 레벨을 가지는 경우, 스위칭 제어부(230)는 로우 레벨을 가지는 제1 스위칭 신호(SWS1)를 생성하고, 제3 PMOS 트랜지스터(T3)는 상기 로우 레벨을 가지는 제1 스위칭 신호(SWS1)에 응답하여 턴-온되어 제1 PMOS 트랜지스터(250)의 소스에 인가된 제1 전원 전압(VDD1-1)을 제1 PMOS 트랜지스터(250)의 바디에 전송할 수 있다. 또한, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 낮은 전압 레벨을 가지는 경우, 스위칭 제어부(230)는 하이 레벨을 가지는 제1 스위칭 신호(SWS1)를 생성하고, 제1 인버터(INV1)는 상기 하이 레벨을 가지는 제1 스위칭 신호(SWS1)에 응답하여 로우 레벨을 가지는 제1 반전 스위칭 신호(/SWS1)를 생성하며, 제4 PMOS 트랜지스터(T4)는 상기 로우 레벨을 가지는 제1 반전 스위칭 신호(/SWS1)에 응답하여 턴-온되어 제1 PMOS 트랜지스터(250)의 드레인에 인가된 제2 전원 전압(VDD2)을 제1 PMOS 트랜지스터(250)의 바디에 전송할 수 있다. 이에 따라, 제1 PMOS 트랜지스터(250)의 소스 및 드레인의 전압들 중 높은 전압이 제1 PMOS 트랜지스터(250)의 바디에 인가됨으로써, 제1 PMOS 트랜지스터(250)의 바디를 통한 전류 누설이 방지될 수 있다.
제2 스위치(270)는 제2 스위칭 신호(SWS2)가 인가되는 게이트, 제2 전원 소스(170)에 연결된 소스, 및 메모리 코어부(MC)에 연결된 드레인을 가지는 제2 PMOS 트랜지스터(270)일 수 있다. 제5 PMOS 트랜지스터(T5)는 제2 스위칭 신호(SWS2)가 인가되는 게이트, 제2 PMOS 트랜지스터(270)의 소스에 연결된 소스, 및 제2 PMOS 트랜지스터(270)의 바디에 연결된 드레인을 포함할 수 있다. 제2 인버터(INV2)는 제2 스위칭 신호(SWS2)를 반전시켜 제2 반전 스위칭 신호(/SWS2)를 생성할 수 있다. 제6 PMOS 트랜지스터(T6)는 제2 반전 스위칭 신호(/SWS2)가 인가되는 게이트, 제2 PMOS 트랜지스터(270)의 드레인에 연결된 소스, 및 제2 PMOS 트랜지스터(270)의 바디에 연결된 드레인을 포함할 수 있다.
제5 및 제6 PMOS 트랜지스터들(T5, T6)와 제2 인버터(INV2)는 제2 PMOS 트랜지스터(270)의 바디에 제2 PMOS 트랜지스터(270)의 소스 및 드레인의 전압들 중 높은 전압을 인가할 수 있다. 예를 들어, 제2 전원 전압(VDD2)이 제1 전원 전압(VDD1-1)보다 높은 전압 레벨을 가지는 경우, 스위칭 제어부(230)는 로우 레벨을 가지는 제2 스위칭 신호(SWS2)를 생성하고, 제5 PMOS 트랜지스터(T5)는 상기 로우 레벨을 가지는 제2 스위칭 신호(SWS2)에 응답하여 턴-온되어 제2 PMOS 트랜지스터(270)의 소스에 인가된 제2 전원 전압(VDD2)을 제2 PMOS 트랜지스터(270)의 바디에 전송할 수 있다. 또한, 제2 전원 전압(VDD2)이 제1 전원 전압(VDD1-1)보다 낮은 전압 레벨을 가지는 경우, 스위칭 제어부(230)는 하이 레벨을 가지는 제2 스위칭 신호(SWS2)를 생성하고, 제2 인버터(INV2)는 상기 하이 레벨을 가지는 제2 스위칭 신호(SWS2)에 응답하여 로우 레벨을 가지는 제2 반전 스위칭 신호(/SWS2)를 생성하며, 제6 PMOS 트랜지스터(T6)는 상기 로우 레벨을 가지는 제2 반전 스위칭 신호(/SWS2)에 응답하여 턴-온되어 제2 PMOS 트랜지스터(270)의 드레인에 인가된 제1 전원 전압(VDD1-1)을 제2 PMOS 트랜지스터(270)의 바디에 전송할 수 있다. 이에 따라, 제2 PMOS 트랜지스터(270)의 소스 및 드레인의 전압들 중 높은 전압이 제2 PMOS 트랜지스터(270)의 바디에 인가됨으로써, 제2 PMOS 트랜지스터(270)의 바디를 통한 전류 누설이 방지될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 6을 참조하면, 전원 경로 제어기(200c)는 제1 전원 소스(160)와 메모리 코어부(MC) 사이에 배치된 제1 스위치(250), 제2 전원 소스(170)와 메모리 코어부(MC) 사이에 배치된 제2 스위치(270), 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하는 비교기(210c), 비교기(210c)의 출력 신호에 응답하여 제1 및 제2 스위치들(250, 270)을 제어하는 스위치 제어부(230), 제1 전원 소스(160)와 비교기(210c) 사이에 연결된 제1 로우 패스 필터(LPF1), 및 제2 전원 소스(170)와 비교기(210c) 사이에 연결된 제2 로우 패스 필터(LPF2)를 포함할 수 있다. 한편, 도 6의 전원 경로 제어기(200c)는, 제1 및 제2 로우 패스 필터들(LPF1, LPF2)을 더 포함하는 것, 및 비교기(210c)의 구성 및 동작을 제외하고, 도 1에 도시된 전원 경로 제어기(200)와 유사한 구성 및 동작을 가질 수 있다.
제1 로우 패스 필터(LPF1)는 제1 전원 소스(160)와 비교기(210c)의 제1 입력 단자(예를 들어, 비반전 입력 단자) 사이에 연결될 수 있다. 예를 들어, 제1 로우 패스 필터(LPF1)는 제1 전원 소스(160)와 비교기(210c)의 상기 제1 입력 단자 사이에 연결된 제3 저항(R3), 비교기(210c)의 상기 제1 입력 단자와 접지 전압 사이에 연결된 제4 저항(R4), 및 비교기(210c)의 상기 제1 입력 단자와 상기 접지 전압 사이에 연결된 제1 커패시터(C1)를 포함할 수 있다. 한편, 제1 전원 전압(VDD1-1)을 생성하는 제1 전원 소스(160)는 높은 전력 변환 효율을 가지도록 벅 변환기로 구현될 수 있고, 이러한 벅 변환기에 의해 생성되는 제1 전원 전압(VDD1-1)는 리플(ripple)과 같은 높은 주파수의 노이즈 성분을 가질 수 있다. 한편, 제1 로우 패스 필터(LPF1)는 제1 전원 전압(VDD1-1)의 높은 주파수의 노이즈 성분을 제거할 수 있다.
또한, 제2 로우 패스 필터(LPF2)는 제2 전원 소스(170)와 비교기(210c)의 제2 입력 단자(예를 들어, 반전 입력 단자) 사이에 연결될 수 있다. 예를 들어, 제2 로우 패스 필터(LPF2)는 제2 전원 소스(170)와 비교기(210c)의 상기 제2 입력 단자 사이에 연결된 제5 저항(R5), 비교기(210c)의 상기 제2 입력 단자와 상기 접지 전압 사이에 연결된 제6 저항(R6), 및 비교기(210c)의 상기 제2 입력 단자와 상기 접지 전압 사이에 연결된 제2 커패시터(C2)를 포함할 수 있다. 제2 로우 패스 필터(LPF2)는 제2 전원 전압(VDD2)의 높은 주파수의 노이즈 성분을 제거할 수 있다. 이와 같이, 전원 경로 제어기(200c)가 제1 및 제2 전원 전압들(VDD1-1, VDD2)의 노이즈 성분을 제거하기 위한 제1 및 제2 로우 패스 필터들(LPF1, LPF2)을 포함함으로써, 제1 및 제2 전원 전압들(VDD1-1, VDD2)의 노이즈에 의해 발생되는 원치 않는 전원 경로 스위칭 또는 반복되는 스위칭을 방지할 수 있다.
일 실시예에서, 비교기(210c)는 히스테리시스(hysteresis) 비교기일 수 있다. 즉, 비교기(210c)는 전원 경로 제어기(200c)에서 제1 전원 전압(VDD1-1)이 출력되는 상황에서, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 비교기(210c)의 히스테리시스 전압에 상응하는 소정의 제1 전압차 이상으로 낮아질 때 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 낮음을 나타내는 출력 신호를 생성하고, 전원 경로 제어기(200c)에서 제2 전원 전압(VDD2)이 출력되는 상황에서, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 비교기(210c)의 히스테리시스 전압에 상응하는 소정의 제2 전압차 이상으로 높아질 때 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 높음을 나타내는 출력 신호를 생성할 수 있다. 이에 따라, 메모리 코어부(MC)의 부하 전류의 변화에 의해 제1 전원 전압(VDD1-1) 또는 제2 전원 전압(VDD2)의 변화되더라도, 원치 않는 전원 경로 스위칭 또는 반복되는 스위칭이 방지될 수 있다.
일 실시예에서, 비교기(210c)의 히스테리시스 전압은 전원 경로 제어기(200c)의 외부로부터 인가되는 제어 코드(HYS[N:0])에 응답하여 조절될 수 있다. 예를 들어, 비교기(210c)의 히스테리시스 전압이 부하 전류, 입력 기생 저항 등에 따라 조절되도록, 제어 코드(HYS[N:0])의 값이 설정될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 7을 참조하면, 전원 경로 제어기(200d)는 제1 전원 소스(160)와 메모리 코어부(MC) 사이에 배치된 제1 스위치(250), 제2 전원 소스(170)와 메모리 코어부(MC) 사이에 배치된 제2 스위치(270), 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하는 비교기(210), 및 비교기(210)의 출력 신호에 응답하여 제1 및 제2 스위치들(250, 270)을 제어하는 스위치 제어부(230d)를 포함할 수 있다. 한편, 도 7의 전원 경로 제어기(200d)는, 스위치 제어부(210d)의 구성 및 동작을 제외하고, 도 1에 도시된 전원 경로 제어기(200)와 유사한 구성 및 동작을 가질 수 있다.
스위치 제어부(230d)는, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 높은 전압 레벨을 가지는 경우, 로우 레벨을 가지는 제1 스위칭 신호(SWS1)를 제1 스위치(250)에 인가하고, 하이 레벨을 가지는 제2 스위칭 신호(SWS@)를 제2 스위치(250)에 인가할 수 있다. 또한, 스위치 제어부(230d)는, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 낮은 전압 레벨을 가지는 경우, 하이 레벨을 가지는 제1 스위칭 신호(SWS1)를 제1 스위치(250)에 인가하고, 로우 레벨을 가지는 제2 스위칭 신호(SWS2)를 제2 스위치(270)에 인가할 수 있다. 일 실시예에서, 이러한 동작을 수행하도록, 스위치 제어부(230d)는, 비교기(210)의 출력 신호를 반전시켜 제1 스위칭 신호(SWS1)를 생성하고, 제1 스위칭 신호(SWS1)를 제1 스위치(250)에 인가하는 제3 인버터(INV3), 비교기(210)의 상기 출력 신호를 반전시키는 제4 인버터(INV4), 및 제4 인버터(INV4)의 출력 신호를 반전시켜 제2 스위칭 신호(SWS2)를 생성하고, 제2 스위칭 신호(SWS2)를 제2 스위치(270)에 인가하는 제5 인버터(INV5)를 포함할 수 있다.
일 실시에에서, 제5 인버터(INV5)는 제1 전원 소스(170)로부터 제1 전원 전압(VDD1-1)을 공급받을 수 있다. 한편, 제1 전원 전압(VDD1-1)이 제2 전원 전압(VDD2)보다 높은 전압 레벨을 가지고, 제2 스위치(270)의 게이트에 제2 전원 전압(VDD2)의 전압 레벨을 가지는 제2 스위칭 신호(SWS2)가 인가되는 경우, 제2 스위치(270)의 게이트에 인가되는 전압(즉, 제2 전원 전압(VDD2))보다 높은 전압이 메모리 코어부(MC)에 연결된 제2 스위치(270)의 소스/드레인에 인가됨으로써, 제2 스위치(270)를 통하여 메모리 코어부(MC)로부터 제2 전원 소스(170)의 방향으로 전류가 흐를 수 있다. 그러나, 본 발명의 일 실시예에 따른 전원 경로 제어기(200d)에서는, 제5 인버터(INV5)가 전원 전압으로서 제1 전원 전압(VDD1-1)을 공급받으므로, 제2 스위칭 신호(SWS2)가 제1 전원 전압(VDD1-1)의 전압 레벨과 동일한 전압 레벨을 가짐으로써, 제2 스위치(270)를 통한 전류 누설이 방지될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 8을 참조하면, 전원 경로 제어기(200e)는 제1 전원 소스(160)와 메모리 코어부(MC) 사이에 배치된 제1 스위치(250), 제2 전원 소스(170)와 메모리 코어부(MC) 사이에 배치된 제2 스위치(270), 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하는 비교기(210), 및 비교기(210)의 출력 신호에 응답하여 제1 및 제2 스위치들(250, 270)을 제어하는 스위치 제어부(230e)를 포함할 수 있다. 한편, 도 8의 전원 경로 제어기(200e)는, 스위치 제어부(210e)의 구성 및 동작을 제외하고, 도 1에 도시된 전원 경로 제어기(200)와 유사한 구성 및 동작을 가질 수 있다.
스위치 제어부(230e)는 멀티플렉서(231) 및 스위칭 신호 생성부(233)를 포함할 수 있다. 멀티플렉서(231)는 비교기(210)로부터 출력 신호를 수신하고, 전원 경로 제어기(200e) 외부의 회로 또는 장치로부터 외부 제어 신호(ESC)를 수신할 수 있다. 멀티플렉서(231)는 비교기(210)의 출력 신호 또는 외부 제어 신호(ESC)를 선택적으로 출력할 수 있다. 스위칭 신호 생성부(233)는, 멀티플렉서(231)의 출력 신호, 즉 비교기(210)의 출력 신호 또는 외부 제어 신호(ESC)에 응답하여, 제1 스위치(250)에 인가되는 제1 스위칭 신호(SWS1) 및 제2 스위치(270)에 인가되는 제2 스위칭 신호(SWS2)를 생성할 수 있다. 예를 들어, 스위칭 신호 생성부(233)는, 도 7에 도시된 바와 같이, 제3 내지 제5 인버터들(INV3, INV4, INV5)를 포함할 수 있다.
일 실시예에서, 외부 제어 신호(ESC)는 메모리 제어부(MC) 또는 메모리 제어부(MC)를 포함하는 기능 블록의 온도, 전류, 동작 속도 등에 기초하여 생성될 수 있고, 스위칭 신호 생성부(233)는, 외부 제어 신호(ESC)를 수신하는 경우, 상기 온도, 전류, 동작 속도 등에 기초하여 생성된 외부 제어 신호(ESC)에 따라 제1 및 제2 스위치들(250, 270)을 제어할 수 있다. 또한, 일 실시예에서, 외부의 소정의 기능 블록이 소프트웨어적으로 설정 및/또는 프로그램된 코드를 실행하여 외부 제어 신호(ESC)를 생성하고, 전원 경로 제어기(200e)에 공급할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 전원 경로 제어기를 나타내는 블록도이다.
도 9를 참조하면, 전원 경로 제어기(200f)는 제1 전원 소스(160)와 메모리 코어부(MC) 사이에 배치된 제1 스위치(250), 제2 전원 소스(170)와 메모리 코어부(MC) 사이에 배치된 제2 스위치(270), 제1 전원 소스(160)로부터 공급되는 제1 전원 전압(VDD1-1)과 제2 전원 소스(170)로부터 공급되는 제2 전원 전압(VDD2)을 비교하는 비교기(210), 비교기(210)의 출력 신호에 응답하여 제1 및 제2 스위치들(250, 270)을 제어하는 스위치 제어부(230f), 및 검출기(280)를 포함할 수 있다. 한편, 도 9의 전원 경로 제어기(200f)는, 검출기(280)를 더 포함하고, 멀티플렉서(231)에 인가되는 제어 신호(CS)가 검출기(280)에서 제공되는 것을 제외하고, 도 8에 도시된 전원 경로 제어기(200e)와 유사한 구성 및 동작을 가질 수 있다.
검출기(280)는 메모리 코어부(MC)(또는 메모리 코어부(MC)를 포함하는 기능 블록)의 온도, 전류 및 동작 속도 중 적어도 하나를 검출하여 제어 신호(CS)를 생성할 수 있다. 멀티플렉서(231)는 비교기(210)의 출력 신호 또는 검출기(280)의 제어 신호(CS)를 선택적으로 출력할 수 있고, 스위칭 신호 생성부(233)는 멀티플렉서(231)의 출력 신호, 즉 비교기(210)의 출력 신호 또는 검출기(280)의 제어 신호(CS)에 응답하여 제1 스위치(250)에 인가되는 제1 스위칭 신호(SWS1) 및 제2 스위치(270)에 인가되는 제2 스위칭 신호(SWS2)를 생성할 수 있다. 이에 따라, 제1 및 제2 전원 전압들(VDD1-1, VDD2)의 비교에 기초하여 제1 및 제2 스위치들(250, 270)이 제어되거나, 메모리 코어부(MC)의 상기 온도, 전류, 동작 속도 등에 기초하여 제1 및 제2 스위치들(250, 270)이 제어될 수 있다.
도 10은 본 발명의 다른 실시예들에 따른 전원 경로 제어기를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 10을 참조하면, 시스템-온-칩(300)은 복수의 기능 블록들(IP1, IP2, IPN) 및 복수의 전원 경로 제어기들(400, 402, 404)을 포함할 수 있다. 시스템-온-칩(300)은 PMIC(350)로부터 전원을 공급받을 수 있다. 일 실시예에서, 시스템-온-칩(300)은 PMIC(350)에 포함된 복수(예를 들어, N개)의 제1 전원 소스들(PS1-1, PS1-2, PS1-N)로부터 동적으로 변경되는 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)을 공급받을 수 있고, PMIC(350)에 포함된 복수(예를 들어, M개, 일 실시예에서, M < N)의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)로부터 서로 다른 고정된 전압 레벨들을 가지는 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M)을 공급받을 수 있다.
예를 들어, 복수의 기능 블록들(IP1, IP2, IPN)에 포함된 복수의 로직부들(LU1, LU2, LUN)(또는 주변 회로부들)은 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N)로부터 상응하는 기능 블록들(IP1, IP2, IPN)의 동작 조건(예를 들어, 요구되는 처리량(Throughput) 또는 요구되는 동작 속도)에 따라 동적으로 변경되는 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)을 각각 공급받을 수 있다.
복수의 전원 경로 제어기들(400, 402, 404)은 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N)에 각각 연결되고, 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)에 공통적으로 연결될 수 있다. 이에 따라, 각 전원 경로 제어기(400, 402, 404)는 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N) 중 상응하는 제1 전원 소스로부터 제1 전원 전압을 수신하고, 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)로부터 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M)을 수신할 수 있다. 즉, 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)이 복수의 전원 경로 제어기들(400, 402, 404)에 의해 공유될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 시스템-온-칩(300)은 PMIC(350)의 전원 소스의 수, 수동 소자의 수, 전원 배선의 수 등을 감소시킬 수 있다.
또한, 복수의 전원 경로 제어기들(400, 402, 404)은 복수의 기능 블록들(IP1, IP2, IPN)에 포함된 복수의 메모리 코어부들(MC1, MC2, MCN)에 각각 연결될 수 있다. 각 기능 블록(IP1, IP2, IPN)에 포함된 메모리 코어부(MC1, MC2, MCN)는 복수의 전원 경로 제어기들(400, 402, 404) 중 상응하는 전원 경로 제어기를 통하여 전원을 공급받을 수 있다. 또한, 각 전원 경로 제어기(예를 들어, 400)는 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N) 중 상기 상응하는 제1 전원 소스(예를 들어, PS1-1)로부터 수신된 제1 전원 전압(예를 들어, VDD1-1), 및 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)로부터 수신된 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M) 중 하나를 선택적으로 상응하는 메모리 코어부(예를 들어, MC1)에 공급할 수 있다.
예를 들어, 메모리 코어부(MC1)에 제1 전원 전압(VDD1-1) 및 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M) 중 하나를 제공하도록, 전원 경로 제어기(400)는, 제1 전원 소스(PS1-1)와 메모리 코어부(MC1) 사이에 배치되는 제1 스위치(SW1), 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)과 메모리 코어부(MC1) 사이에 각각 배치되는 복수의 제2 스위치들(SW2-1, SW2-2, SW2-M), 및 메모리 코어부(MC1)에 동적으로 변경되는 전원 전압인 제1 전원 전압(VDD1-1), 및 제1 스위치(SW1)와 복수의 제2 스위치들(SW2-1, SW2-2, SW2-M) 중 하나의 스위치를 선택적으로 활성화하는 스위치 제어부(430)를 포함할 수 있다.
한편, 상술한 바와 같이, 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)은 상응하는 기능 블록들(IP1, IP2, IPN)의 동작 조건에 따라 동적으로 변경될 수 있고, 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M)은 고정된 전원 전압들로서 서로 다른 전압 레벨들을 가질 수 있다. 일 실시예에서, 각 메모리 코어부(MC1, MC2, MCN)가 정상적으로 동작하도록 요구되는 최소 전원 전압은 메모리 코어부(MC1, MC2, MCN)의 온도, 공정 편차 등에 따라 가변될 수 있고, 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M)은 상기 가변되는 최소 전원 전압에 상응하는 복수의 전압 레벨들을 각각 가질 수 있다. 또한, 각 전원 경로 제어기(400)의 스위치 제어부(430)는 상응하는 메모리 코어부(MC1)의 온도, 공정 편차 등에 기초하여 제1 스위치(SW1)와 복수의 제2 스위치들(SW2-1, SW2-2, SW2-M) 중 하나의 스위치를 활성화함으로써, 메모리 코어부(MC1)에 상기 최소 전원 전압 이상의 전압 전압이 인가되도록 할 수 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 전원 경로 제어기를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 11을 참조하면, 시스템-온-칩(500)은 복수의 기능 블록들(IP1, IP2, IPN) 및 복수의 전원 경로 제어기들(600, 602, 604)을 포함할 수 있다. 시스템-온-칩(500)은 PMIC(550)로부터 전원을 공급받을 수 있다.
일 실시예에서, 복수의 기능 블록들(IP1, IP2, IPN)에 포함된 복수의 로직부들(LU1, LU2, LUN)(또는 주변 회로부들)은 PMIC(550)에 포함된 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N)로부터 동적으로 변경되는 복수의 제1 전원 전압들(VDD1-1, VDD1-2, VDD1-N)을 공급받을 수 있다.
복수의 전원 경로 제어기들(600, 602, 604)은 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N)에 각각 연결되고, 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)에 공통적으로 연결될 수 있다. 이에 따라, 각 전원 경로 제어기(400, 402, 404)는 복수의 제1 전원 소스들(PS1-1, PS1-2, PS1-N) 중 상응하는 제1 전원 소스로부터 제1 전원 전압을 수신하고, 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)로부터 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M)을 수신할 수 있다. 즉, 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)이 복수의 전원 경로 제어기들(600, 602, 604)에 의해 공유될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 시스템-온-칩(500)은 PMIC(550)의 전원 소스의 수, 수동 소자의 수, 전원 배선의 수 등을 감소시킬 수 있다.
일 실시예에서, 각 기능 블록(IP1, IP2, IPN)은 복수의 메모리 코어부들(MC1-1, MC1-2, MC1-M, MC2-1, MC2-M, MCN-1, MCN-M)을 포함할 수 있고, 각 전원 경로 제어기(예를 들어, 600)는 상응하는 기능 블록(예를 들어, IP1)에 포함된 복수의 메모리 코어들(예를 들어, MC1-1, MC1-2 및 MC1-M) 각각에 상응하는 제1 전원 전압(예를 들어, VDD1-1) 또는 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M) 중 상응하는 제2 전원 전압을 제공할 수 있다.
예를 들어, 복수의 메모리 코어부들(MC1-1, MC1-2, MC1-M) 각각에 제1 전원 전압(VDD1-1) 또는 복수의 제2 전원 전압들(VDD2-1, VDD2-2, VDD2-M) 중 상응하는 제2 전원 전압을 제공하도록, 전원 경로 제어기(600)는, 제1 전원 소스(PS1-1)와 복수의 메모리 코어부들(MC1-1, MC1-2, MC1-M) 사이에 각각 배치되는 복수의 제1 스위치들(SW1-1, SW1-2, SW1-M), 복수의 제2 전원 소스들(PS2-1, PS2-2, PS2-M)과 복수의 메모리 코어부들(MC1-1, MC1-2, MC1-M) 사이에 각각 배치되는 복수의 제2 스위치들(SW2-1, SW2-2, SW2-M), 및 복수의 제1 스위치들(SW1-1, SW1-2, SW1-M) 및 복수의 제2 스위치들(SW2-1, SW2-2, SW2-M)을 제어하는 스위치 제어부(630)를 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 모바일 기기를 나타내는 블록도이고, 도 13은 도 12의 모바일 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
도 12 및 13을 참조하면, 모바일 기기(700)는 시스템-온-칩(710) 및 복수의 장치들 또는 모듈들(720, 730, 740, 750, 760, 770), 및 PMIC(780)을 포함할 수 있다. 한편, 도 13에 도시된 바와 같이, 모바일 기기(700)는 스마트폰으로 구현될 수 있다.
시스템-온-칩(710)은 모바일 기기(700)의 전반적인 동작을 제어할 수 있다. 다시 말하면, 시스템-온-칩(710)은 메모리 장치(720), 저장 장치(730) 및 복수의 모듈들(740, 750, 760, 770)을 제어할 수 있다. 예를 들어, 시스템-온-칩(710)은 모바일 기기(700)에 구비되는 애플리케이션 프로세서(Application Processor; AP)일 수 있다.
시스템-온-칩(710)은 도 1, 도 10 또는 도 11에 도시된 시스템-온-칩(100, 300, 500)일 수 있으며, 복수의 기능 블록들(IP1, IPN) 및 복수의 전원 경로 제어기들(PPC1, PPCN)을 포함할 수 있다. 복수의 기능 블록들(IP1, IPN)에 포함된 복수의 로직부들(LU1, LUN)은 PMIC(780)에 포함된 복수의 제1 전원 소스들(PS1-1, PS1-N)로부터 동적으로 변경되는 복수의 제1 전원 전압들을 각각 공급받을 수 있다. 복수의 전원 경로 제어기들(PPC1, PPCN)은 PMIC(780)에 포함된 복수의 제1 전원 소스들(PS1-1, PS1-N)에 각각 연결되고, PMIC(780)에 포함된 고정된 전원 전압인 제2 전원 전압을 생성하는 적어도 하나의 제2 전원 소스(PS2)에 공통적으로 연결될 수 있다. 각 전원 경로 제어기(PPC1, PPCN)는 상응하는 메모리 코어부(MC1, MCN)에 상응하는 제1 전원 소스(PS1-1, PS1-N)로부터 공급되는 제1 전원 전압 또는 제2 전원 소스(PS2)로부터 공급되는 제2 전원 전압을 선택적으로 제공할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 시스템-온-칩(710)은 전력 소모를 감소시키면서, 메모리 코어부(MC1, MCN)의 정상적인 동작을 보장할 수 있다. 또한, 본 발명의 실시예들에 따른 시스템-온-칩(710)에서, 복수의 전원 경로 제어기들(PPC1, PPCN)이 적어도 하나의 제2 전원 소스(PS2)를 공유 또는 공통적으로 연결됨으로써, 전원 소스의 수, 수동 소자의 수 및 전원 배선의 수가 감소될 수 있다.
메모리 장치(720) 및 저장 장치(730)는 모바일 기기(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치에 상응할 수 있고, 저장 장치(730)는 EPROM(erasable programmable read-only memory) 장치, EEPROM(electrically erasable programmable read-only memory) 장치, 플래시 메모리(flash memory) 장치, PRAM(phase change random access memory) 장치, RRAM(resistance random access memory) 장치, NFGM(nano floating gate memory) 장치, PoRAM(polymer random access memory) 장치, MRAM(magnetic random access memory) 장치, FRAM(ferroelectric random access memory) 장치 등과 같은 비휘발성 메모리 장치에 상응할 수 있다. 실시예에 따라서, 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 더 포함할 수도 있다.
복수의 모듈들(740, 750, 760, 770)은 모바일 기기(700)의 다양한 기능들을 각각 수행할 수 있다. 예를 들어, 모바일 기기(700)는 통신 기능을 수행하기 위한 통신 모듈(740)(예를 들어, CDMA(code division multiple access) 모듈, LTE(long term evolution) 모듈, RF(radio frequency) 모듈, UWB(ultra wideband) 모듈, WLAN(wireless local area network) 모듈, WIMAX(worldwide interoperability for microwave access) 모듈 등), 카메라 기능을 수행하기 위한 카메라 모듈(750), 표시 기능을 수행하기 위한 디스플레이 모듈(760), 터치 입력 기능을 수행하기 위한 터치 패널 모듈(770) 등을 포함할 수 있다. 실시예에 따라서, 모바일 기기(700)는 GPS(global positioning system) 모듈, 마이크 모듈, 스피커 모듈, 자이로스코프(gyroscope) 모듈 등을 더 포함할 수 있다. 다만, 모바일 기기(700)에 구비되는 복수의 모듈들(740, 750, 760, 770)의 종류는 그에 한정되지 않음은 자명하다.
도 14는 도 12의 모바일 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 모바일 기기(800)는 시스템-온-칩(802) 및 복수의 인터페이스들(811, 812, 813, 814, 815, 816, 817, 818, 819, 820, 821, 822, 823)을 포함한다. 실시예에 따라서, 모바일 기기(800)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템으로 구현될 수 있다.
시스템-온-칩(802)은 모바일 기기(800)의 전반적인 동작을 제어할 수 있다. 예를 들어, 시스템-온-칩(802)은 모바일 기기(800)에 구비되는 애플리케이션 프로세서(Application Processor; AP)일 수 있다.
시스템-온-칩(802)은 복수의 인터페이스들(811~823) 각각을 통하여 다수의 주변 장치들 각각과 통신할 수 있다. 예컨대, 복수의 인터페이스들(811~823) 각각은 복수의 기능 블록들(IP1, IP2) 중에서 상응하는 기능 블록으로부터 출력된 적어도 하나의 제어 신호를 상기 다수의 주변 장치들 각각으로 전송할 수 있다.
예를 들어, 시스템-온-칩(802)은 각 디스플레이 인터페이스(811, 812)를 통하여 디스플레이 장치(panel display)의 동작을 제어할 수 있다. 디스플레이 장치는 LCD(liquid crystal device) 디스플레이, LED(light emitting diode) 디스플레이, OLED(Organic Light Emitting Diode) 디스플레이, 또는 AMOLED(Active Matrix Organic Light-Emitting Diode) 디스플레이를 포함할 수 있다.
시스템-온-칩(802)은 캠코더 인터페이스(813)를 통하여 캠코더의 동작을 제어할 수 있고, TV 인터페이스(814)를 통하여 TV 모듈의 동작을 제어할 수 있고, 이미지 센서 인터페이스(815)를 통하여 카메라 모듈 또는 이미지 센서 모듈의 동작을 제어할 수 있다.
시스템-온-칩(802)은 GPS 인터페이스(816)를 통하여 GPS 모듈의 동작을 제어할 수 있고, UWB 인터페이스(817)를 통하여 UWB(ultra wideband) 모듈의 동작을 제어할 수 있고, USB 드라이브 인터페이스(818)를 통하여 USB 드라이브의 동작을 제어할 수 있다.
시스템-온-칩(802)은 DRAM 인터페이스(dynamic random access memory interface; 819)를 통하여 DRAM의 동작을 제어할 수 있고, 비휘발성 메모리 인터페이스(820), 예컨대 플래시 메모리 인터페이스를 통하여 비휘발성 메모리, 예컨대 플래시 메모리의 동작을 제어할 수 있고, 오디오 인터페이스(821)를 통하여 오디오 모듈의 동작을 제어할 수 있고, MFC 인터페이스(822)를 통하여 MFC의 동작을 제어할 수 있고, MP3 플레이어 인터페이스(823)를 통하여 MP3플레이어의 동작을 제어할 수 있다. 여기서 모듈(module) 또는 인터페이스는 하드웨어 및/또는 소프트웨어로 구현될 수 있다.
시스템-온-칩(802)은 도 1, 도 10 또는 도 11에 도시된 시스템-온-칩(100, 300, 500)일 수 있으며, 복수의 기능 블록들(IP1, IPN) 및 복수의 전원 경로 제어기들(PPC1, PPCN)을 포함할 수 있다. 복수의 기능 블록들(IP1, IPN)에 포함된 복수의 로직부들(LU1, LUN)은 동적으로 변경되는 복수의 제1 전원 전압들을 각각 공급받을 수 있다. 각 전원 경로 제어기(PPC1, PPCN)는 상응하는 메모리 코어부(MC1, MCN)에 동적으로 변경되는 제1 전원 전압 또는 고정된 제2 전원 전압을 선택적으로 제공할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 시스템-온-칩(802)은 전력 소모를 감소시키면서, 메모리 코어부(MC1, MCN)의 정상적인 동작을 보장할 수 있다. 또한, 본 발명의 실시예들에 따른 시스템-온-칩(802)에서, 복수의 전원 경로 제어기들(PPC1, PPCN)이 적어도 하나의 전원 소스를 공유 또는 공통적으로 연결됨으로써, 전원 소스의 수, 수동 소자의 수 및 전원 배선의 수가 감소될 수 있다.
도 15는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 15를 참조하면, 전자 기기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리 장치(1500), 유저 인터페이스(1600), 애플리케이션 프로세서(1700) 및 PMIC(1800)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130) 및 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220) 및 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320) 및 스피커(1330)를 포함한다.
애플리케이션 프로세서(1700)는 도 1, 도 10 또는 도 11에 도시된 시스템-온-칩(100, 300, 500)일 수 있다. 애플리케이션 프로세서(1700)는 PMIC(1800)로부터 애플리케이션 프로세서(1700)에 포함된 복수의 기능 블록들 또는 복수의 전원 도메인들에 각각 상응하는 복수의 제1 전원 전압들을 공급받고, 상기 복수의 제1 전원 전압들은 애플리케이션 프로세서(1700)의 전력 소모 감소를 위하여 동적으로 변경될 수 있다. 또한, 애플리케이션 프로세서(1700)는 PMIC(1800)로부터 애플리케이션 프로세서(1700)에 포함된 복수의 메모리 코어부들의 최소 전원 전압으로 고정된 제2 전원 전압을 공급받을 수 있다. 애플리케이션 프로세서(1700)는 복수의 메모리 코어부들에 각각 상응하는 복수의 전원 경로 제어기들을 이용하여 복수의 메모리 코어부들에 제1 전원 전압 또는 제2 전원 전압을 선택적으로 공급함으로써, 전력 소모를 감소시키면서, 메모리 코어부의 정상적인 동작을 보장할 수 있다. 또한, 애플리케이션 프로세서(1700)가 PMIC(1800)로부터 단일 또는 적은 수의 제2 전원 전압을 수신함으로써, 전원 소스의 수, 수동 소자의 수 및 전원 배선의 수가 감소될 수 있다.
본 발명의 실시예들에 따른 전원 경로 제어기 및 이를 포함하는 시스템-온-칩은 전력 소모를 감소하고 시스템의 성능을 향상하기 위하여 유용하게 이용될 수 있다. 특히 고속으로 동작하고 전력 감소가 요구되는 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
200, 400, 600: 전원 경로 제어기
210: 비교기
230: 스위치 제어부
250: 제1 스위치
270: 제2 스위치

Claims (20)

  1. 시스템-온-칩에 포함된 전원 경로 제어기로서, 상기 시스템-온-칩 외부의 제1 전원 소스 및 제2 전원 소스에 연결된 상기 전원 경로 제어기에 있어서,
    상기 제1 전원 소스와 상기 시스템-온-칩 내부의 메모리 코어부 사이에 배치되는 제1 스위치;
    상기 제2 전원 소스와 상기 메모리 코어부 사이에 배치되는 제2 스위치;
    상기 제1 전원 소스로부터 공급되는 제1 전원 전압과 상기 제2 전원 소스로부터 공급되는 제2 전원 전압을 비교하는 비교기; 및
    상기 비교기의 비교 결과로서 상기 제1 전원 전압이 상기 제2 전원 전압보다 높은 전압 레벨을 가지는 경우 상기 메모리 코어부에 상기 제1 전원 전압이 공급되도록 상기 제1 스위치를 활성화하고, 상기 제1 전원 전압이 상기 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우 상기 메모리 코어부에 상기 제2 전원 전압이 공급되도록 상기 제2 스위치를 활성화하는 스위치 제어부를 포함하는 전원 경로 제어기.
  2. 제1 항에 있어서, 상기 제1 전원 소스로부터 공급되는 상기 제1 전원 전압은 상기 메모리 코어부를 포함하는 기능 블록의 동작 조건에 따라 동적으로 변경되는 전원 전압이고,
    상기 제2 전원 소스로부터 공급되는 상기 제2 전원 전압은 상기 메모리 코어부에서 요구되는 최소 전원 전압으로서 고정된 전원 전압인 전원 경로 제어기.
  3. 제2 항에 있어서, 상기 제1 전원 전압은 상기 기능 블록에 포함된 로직부에 공급되는 전원 경로 제어기.
  4. 제1 항에 있어서, 상기 제2 전원 소스는 상기 시스템-온-칩에 포함된 다른 전원 경로 제어기와 공유되는 전원 경로 제어기.
  5. 제1 항에 있어서,
    상기 스위치 제어부와 상기 제1 스위치 사이에 연결된 제1 저항; 및
    상기 스위치 제어부와 상기 제2 스위치 사이에 연결된 제2 저항을 더 포함하는 전원 경로 제어기.
  6. 제1 항에 있어서,
    상기 제1 스위치는, 상기 스위치 제어부에서 생성된 제1 스위칭 신호가 인가되는 게이트, 상기 제1 전원 소스에 연결된 소스, 및 상기 메모리 코어부에 연결된 드레인을 포함하는 제1 PMOS 트랜지스터를 포함하고,
    상기 제2 스위치는, 상기 스위치 제어부에서 생성된 제2 스위칭 신호가 인가되는 게이트, 상기 제2 전원 소스에 연결된 소스, 및 상기 메모리 코어부에 연결된 드레인을 포함하는 제2 PMOS 트랜지스터를 포함하는 전원 경로 제어기.
  7. 제6 항에 있어서,
    상기 제1 스위칭 신호가 인가되는 게이트, 상기 제1 PMOS 트랜지스터의 상기 소스에 연결된 소스, 및 상기 제1 PMOS 트랜지스터의 바디에 연결된 드레인을 포함하는 제3 PMOS 트랜지스터;
    상기 제1 스위칭 신호를 반전시켜 제1 반전 스위칭 신호를 생성하는 제1 인버터; 및
    상기 제1 반전 스위칭 신호가 인가되는 게이트, 상기 제1 PMOS 트랜지스터의 상기 드레인에 연결된 소스, 및 상기 제1 PMOS 트랜지스터의 상기 바디에 연결된 드레인을 포함하는 제4 PMOS 트랜지스터를 더 포함하는 전원 경로 제어기.
  8. 제6 항에 있어서,
    상기 제2 스위칭 신호가 인가되는 게이트, 상기 제2 PMOS 트랜지스터의 상기 소스에 연결된 소스, 및 상기 제2 PMOS 트랜지스터의 바디에 연결된 드레인을 포함하는 제5 PMOS 트랜지스터;
    상기 제2 스위칭 신호를 반전시켜 제2 반전 스위칭 신호를 생성하는 제2 인버터; 및
    상기 제2 반전 스위칭 신호가 인가되는 게이트, 상기 제2 PMOS 트랜지스터의 상기 드레인에 연결된 소스, 및 상기 제2 PMOS 트랜지스터의 상기 바디에 연결된 드레인을 포함하는 제6 PMOS 트랜지스터를 더 포함하는 전원 경로 제어기.
  9. 제1 항에 있어서, 상기 비교기는 히스테리시스(hysteresis) 비교기인 전원 경로 제어기.
  10. 제9 항에 있어서, 상기 히스테리시스 비교기의 히스테리시스 전압은 상기 전원 경로 제어기의 외부로부터 인가되는 제어 코드에 응답하여 조절되는 전원 경로 제어기.
  11. 제1 항에 있어서,
    상기 제1 전원 소스와 상기 비교기의 제1 입력 단자 사이에 연결된 제1 로우 패스 필터; 및
    상기 제2 전원 소스와 상기 비교기의 제2 입력 단자 사이에 연결된 제2 로우 패스 필터를 더 포함하는 전원 경로 제어기.
  12. 제11 항에 있어서,
    상기 제1 로우 패스 필터는,
    상기 제1 전원 소스와 상기 비교기의 상기 제1 입력 단자 사이에 연결된 제3 저항;
    상기 비교기의 상기 제1 입력 단자와 접지 전압 사이에 연결된 제4 저항; 및
    상기 비교기의 상기 제1 입력 단자와 상기 접지 전압 사이에 연결된 제1 커패시터를 포함하고,
    상기 제2 로우 패스 필터는,
    상기 제2 전원 소스와 상기 비교기의 상기 제2 입력 단자 사이에 연결된 제5 저항;
    상기 비교기의 상기 제2 입력 단자와 상기 접지 전압 사이에 연결된 제6 저항; 및
    상기 비교기의 상기 제2 입력 단자와 상기 접지 전압 사이에 연결된 제2 커패시터를 포함하는 전원 경로 제어기.
  13. 제1 항에 있어서, 상기 스위치 제어부는,
    상기 제1 전원 전압이 상기 제2 전원 전압보다 높은 전압 레벨을 가지는 경우, 로우 레벨을 가지는 제1 스위칭 신호를 상기 제1 스위치에 인가하고, 하이 레벨을 가지는 제2 스위칭 신호를 상기 제2 스위치에 인가하며,
    상기 제1 전원 전압이 상기 제2 전원 전압보다 낮은 전압 레벨을 가지는 경우, 상기 하이 레벨을 가지는 상기 제1 스위칭 신호를 상기 제1 스위치에 인가하고, 상기 로우 레벨을 가지는 상기 제2 스위칭 신호를 상기 제2 스위치에 인가하는 전원 경로 제어기.
  14. 제13 항에 있어서, 상기 스위치 제어부는,
    상기 비교기의 출력 신호를 반전시켜 상기 제1 스위칭 신호를 생성하고, 상기 제1 스위칭 신호를 상기 제1 스위치에 인가하는 제3 인버터;
    상기 비교기의 상기 출력 신호를 반전시키는 제4 인버터; 및
    상기 제4 인버터의 출력 신호를 반전시켜 상기 제2 스위칭 신호를 생성하고, 상기 제2 스위칭 신호를 상기 제2 스위치에 인가하는 제5 인버터를 포함하는 전원 경로 제어기.
  15. 제14 항에 있어서, 상기 제5 인버터는 상기 제1 전원 소스로부터 상기 제1 전원 전압을 공급받고, 상기 제2 스위칭 신호의 상기 하이 레벨은 상기 제1 전원 전압의 전압 레벨과 동일한 전원 경로 제어기.
  16. 제1 항에 있어서, 상기 스위치 제어부는,
    상기 비교기의 출력 신호 및 제어 신호를 선택적으로 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력 신호에 응답하여 상기 제1 스위치에 인가되는 제1 스위칭 신호 및 상기 제2 스위치에 인가되는 제2 스위칭 신호를 생성하는 스위칭 신호 생성부를 포함하는 전원 경로 제어기.
  17. 제16 항에 있어서, 상기 제어 신호는 상기 전원 경로 제어기의 외부로부터 수신되는 외부 제어 신호인 전원 경로 제어기.
  18. 제16 항에 있어서,
    상기 메모리 코어부의 온도, 전류 및 동작 속도 중 적어도 하나를 검출하여 상기 제어 신호를 생성하는 검출기를 더 포함하는 전원 경로 제어기.
  19. 시스템-온-칩에 포함된 전원 경로 제어기로서, 상기 시스템-온-칩의 외부의 제1 전원 소스 및 복수의 제2 전원 소스들에 연결된 상기 전원 경로 제어기에 있어서,
    상기 제1 전원 소스와 상기 시스템-온-칩 내부의 메모리 코어부 사이에 배치되는 제1 스위치;
    상기 복수의 제2 전원 소스들과 상기 메모리 코어부 사이에 각각 배치되는 복수의 제2 스위치들; 및
    상기 메모리 코어부에 상기 제1 전원 소스로부터 공급되고 동적으로 변경되는 전원 전압인 제1 전원 전압, 및 상기 복수의 제2 전원 소스들로부터 공급되고 서로 다른 전압 레벨들을 가지고 고정된 전원 전압들인 복수의 제2 전원 전압들 중 하나의 전원 전압이 공급되도록, 상기 제1 스위칭 및 상기 복수의 제2 스위치들 중 하나의 스위치를 활성화하는 스위치 제어부를 포함하는 전원 경로 제어기.
  20. 시스템-온-칩에 포함된 전원 경로 제어기로서, 상기 시스템-온-칩의 외부의 제1 전원 소스 및 복수의 제2 전원 소스들에 연결된 상기 전원 경로 제어기에 있어서,
    상기 제1 전원 소스와 상기 시스템-온-칩 내부의 복수의 메모리 코어부들 사이에 각각 배치되는 복수의 제1 스위치들;
    상기 복수의 제2 전원 소스들과 상기 복수의 메모리 코어부들 사이에 각각 배치되는 복수의 제2 스위치들; 및
    상기 복수의 메모리 코어부들 각각에 상기 제1 전원 소스로부터 공급되고 동적으로 변경되는 전원 전압인 제1 전원 전압, 또는 상기 복수의 제2 전원 소스들 중 상응하는 제2 전원 소스로부터 공급되고 고정된 전원 전압인 제2 전원 전압이 공급되도록, 상기 복수의 제1 스위치들 및 상기 복수의 제2 스위치들을 제어하는 스위치 제어부를 포함하는 전원 경로 제어기.
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