CN1726560A - 用于源同步数据传输的二维数据眼图定心 - Google Patents

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Abstract

一种用于使源同步时钟参考信号时序最优化以便从存储设备(例如，DDR SDRAM)捕获数据的方法，包括实施用于使该源同步时钟参考信号(例如，DQS)的延迟最优化的迭代式二维数据眼图搜索。本发明的实施例涉及针对二维的最佳容限为每个设备调整延迟：最大化离数据眼图界限的距离并且最大化接口上的噪声容限。迭代式数据眼图搜索在改变DQS延迟时序和噪声容限时被执行。

Description

用于源同步数据传输的二维数据眼图定心
发明背景
1.技术领域
本发明涉及源同步数据传输，更具体地，其涉及用于使源同步数据传输最优化的方法和装置。
2.背景技术
与普通时钟数据传输方案相比，源同步数据传输方案已经被用来提高数据传输速率。虽然普通时钟数据传输方案为处于数据传输的发送端和接收端上的设备使用普通时钟信号，但在源同步数据传输方案中，发送设备为一个或多个选通信号提供正在传输的数据。接收设备使用该选通信号来采样输入数据。
为了最大化数据传输，由选通信号确定的采样点应当位于数据时间周期的中心。这提供二分之一数据周期的建立容限和二分之一数据周期的保持容限。选通信号可通过发送设备或通过接收设备定中心。
例如，当数据从双倍数据速率(DDR)存储设备中被读取时，该存储设备使用源同步传输。参考图2A，单终结(single ended)数据选通信号(DQS)110与将被定时的数据(DQ)120一同被发送到存储控制器。DQS信号110与DQ信号120对于读周期来说是边沿对齐的，而两者对于写周期来说是中心对齐的。DQS信号110必须相对于DQ信号120被延迟，以便在数据DQ 120有效并且平稳时对其进行捕获。例如，为了使用DQS信号110在触发器中捕获数据120，该DQS信号120需要相对于数据120被延迟(延迟的DQS 130)，以便满足触发器的数据建立和保持时间要求。
参考图6，理想地，DQ数据信号应该在具有周期T的数据周期T期间在时刻t 1处被存储控制器检测。时刻t1相应于数据周期的中心并且其为数据转换周期之间的数据检测提供最大的时序容限1/2T。当在数据周期中心发生DQS转换时，该理想的最优延迟值已经被找到。图6说明数据信号和时钟选通信号之间的这种理想关系。
被这样传输以致理想地关于延迟的DQS信号130对齐的DQ数据信号120可能相对于所述延迟的DQS信号130较早或较晚到达接收设备。在某些情况中，由于DQ与DQS路径的不匹配，最佳的DQ数据接收时刻可能位于数据周期内不同于中心的一点上。
此外，由于存储控制器接收器电路和板时滞效应，为使每个DQS提供最大捕获容限的最佳延迟并非一定在数据周期的中心。当DQS信号和DQ数据信号从DDR SDRAM传播到存储控制器时，板布局可能会引起这两个信号之间的不希望的时序错位。
另外，通过总线传输的数据的损坏不仅由于静态特性，还由于数据依从现象，例如残余信号和交叉耦合信号。总线上的残余信号是由于相同信道上的以往的传输，并且其趋于降低信道上从一个采样间隔到下一个采样间隔的电压和时序容限。交叉耦合信号是由于相邻信道上信号的电感耦合，而不是由于相同信道上的以往的信号。交叉耦合信号也趋于降低信道上从一个采样间隔到下一个采样间隔的电压和时序容限。在此使用的电压容限是指在满足像针对DDR II的JEDECSSTL-1.8这类的电子总线规范的要求时DQ和DQS信号的信号完整性。
图7A为说明现有技术的接收器10的方块图。输入接收器110具有一个接收信号VREF 105的参考电势输入端子，该信号VREF 105用作确定输入信号是高电平信号还是低电平信号的参考。典型接收器使用具有设定在高输入电压(VIH)和低输入电压(VIL)中间的VREF信号的比较器。该VREF信号是高阻抗DC电压参考，随着时间推移其不精确地跟踪电源，但其不能对瞬时噪声做出响应。通常，高输出电压(VOH)和低输出电压(VOL)表示从传输源出现的信号，而VIL和VIH表示到达接收设备输入端的信号，虽然它们可以被认为是相同的信号。
VREF信号105被耦接到每个内部接收器110。通常使用分压器电阻器网络从设备电源(未示出)生成VREF。图7B是说明相对于高参考电压(VREFh)和低参考电压(VREF1)的示例信号的时序图125。该VREFh和VREF1值典型地依赖用以产生VREF信号的电源的变化。大的电压摆幅、即高电压信号(VIH)和低电压信号(VIL)之间的差值、以及高于和低于VREF信号的稳定的信号电平是可靠地检测信号极性所需要的。当前的单终结信令技术的电压摆幅通常为0.8v左右。
附图说明
图1A说明适合与本发明一个实施例一同使用的计算机系统的方块图；
图1B说明适合与本发明一个实施例一同使用的多处理器计算机系统的方块图；
图2A说明根据本发明一个实施例包含DQS、DQ以及延迟的DQS信号的时序图；
图2B说明根据本发明一个实施例的相对于数据眼图形状的最优延迟；
图3说明根据本发明一个实施例的存储控制器和DDR存储设备；
图4说明根据本发明实施例的噪声容限搜索机制；
图5说明根据本发明一个实施例的使用一种算法来校准DDR设备的方法的流程图；
图6说明DQ数据信号和DQS选通信号之间的理想关系；
图7A是说明现有技术的接收器的方块图；以及
图7B是说明相对于高参考电压(VREFh)和低参考电压(VREF1)的示例信号的现有技术时序图。
具体实施方式
当闭锁数据的时钟(或选通)信号由驱动数据的同一个芯片(一个驱动器)所提供时，数据传输被称为源同步。随着源同步数据传输，相同的过程、温度以及电压变化影响数据和时钟时序，并且多芯片系统可能不需要附加的时序容限来处理这些变量沿时钟和数据路径的独立变化。
选通信号是随数据信号、或同时、或在预定的延迟之后被传输的时钟信号。该选通信号被用来时间同步来自驱动器(发送器)的、在接收器处作为输入信号出现的数据。使用选通信号来指示数据应何时被采样，避免了使用被发送到驱动器和接收器的时钟。如果后一种技术被使用，那么时钟的两种型式(发送器和接收器)之间的时滞必须被添加到每个比特从驱动器被驱动的时间中，使其变慢。随着该数据一同发送时钟可通过使用发送器的时钟发送数据和选通来消除这个时滞。
图1A是适合与本发明一同使用的计算机系统的方块图。计算机系统100包括总线101或用于传递信息的其它设备，以及与总线101耦接的用于处理信息的处理器102。计算机系统100还包括被耦接到总线101的、用于存储将被处理器102执行的信息和指令的随机存取存储器(RAM)或其它动态存储设备104(称为主存储器)。主存储器104在处理器102执行指令期间还可被用来存储临时变量或其他中间信息。计算机系统100还包括被耦接到总线101的、用于为处理器102存储静态信息和指令的只读存储器(ROM)和/或其它静态存储设备106。数据存储设备107被耦接到总线101用于存储信息和指令。
像磁盘或光盘以及相应设备这类的数据存储设备107可被耦接到计算机系统100。计算机系统100还可通过总线101被耦接到像阴极射线管(CRT)或液晶显示器(LCD)这类的显示设备121，用以向计算机用户显示信息。
包括字母数字和其它键的字母数字输入设备122通常被耦接到总线101，用于向处理器102传递信息和指令选择。另一类型的用户输入设备是像鼠标、轨迹球或光标方向键这类的光标控制123，用以向处理器102传递方向信息和指令选择，并且用于控制显示器121上光标的移动。
在一个实施例中，处理器102和像主存储器104这类的被耦接到总线102的元件中的一个或多个是源同步元件。当然，计算机系统100的任何一个或多个元件可以是源同步的。因此，计算机系统100可以是部分源同步环境或完全源同步环境。在一个实施例中，计算机系统100是差分选通源同步系统，其中互补选通信号在总线上与数据信号并行传递。替代地，计算机系统100也可以是单选通源同步系统，其中单选通信号在总线上与数据信号并行传递。
图1B是适合与本发明一同使用的多处理器计算机系统的方块图。计算机系统190通常包括被耦接到处理器总线160的多个处理器(例如，处理器150到处理器152)。芯片组170提供处理器总线160和计算机系统190的其它元件之间的接口，例如系统总线(图1B中未示出)。像关于计算机系统100描述的那些其它系统元件可以被耦接到系统总线。
在总线结构和处理器数目方面，与计算机系统100相比，计算机系统190都是更高性能的系统。在一个实施例中，处理器总线160以源同步方式传递信息。处理器150和152可以是任何类型的处理器。从处理器150到处理器152的数据传输可包括寄存器或高速缓冲存储器之间的传输。在一个实施例中，处理器150和152来自Intel公司的处理器家族。芯片组170以本领域中已知的任何方式在处理器总线160和计算机系统190的其余元件之间提供接口。
像多点或点对点处理器总线、多点或点对点I/O总线、存储器总线、加速图形端口(AGP)总线、RAMBUS等等这类的若干类型的总线结构使用源同步数据传输。另外，多种存储设备、例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、四倍数据速率(QDR)设备、Rambus动态随机存取存储器(RDFRAM)、寄存器、高速缓冲存储器等等使用源同步数据传输来运行。
本发明的实施例可以应用于任何实体之间的源同步数据传输。将使用涉及双倍数据速率(DDR)设备和存储控制器之间的源同步数据传输的实施例来进一步详细描述本发明。但是，应该明白本发明可应用于所有源同步数据传输。
双倍数据速率(DDR)设备使用源同步时钟协议，以便从存储器向存储控制器传输数据。DDR存储设备可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)。DDR SDRAM使用双倍数据速率结构以便达到高速运行。双倍数据速率结构在I/O引脚处每个时钟周期传输两个数据字。在典型的DDR SDRAM中，双向数据选通(DQS)信号与数据(DQ)信号一同在外部被传输，用于在接收器处的数据捕获。DQS信号在读周期期间是由DDR SDRAM发送的选通脉冲，而在写周期期间是由存储控制器发送的选通脉冲。双倍数据速率II(DDR II)设备还使用源同步时钟协议，以便从存储器向存储控制器传输数据。对于DDR II设备，差分选通信号DQS和DQS#被使用。使用微分选通脉冲，变高的DQS和变低的DQS#的交叉将被称为选通信号的正边沿。
参考图2A，来自存储器的每个DQS 110被如图所示地延迟(延迟的DQS 130)，以便数据DQ 120能够在该数据可能有效并稳定的情况下被定时。在DDR存储设备中，由于接收器电路和板时滞效应，用于使每个DQS提供最大捕获容限的最佳延迟并非一定在窗的中心。如图2B所示的DDR设备的“数据眼图”形状说明了这点。
如这里所使用的，“数据眼图”是指眼睛形状的、在二维空间中以DQS延迟值作为x轴、并以参考电压VREF作为y轴定义的封闭曲线。数据眼图中的任意点指示导致有效数据的DQS延迟值与参考电压VREF的结合，而数据眼图外的点导致无效数据。
使用这个数据眼图形状，数据眼图相对于数据眼图边沿220、221的中心210具有降低的噪声容限。如这里所使用的，噪声容限指VREF的变化量，即将导致在由“数据眼图”曲线所包围的区域内的有效数据点的VREFHI和VREFLO。DQS 130的最佳延迟230将是这样的，在具有最大噪声容限以及距数据眼图界限220、221最大距离的数据眼图部分211处出现延迟的DQS 130的脉冲的上升沿或下降沿131、132。
用于为DDR接口寻找最佳时钟点的当前方法仅通过检测数据眼图界限并将时钟点设置在中心来实施数据眼图搜索。但是，随着数据传输速率增大，数据眼图搜索优选地增加一种噪声容限搜索以便确定最佳时钟点。
用于设置最佳DQS延迟的传统技术使用开环方法或迭代法来检测数据眼图界限。在开环方法中，延迟设置基于通过实验或经验得到的平均理想延迟。由于DDR设备特性可能变化从而导致数据眼图移动，所以这种方法产生不良容限。设法检测数据眼图界限并且将延迟设置在中间的方法运行良好，但其不将DQS放置在眼图的最宽部分。这两种方法都不能将数括选通放置在最优点处。
本发明的实施例涉及针对二维的最佳容限为每个DDR设备调整DQS延迟：最大化离数据眼图界限的距离并且最大化接口上的噪声容限。为达到这个目的，迭代的数据眼图搜索在改变DQS延迟时序和噪声容限时被执行。
图3说明根据本发明实施例的用于调整DQS延迟的存储控制器和DDR存储设备的方块图。存储控制器(MC)300包含用于向DDR存储设备350写入和从DDR存储设备350读取模板用以帮助确定每个DDR存储设备350的最佳DQS延迟设置。MC 300在模板生成和比较逻辑310部分中具有寄存器310，该模板生成和比较逻辑电路310部分包含将要写入存储器350以及将被用于从存储器350读回的数据的比较中的模板。这些模板可被设置为低串扰或高串扰数据模板，用以在寻找数据眼图时提供灵活性。当MC 300从存储设备350读回数据时，该数据被捕获触发器311捕获并且与期望数据相比较。如果读回的数据与期望数据不匹配，则一个标记被设置。这些数据点将超出由图2B中所说明的数据眼图包围的区域。
MC数据眼图搜索状态机315根据本发明实施例包含用于DDR设备的二维数据眼图搜索算法。噪声容限测试可包括使用如图2B中所示的高226和低227VREF阀值，或者在需要的情况下包括使用更彻底的VREF电压扫描(如二维数据眼图分布图所表示的)。
可变选通延迟元件320允许选通延迟的调整，因此存储数据可在数据眼图内的任何地方被捕获。延迟变化的范围优选地能够达到数据眼图界限的两侧。在本发明一个实施例中，数据眼图搜索可在容限的VREFHI 226和VREFLO 227电平处被执行，这是有利的，因为所要求的延迟变化的范围比在VREF 225电平处执行的数据眼图搜索所要求的范围更小。当搜索数据眼图时，包括在VREF 225处的搜索，在硅设备中被执行的延迟变化的范围可覆盖从数据眼图起始端220到数据眼图末端221的期望范围。当在容限VREFHI 226和VREFLO 227处搜索数据眼图时，在硅设备中被执行的延迟变化的范围可能只覆盖从容限的数据眼图起始端(220A和220B中靠前者)到容限的数据眼图末端(221A和221B中靠后者)的期望范围。降低延迟变化的范围可以降低晶体管数、控制信号数目以及由延迟元件消耗的功率。
噪声容限调整机制340允许来自存储器的数据上的噪声容限在正的和/或负的方向上被时滞。本发明的实施例被示于图4中。这个机制的一个实现方案是修改进入DQ接收器的VREF电压225以使阀值升高或降低。这可以如图4A中所示通过开启或关闭开关405(在存储控制器300的内部或外部)来连接外部生成的电压VREF 225、VREFHI 226以及VREFLO 227而完成。或如图4B所示，外部VREF可被时滞，用以通过开启或关闭被连接到接VDDQ 450的上拉电阻器415、或接地的下拉电阻器416上的开关406来提供高阀值和低阀值。接VDDQ 450的上拉电阻器415和下拉电阻器416可能在存储控制器300内部或者在外部位于在存储控制器300控制下的电路板上。
图4C说明实现这种机制的一种替代方法，其中数据信号DQ 120通过调整被连接到DQ衰减器(pad)的片内电阻器而被时滞。在存储控制器300或DDR存储设备350中可能发生片内终结。通常片内电阻器420、421是等值的并且被接到DDR存储设备350或存储控制器300电源干线。但是，如果电阻器420、421被处理为不等值，则数据信号DQ 120(噪声容限)可为数据眼图搜索算法而被时滞。因此，数据信号DQ 120可通过开启或关闭被连接到接VDDQ 450的上拉电阻器420、或接地的下拉电阻器421的开关407(在存储控制器300的控制下)而被时滞，用以提供高和低的噪声容限。另一个未示出的实施例可包括存储控制器300，调整通过并联电阻器RTT而被连接到数据总线的总线终结电压VTT，以便时滞数据信号DQ120。
参考图2A、图2B、图3、图4A以及图4B，在本发明一个实施例中，数据眼图形状是由改变DQS延迟133和VREF 225(延迟，VREF)的迭代过程产生的。对于该迭代过程的每个步骤，存储控制器300向存储器350写入和从存储器350读取测试模板。使用比较器420将从存储器读取的模板与某些可变VREF 225(即VREFHI 226到VREFLO227)相比较，并且在捕获触发器311中使用延迟的DQS 130将该模板捕获，随后将结果信号同初始模板相比较。如果初始模板被重新生成，则在如图2B所示的变量(延迟，VREF)数据眼图包络线内生成一个数据点。如果初始模板没有被重新生成，则变量(延迟，VREF)的数据点超出由数据眼图包围的区域。
替代地，参考图2A、图2B、图3以及图4C，在本发明的另一个实施例中，数据眼图形状是由改变DQS延迟133和数据信号DQ 120的电压电平(延迟，VDQ)的迭代过程产生的。对于改变数据信号DQ 120的电压电平的迭代过程的每个步骤，存储控制器300向存储器350写入和从存储器350读取测试模板。使用比较器420将从存储器读取的模板与恒定电压VREF 225相比较，并且在捕获触发器311中使用延迟的DQS 130将该模板捕获，随后将结果信号同初始模板相比较。如果初始模板被重新生成，则在如图2B所示的变量(延迟，VDQ)的数据眼图包络线内生成一个数据点。如果初始模板没有被重新生成，则变量(延迟，VDQ)的数据点超出由数据眼图包围的区域。
图5说明根据本发明一个实施例的使用一种算法来校准DDR设备的方法的流程图。噪声容限测试可包括使用如图2B、图4A、图4B以及图5所示的高阀值VRBFHI 226和低阀值VREFLO 227，或者在需要的情况下包括使用从VREFHI到VREFLO的更彻底的VREF电压扫描(如图2B中示出的二维数据眼图分布图所表示的)。该方法将根据使用高226和低227VREF阀值的情况来进行说明。从VREFHI到VREFLO的更彻底的VREF电压扫描包括在改变VREFHI和VREFLO时多次迭代地重复该方法。
现将参照图2B、图3、图4A、图4B以及图5来描述该方法。存储控制器300向MC数据眼图搜索状态机315发布500校准指令，用以初始化二维数据眼图搜索算法。模板生成和比较逻辑310部分设定505测试模板和地址寄存器。随后存储控制器300指示噪声容限调整340部分和可变延迟320部分来设置505初始DQS延迟230和在正方向(VREFHI 226)上时滞的噪声容限，用以找到如图2B所示的左侧数据眼图界限220A。随后存储控制器300将数据模板写入510存储器350并接着多次从存储器350读回515模板。将从存储器读回的数据模板同VREFHI 226进行比较，以便得到结果数据模板。捕获触发器311使用延迟的DQS 130捕获从存储器350得到的多个结果模板，并且模板生成和比较逻辑310部分将所得到的结果模板与初始模板相比较来确定多次读取中的任何一次是否失败520。
如果多次读取没有失败520，存储器控制器300指示可变延迟320部分降低525 DQS延迟230以便找到左侧数据眼图界限220A，并且步骤510、515以及520被重复。
如果多次读取520中的任何一次失败，则存储控制器300指示噪声容限调整340部分和可变延迟320部分来设置530初始DQS延迟230和在正方向(VREFHI 226)上时滞的噪声容限，用以找到图2B所示的右侧数据眼图界限221A。随后存储控制器300将数据模板写入535存储器350并接着多次从存储器350读回540模板。将从存储器读回的数据模板同VREFHI 226进行比较，以便得到结果数据模板。捕获触发器311使用延迟的DQS 130捕获从存储器350得到的多个结果模板，并且生成和比较逻辑310部分将所得到的结果模板与初始模板相比较来确定多次读取中的任何一次是否失败545。
如果多次读取没有失败545，存储控制器300指示可变延迟320部分增加DQS延迟230以便找到右侧数据眼图界限221A，并且步骤535、540以及545被重复。
如果多次读取545中的任何一次失败并且步骤555先前没有被达到，则存储控制器300指示噪声容限调整340部分和可变延迟320部分来设置560初始DQS延迟230和在负方向(VREFLO 227)上时滞的噪声容限，用以找到图2B所示的左侧数据眼图界限220B。随后存储控制器300返回重复步骤510-555，以便在VREFLO 227处找到左侧数据眼图界限220B和右侧数据眼图界限221B。
如果步骤555先前已经被达到，则左侧数据眼图界限220A、220B和右侧数据眼图界限221A、221B已经被确定。存储控制器300指示可变延迟320根据由左侧数据眼图界限220A、220B和右侧数据眼图界限221A、221B限定的二维窗的中心来为测试中的设备设定565DQS延迟。随后校准过程结束570。
虽然以上描述涉及本发明的特定实施例，但应该理解：在不脱离其精神的前提下可以做出很多修改。附加权利要求意在涵盖此类修改，这类修改将落在本发明的真正范围和精神内。因此，目前公开的实施例无论从哪方面来看都应被认为是说明性的而不是限制性的，本发明的范围由所附的权利要求指出，而不是由前述说明指出，因此在权利要求等价含义和范围内的所有改变都将被包含在其中。

Claims (36)

1.一种使源同步时钟参考信号(DQS)的延迟最优化的方法，其包括：
设定初始测试模板、地址寄存器、DQS延迟以及参考电压；
将该初始测试模板写入由该地址寄存器指定的存储单元，用以形成存储的测试模板；
从由该地址寄存器指定的存储单元读取该存储的测试模板，以便形成读取的测试模板；
比较该读取的测试模板与参考电压，以便形成读取的第二测试模板；
使用延迟的DQS来捕获该读取的第二测试模板，以便形成捕获的测试模板；
比较该捕获的测试模板与初始测试模板，以便确定是否出现了读取错误；
如果出现读取错误，则迭代地调整DQS延迟和参考电压以便找到二维数据眼图窗；以及
根据该二维数据眼图窗设定最佳的DQS延迟。
2.根据权利要求1的方法，其中所述存储器是从包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、四倍数据速率(QDR)存储器、Rambus动态随机存取存储器(RDRAM)、寄存器、高速缓冲存储器的组中选出的。
3.根据权利要求1的方法，其中捕获所述读取的第二测试模板包括使用具有作为输入的延迟的DQS和该读取的第二测试模板的捕获触发器。
4.根据权利要求1的方法，其中比较所述读取的测试模板包括使用比较器，其以参考电压和读取的测试模板为输入。
5.根据权利要求1的方法，其中迭代地调整DQS延迟和参考电压包括设定高参考电压并且改变该DQS延迟，以便找到由读取错误所指示的第一左侧数据眼图界限和由读取错误所指示的第一右侧数据眼图界限，以及包括设定低参考电压并改变DQS延迟，以便找到由读取错误所指示的第二左侧数据眼图界限和由读取错误所指示的第二右侧数据眼图界限。
6.根据权利要求1的方法，其中迭代地调整DQS延迟和参考电压包括将参考电压设定为多个参考电压之一并且针对该多个参考电压中的每个参考电压改变DQS延迟，以便找到由读取错误所指示的多个左侧数据眼图界限和由读取错误所指示的多个右侧数据眼图界限。
7.根据权利要求5的方法，其中设定最佳DQS延迟包括根据第一和第二左侧数据眼图界限以及第一和第二右侧数据眼图界限找到形心。
8.根据权利要求6的方法，其中设定最优DQS延迟包括根据多个左侧数据眼图界限和多个右侧数据眼图界限找到形心。
9.根据权利要求1的方法，其中调整参考电压包括在额定参考电压、高参考电压以及低参考电压之间转换。
10.根据权利要求9的方法，其中额定参考电压、高参考电压以及低参考电压由电阻分压器产生。
11.根据权利要求10的方法，其中电阻分压器包括第一电阻桥式开关、第一桥式电阻器、第二电阻桥式开关、第二桥式电阻器以及一组短线电阻器。
12.根据权利要求10的方法，其中电阻分压器被包含在存储控制器中。
13.根据权利要求10的方法，其中电阻分压器被包含于在存储控制器控制下的电路板中。
14.一种制品，其包括：
在其中存储有指令的存储介质，当该指令由机器执行时导致下述处理：
设定初始测试模板、地址寄存器、时钟参考信号(DQS)延迟以及参考电压；
将该初始测试模板写入由该地址寄存器指定的存储单元，用以形成存储的测试模板；
从由该地址寄存器指定的存储单元读取存储的测试模板，以便形成读取的测试模板；
比较该读取的测试模板与参考电压，以便形成读取的第二测试模板；
使用延迟的DQS来捕获读取的第二测试模板，以便形成捕获的测试模板；
比较该捕获的测试模板与初始测试模板，以便确定是否出现了读取错误；
如果出现了读取错误，则迭代地调整DQS延迟和参考电压以便找到二维数据眼图窗；以及
根据该二维数据眼图窗设定最佳的DQS延迟。
15.根据权利要求14的制品，其中所述存储器是从包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、四倍数据速率(QDR)存储器、Rambus动态随机存取存储器(RDRAM)、寄存器、高速缓冲存储器的组中选出的。
16.根据权利要求14的制品，其中捕获所述读取的第二测试模板包括使用捕获触发器，其以延迟的DQS和该读取的第二测试模板作为输入。
17.根据权利要求14的制品，其中比较所述读取的测试模板包括使用比较器，其以参考电压和该读取的测试模板作为输入。
18.根据权利要求14的制品，其中迭代地调整DQS延迟和参考电压包括设定高参考电压并且改变该DQS延迟，以便找到由读取错误所指示的第一左侧数据眼图界限和由读取错误所指示的第一右侧数据眼图界限，以及包括设定低参考电压并改变DQS延迟，以便找到由读取错误所指示的第二左侧数据眼图界限和由读取错误所指示的第二右侧数据眼图界限。
19.根据权利要求14的制品，其中迭代地调整DQS延迟和参考电压包括将参考电压设定为多个参考电压之一并且针对该多个参考电压中的每个参考电压改变DQS延迟，以便找到由读取错误所指示的多个左侧数据眼图界限和由读取错误所指示的多个右侧数据眼图界限。
20.根据权利要求18的制品，其中设定最佳的DQS延迟包括根据第一和第二左侧数据眼图界限以及第一和第二右侧数据眼图界限找到形心。
21.根据权利要求19的制品，其中设定最优的DQS延迟包括根据多个左侧数据眼图界限和多个右侧数据眼图界限找到形心。
22.一种存储控制器，其包括：
模板生成和比较逻辑部分；
数据眼图搜索状态机；
捕获触发器；
可变延迟部分；以及
噪声容限调整部分，其中该存储控制器为找到数据眼图界限而指示噪声容限调整部分和可变延迟部分来设置时钟参考信号(DQS)延迟和参考电压，该存储控制器将初始数据模板写入存储器并接着从该存储器读回数据模板，从该存储器读回的数据模板同参考电压相比较以便得到结果数据模板，捕获触发器使用延迟的DQS捕获从该存储器得到的结果模板，并且模板生成和比较逻辑部分将所得到的结果模板与初始数据模板相比较来确定读取是否失败。
23.根据权利要求22的存储控制器，其中该存储控制器控制一个从包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、四倍数据速率(QDR)存储器、Rambus动态随机存取存储器(RDRAM)、寄存器、高速缓冲存储器的组中选出的存储器。
24.根据权利要求22的存储器控制器，其中比较所述读取的数据模板包括使用比较器，其以参考电压和该读取的数据模板作为输入。
25.一种使源同步时钟参考信号(DQS)的延迟最优化的方法，其包括：
设定初始测试模板、地址寄存器、DQS延迟以及参考电压；
将该初始测试模板写入由该地址寄存器指定的存储单元，用以形成存储的测试模板；
从由该地址寄存器指定的存储单元读取该存储的测试模板，以便形成读取的测试模板；
比较该读取的测试模板与参考电压；
使用延迟的DQS来捕获该读取的测试模板，以便形成捕获的测试模板；
比较该捕获的测试模板与初始测试模板，以便确定是否出现了读取错误；
如果出现了读取错误，则迭代地调整DQS延迟和该捕获的测试模板的电压电平以便找到二维数据眼图窗；以及
根据该二维数据眼图窗设定最佳的DQS延迟。
26.根据权利要求25的方法，其中所述存储器是从包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、四倍数据速率(QDR)存储器、Rambus动态随机存取存储器(RDRAM)、寄存器、高速缓冲存储器的组中选出的。
27.根据权利要求25的方法，其中捕获所述读取的测试模板包括使用捕获触发器，其以延迟的DQS和该读取的测试模板作为输入。
28.根据权利要求25的方法，其中比较所述读取的测试模板包括使用比较器，其以参考电压和该读取的测试模板作为输入。
29.根据权利要求25的方法，其中迭代地调整DQS延迟和捕获的测试模板的电压电平包括设定捕获的测试模板的高电压电平并且改变该DQS延迟，以便找到由读取错误所指示的第一左侧数据眼图界限和由读取错误所指示的第一右侧数据眼图界限，以及包括设定捕获的测试模板的低电压电平并改变DQS延迟，以便找到由读取错误所指示的第二左侧数据眼图界限和由读取错误所指示的第二右侧数据眼图界限。
30.根据权利要求25的方法，其中迭代地调整DQS延迟和捕获的测试模板的电压电平包括将捕获的测试模板的电压电平设定为多个捕获的测试模板的电压电平之一并且针对该多个捕获的测试模板的电压电平中的每个捕获的测试模板的电压电平改变DQS延迟，以便找到由读取错误所指示的多个左侧数据眼图界限和由读取错误所指示的多个右侧数据眼图界限。
31.根据权利要求29的方法，其中设定最佳的DQS延迟包括根据第一和第二左侧数据眼图界限以及第一和第二右侧数据眼图界限找到形心。
32.根据权利要求30的方法，其中设定最佳的DQS延迟包括根据多个左侧数据眼图界限和多个右侧数据眼图界限找到形心。
33.根据权利要求25的方法，其中调整捕获的测试模板的电压电平包括在捕获的测试模板的额定电压电平、捕获的测试模板的高电压电平以及捕获的测试模板的低电压电平之间转换。
34.根据权利要求33的方法，其中捕获的测试模板的额定电压电平、捕获的测试模板的高电压电平以及捕获的测试模板的低电压电平由电阻分压器生成。
35.根据权利要求34的方法，其中电阻分压器包括第一电阻桥式开关、第一桥式电阻器、第二电阻桥式开关、第二桥式电阻器以及一组短线电阻器。
36.根据权利要求35的方法，其中电阻分压器被包含在存储控制器中。
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