KR20210099675A - 메모리 장치를 포함하는 전자 장치 및 그것의 트레이닝 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 전자 장치는, 전원 전압과 데이터 스트로브 신호 및 데이터 신호를 수신하는 메모리 장치, 그리고 상기 메모리 장치와 데이터 스트로브 신호 및 데이터 신호를 사용하여 데이터를 교환하는 시스템-온-칩을 포함하되, 상기 시스템-온-칩은 상기 전원 전압의 변동에 따라 상기 데이터 스트로브 신호가 지연되는 크기를 측정하기 위한 쓰기 트레이닝을 수행하고, 상기 쓰기 트레이닝의 결과를 사용하여 상기 데이터 신호의 지연을 조정한다.

Description

메모리 장치를 포함하는 전자 장치 및 그것의 트레이닝 방법{ELECTRONIC DEVICE INCLUDING MEMORY DEVICE AND TRAINING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 메모리 장치의 소프트웨어 트레이닝을 수행하는 전자 장치 및 그것의 트레이닝 방법에 관한 것이다.
스마트 폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 그리고 웨어러블 기기 등과 같은 모바일 장치의 이용이 폭발적으로 증가하고 있다. 이들 모바일 장치의 핵심 구동 프로세서로서 소위 응용 프로세서(Application Processor: 이하, AP)가 사용되고 있다. 더불어, 다양한 기능 블록들(Intellectual Property: 이하, IP)을 포함하는 응용 프로세서(AP)의 메인 메모리 또는 워킹 메모리(Working memory)로 디램(DRAM)과 같은 휘발성 메모리 장치가 사용된다. 고성능 및 고용량의 메모리 요구에 따라, 워킹 메모리의 동작 주파수와 저장 용량은 급격히 증가하는 추세이다.
동작 속도의 증가에 따라 응용 프로세서와 워킹 메모리 예컨대, 디램(DRAM)이 교환하는 데이터의 신뢰성(Data integrity)을 보장하는 것이 점점 어려워지고 있다. 특히, 고속의 메모리 장치일수록 동일한 제품군이라 할지라도 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)의 동기화값은 균일화되지 못하는 경우도 있다. 더불어, 메모리 장치에 입력되는 전원 전압의 상태에 따라 데이터 스트로브 신호(DQS)의 지연이 변하는 경우도 있을 수 있어, 데이터의 신뢰성(Data integrity)이 보장되지 못할 수도 있다.
본 발명의 목적은 메모리 장치의 트레이닝을 통해서 전원 전압의 변동에 따라 발생하는 데이터 스트로브 신호(DQS)의 지연을 보상할 수 있는 전자 장치, 컴퓨팅 시스템 및 그것의 트레이닝 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 전자 장치는, 전원 전압과 데이터 스트로브 신호 및 데이터 신호를 수신하는 메모리 장치, 그리고 상기 메모리 장치와 데이터 스트로브 신호 및 데이터 신호를 사용하여 데이터를 교환하는 시스템-온-칩을 포함하되, 상기 시스템-온-칩은 상기 전원 전압의 변동에 따라 상기 데이터 스트로브 신호가 지연되는 크기를 측정하기 위한 쓰기 트레이닝을 수행하고, 상기 쓰기 트레이닝의 결과를 사용하여 상기 데이터 신호의 지연을 조정한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 시스템-온-칩과 메모리 장치를 갖는 전자 장치의 트레이닝 방법은, 상기 메모리 장치에 제공되는 전원 전압을 제 1 레벨로 설정하는 단계, 상기 제 1 레벨의 상기 전원 전압이 상기 메모리 장치에 공급되는 조건에서 상기 메모리 장치의 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 정렬하는 제 1 트레이닝 모드를 수행하는 단계, 상기 전원 전압을 상기 제 1 레벨보다 특정 레벨만큼 낮은 제 2 레벨로 설정하는 단계, 상기 제 2 레벨의 상기 전원 전압이 상기 메모리 장치에 공급되는 조건에서 상기 데이터 신호(DQ)와 상기 데이터 스트로브 신호(DQS)를 정렬하는 제 2 트레이닝 모드를 수행하는 단계, 그리고 상기 제 1 트레이닝 모드와 상기 제 2 트레이닝 모드 각각의 결과를 사용하여 상기 전원 전압의 변동에 따른 상기 데이터 스트로브 신호(DQS)의 지연을 계산하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 전자 장치는, 전원 전압을 사용하여 구동되는 메모리 장치, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 전달하여 상기 메모리 장치에 접근하는 호스트, 그리고 상기 호스트의 제어에 따라 상기 메모리 장치에 상기 전원 전압을 공급하는 전력 관리 집적 회로(PMIC)를 포함하되, 상기 호스트는 상기 메모리 장치 내에서 상기 전원 전압의 변동에 따른 상기 데이터 스트로브 신호(DQS)의 지연을 측정하기 위한 소프트웨어 트레이닝을 수행한다.
이상과 같은 본 발명의 실시 예에 따르면, 메모리 장치의 전원 전압의 변화에 따른 데이터 스트로브 신호의 지연의 실력치를 측정하여 데이터 신호의 지연을 조정할 수 있다. 따라서, 개별 메모리 장치에 대한 데이터 신호의 최적 지연값이 설정될 수 있어, 높은 데이터 신뢰도를 갖는 전자 장치를 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 시스템-온-칩의 구조를 예시적으로 보여주는 블록도이다.
도 3은 도 1에 도시된 디램의 구성을 간략히 보여주는 블록도이다.
도 4는 도 1에 도시된 전력 관리 집적 회로(PMIC)의 구성을 예시적으로 보여주는 블록도이다.
도 5a 내지 도 5b는 디램에서 제 2 전원 전압(VDD2)의 레벨 변동과 그에 따른 데이터 스트로브 신호(DQS)의 지연 관계를 간략히 보여주는 타이밍도이다.
도 6은 본 발명의 쓰기 트레이닝 방법을 간략히 보여주는 타이밍도이다.
도 7은 본 발명의 쓰기 트레이닝 후에 데이터 신호(DQ)의 지연을 조정하는 방법을 예시적으로 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 쓰기 트레이닝 방법을 보여주는 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 본 발명의 특징 및 기능을 설명하기 위한 메모리 장치로 디램(DRAM)이 기술될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 워킹 메모리 장치로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 본 발명의 기술적 특징이 적용될 수 있을 것이다. 여기서, 워킹 메모리는 전자 장치에서 처리되는 명령어 또는 데이터를 저장하는 메모리일 수 있다. 더불어, 본 발명에서 사용되는 용어 '트레이닝(Training)'은 최적의 신뢰성을 제공하기 위한 메모리 채널의 레이턴시 또는 신호 레벨을 탐색하는 동작을 의미한다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 전자 장치(1000)는 시스템-온-칩(1100), 디램(1200), 그리고 전력 관리 집적 회로(1300, 이하, PMIC)를 포함한다. 시스템-온-칩(1100)과 디램(1200) 사이에는 데이터 교환을 위한 데이터 스트로브 라인(1410)과 데이터 라인(1420)이 제공된다.
시스템-온-칩(1100)은 사용자의 요청에 따라 다양한 애플리케이션(Application)을 실행할 수 있다. 시스템-온-칩(1100)은 애플리케이션을 수행하기 위해, 디램(1200)에 애플리케이션을 로드(Load)하고 실행한다. 시스템-온-칩(1100)은 운영 체제(OS)를 구동할 수 있고, 운영 체제(OS) 상에서 다양한 애플리케이션들을 실행할 수 있다. 이러한 동작을 위해 시스템-온-칩(1100)은 디램(1200)에 데이터를 쓰거나 또는 디램(1200)에 저장된 데이터를 읽을 수 있다.
시스템-온-칩(1100)은 디램(1200)을 제어하기 위한 디램 컨트롤러(미도시)를 포함할 수 있다. 디램 컨트롤러는 제어 신호, 명령어, 어드레스, 데이터 신호(DQ), 데이터 스트로브 신호(DQS) 등을 디램(1200)에 제공할 수 있다. 시스템-온-칩(1100)은 디램(1200)의 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)의 정렬을 위한 트레이닝 모듈(1190)을 포함할 수 있다.
트레이닝 모듈(1190)은 전자 장치(1000)의 부팅(Booting)이나 초기화와 같은 특정 상황에서 디램(1200)의 데이터 트레이닝(DQ Training)을 수행할 수 있다. 데이터 트레이닝을 통해서 트레이닝 모듈(1190)은 디램(1200)과의 데이터 교환의 신뢰성을 높일 수 있다. 예를 들면, 트레이닝 모듈(1190)은 트레이닝 패턴(Training Pattern)을 다양한 조건에서 디램(1200)에 기입하거나 독출하여 데이터 신호(DQ)의 눈 모양(Eye pattern)의 센터(Center)를 검출할 수 있다. 트레이닝 모듈(1190)은 검출된 데이터 신호(DQ)의 센터를 정렬하기 위하여 지연 고정 루프(DLL)의 오프셋 값(Offset value)을 조정할 것이다.
본 발명의 트레이닝 모듈(1190)은 쓰기 트레이닝 동작시에 전원 전압(VDD2)의 레벨 변화에 따라 발생하는 데이터 스트로브 신호(DQS)의 지연을 보상하기 위한 쓰기 트레이닝을 수행할 수 있다. 이를 위해, 트레이닝 모듈(1190)은 쓰기 트레이닝 시에 디램(1200)에 전원 전압(VDD2)을 제공하는 PMIC(1300)를 제어할 수 있다. 트레이닝 모듈(1190)은 쓰기 트레이닝 시에 전원 전압(VDD2)이 통상의 레벨보다 낮아질 때 발생하는 데이터 스트로브 신호(DQS)의 지연을 검출할 수 있다. 그리고 검출된 데이터 스트로브 신호(DQS)의 지연을 보상하기 위한 데이터 신호(DQ)의 셋업 마진(Setup margin)을 조정할 수 있다.
디램(1200)은 전자 장치(1000)의 메인 메모리(Main memory)로서 제공될 수 있다. 디램(1200)에는 전자 장치(1000)의 부팅시에 운영 체제(OS)나 애플리케이션 프로그램들이 로드될 수 있다. 예를 들면, 시스템-온-칩(1100)의 부팅시에 스토리지 장치(미도시)에 저장된 운영 체제(OS) 이미지가 부팅 시퀀스에 의거하여 디램(1200)에 로드될 수 있다. 운영 체제(OS)에 의해서 시스템-온-칩(1100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 애플리케이션 프로그램들이 디램(1200)에 로드될 수 있다. 디램(1200)은 이뿐 아니라, 카메라와 같은 이미지 센서로부터 제공되는 영상 데이터를 저장하는 버퍼 메모리로 사용될 수도 있을 것이다.
디램(1200)은 바이트 단위 액세스(Byte Access)가 가능한 휘발성 메모리일 수 있다. 또는, 디램(1200)은 덮어쓰기가 가능한 비휘발성 메모리 장치로 대체될 수도 있을 것이다. 예를 들면, 디램(1200)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시와 같은 비휘발성 램으로 구성될 수 있다. 디램(1200)에는 전자 장치(1000)의 구동시에 운영 체제(OS), 구동중인 애플리케이션 프로그램(Application Program), 업데이트되는 데이터 등이 저장된다. 디램(1200)은 멀티-칩이 적층되는 멀티칩 패키지 또는 모듈 형태로 제공될 수 있을 것이다. 하지만, 디램(1200)의 제작 방식은 여기의 게시에 국한되지 않는다.
디램(1200)은 외부로부터 전원 전압을 수신한다. LPDDR(Low Power Double Data Rate) 표준의 디램(1200)은 PMIC(1300)로부터 복수의 전원 전압들(VDD1, VDD2, VDDQ)을 제공받을 수 있다. 일 예로서, 디램(1200)에 구비되는 셀 코어(Cell core) 및 주변 회로(Peripheral circuit)에 이용되는 다양한 종류의 전원 전압들이 제공될 수 있다. 제 1 전원 전압(VDD1)은 셀 코어(Cell core)의 구동에, 그리고 제 2 전원 전압(VDD2)은 주변 회로를 구동하기 위한 전원으로 사용될 수 있다. 그리고 제 3 전원 전압(VDDQ)은 디램(1200) 내에서 입출력 회로를 구동하기 위한 전원으로 제공될 수 있다.
PMIC(1300)는 시스템-온-칩(1100)의 제어에 따라 전원 전압을 생성하여 디램(1200)에 제공한다. PMIC(1300)는 예를 들면, 직류-직류 컨버터(DC-DC Converter) 또는 전압 레귤레이터를 포함할 수 있다. PMIC(1300)의 구성은 여기의 개시에만 국한되지 않음은 잘 이해될 것이다. 특히, PMIC(1300)는 쓰기 트레이닝 시에 제 2 전원 전압(VDD2)의 레벨을 가변하여 출력할 수 있다. 예를 들면, PMIC(1300)는 제 1 트레이닝 모드에서는 1.1V로 출력하고, 제 2 트레이닝 모드에서는 1.05V의 제 2 전원 전압(VDD2)을 출력할 수 있다.
데이터 스트로브 라인(1410) 및 데이터 라인(1420)은 시스템-온-칩(1100)과 디램(1200) 사이에 데이터나 신호의 전송 경로를 제공한다.
이상에서는 본 발명의 전자 장치(1000)의 구성이 간략히 설명되었다. 특히, 본 발명의 시스템-온-칩(1100)은 제 2 전원 전압(VDD2)의 레벨을 가변하여 디램(1200)에 대한 쓰기 트레이닝을 수행할 수 있다. 즉, 시스템-온-칩(1100)은 제 2 전원 전압(VDD2)의 레벨 강하에 의해서 발생하는 데이터 스트로브 신호(DQS)의 지연 크기를 측정할 수 있다. 그리고 측정된 데이터 스트로브 신호(DQS)의 지연을 보상하기 위해 데이터 신호(DQ)의 셋업 마진(Setup Margin)을 조정할 수 있다. 이러한 쓰기 트레이닝을 통해서 고속 및 고집적도의 디램(1200)에서 발생하는 제 2 전원 전압(VDD2)의 변동에 따른 신뢰성 저하를 최소화시킬 수 있다.
도 2는 본 발명의 시스템-온-칩의 구조를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 시스템-온-칩(1100)은 디램(1200) 및 스토리지 장치(1500)에 연결될 수 있다. 도시되지는 않았지만, 시스템-온-칩(1100)은 액정 표시 장치나 터치 패널과 같은 장치에도 연결될 수 있을 것이다.
시스템-온-칩(1100)은 CPU(1110), 디램 컨트롤러(1120), 에스램(1130), 사용자 인터페이스 컨트롤러(1140), 스토리지 인터페이스(1150) 그리고 시스템 인터커넥터(1160)를 포함할 수 있다. 시스템-온-칩(1100)의 구성 요소들은 도시된 구성들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 시스템-온-칩(1100)은 영상 데이터를 처리하기 위한 하드웨어 코덱, 보안 블록 등을 더 포함할 수 있다.
CPU(1110)는 시스템-온-칩(1100)에서 수행될 소프트웨어(애플리케이션 프로그램, 운영 체제, 장치 드라이버들)를 실행한다. CPU(1110)는 디램(1200)에 로드되는 운영 체제(OS)를 실행할 것이다. CPU(1110)는 운영 체제(OS) 기반에서 구동될 다양한 애플리케이션 프로그램들을 실행할 것이다. 특히, CPU(1110)는 에스램(1130) 또는 디램(1200)에 로드되는 트레이닝 코드를 패치하여 실행할 것이다. CPU(1110)는 트레이닝 코드의 실행에 따라 요청되는 디램(1200)의 트레이닝 동작을 수행하도록 디램 컨트롤러(1120)를 제어할 것이다. CPU(1110)는 동종 멀티-코어 프로세서(Homogeneous Multi-Core Processor) 또는 이종 멀티-코어 프로세서(Heterogeneous Multi-Core Processor)로 제공될 수 있다.
디램 컨트롤러(1120)는 디램(1200)과 시스템-온-칩(1100) 사이에서 인터페이싱을 제공한다. 디램 컨트롤러(1120)는 CPU(1110)나 다른 기능 블록(IP)의 요청에 따라 디램(1200)을 액세스할 것이다. 예를 들면, 디램 컨트롤러(1120)는 CPU(1110)의 쓰기 요청에 따라 데이터를 디램(1200)에 기입할 수 있다. 또는, 디램 컨트롤러(1120)는 디램(1200)으로부터 데이터를 읽어내어 CPU(1110)나 스토리지 인터페이스(1150)에 전달할 수 있다.
에스램(1130)은 CPU(1110)의 워킹 메모리로 제공될 수 있다. 예를 들면, 에스램(1130)에는 부팅을 수행하기 위한 부트 로더(Boot loader)나 코드들이 로드될 수 있다. 특히, 트레이닝을 위해 에스램(1130)에도 트레이닝 코드가 로드될 수 있다. 더불어, 본 발명의 트레이닝 모듈(1190)이 코드 형태로 제공되는 경우, 트레이닝 모듈(1190)은 에스램(1130)에 로드될 수도 있을 것이다.
사용자 인터페이스 컨트롤러(1140)는 사용자 인터페이스 장치들(예를 들면, 키보드나 터치 패널, 또는 디스플레이)로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 사용자 인터페이스 컨트롤러(1140)는 CPU(1110)의 제어에 따라 디스플레이(미도시)에 데이터를 입력하기 위한 키보드 화면 등을 표시할 수 있다. 또는, 사용자 인터페이스 컨트롤러(1140)는 사용자가 요청한 데이터를 표시하도록 디스플레이를 제어할 수 있다. 사용자 인터페이스 컨트롤러(1140)는 키보드, 마우스, 터치 패널과 같은 사용자 입력 수단으로부터의 제공되는 데이터를 사용자 입력 데이터로 디코딩할 수 있다.
스토리지 인터페이스(1150)는 CPU(1110)의 요청에 따라 스토리지 장치(1500)를 제어한다. 즉, 스토리지 인터페이스(1150)는 시스템-온-칩(1100)과 스토리지 장치(1500) 사이의 인터페이스를 제공한다. 예를 들면, CPU(1110)에 의해서 처리된 데이터가 스토리지 인터페이스(1150)를 통해 스토리지 장치(1500)에 저장된다. 더불어, 스토리지 장치(1500)에 저장된 데이터는 스토리지 인터페이스(1150)를 통해 CPU(1110)에 제공될 수 있다. 본 발명의 트레이닝을 통해서 결정된 파라미터들은 스토리지 인터페이스(1150)를 경유하여 스토리지 장치(1500)에 저장될 수 있다.
시스템 인터커넥터(1160)는 시스템-온-칩(1100)의 내부에서 온칩 네트워크를 제공하기 위한 시스템 버스(System Bus)이다. 시스템 인터커넥터(1160)는 예를 들면, 데이터 버스(Data bus), 어드레스 버스(Address bus) 및 컨트롤 버스(Control bus)를 포함할 것이다. 데이터 버스(Data bus)는 데이터가 이동하는 경로이다. 데이터 버스(Data bus)는 주로, 디램(1200)이나 스토리지 장치(1500)로의 메모리 접근 경로를 제공할 것이다. 어드레스 버스(Address bus)는 기능 블록들(IPs) 간의 어드레스 교환 경로를 제공한다. 컨트롤 버스(Control bus)는 기능 블록들(IPs) 간의 제어 신호를 전달하는 경로를 제공한다. 하지만, 시스템 인터커넥터(1160)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
스토리지 장치(1500)는 시스템-온-칩(1100)의 저장 매체(Storage Medium)로서 제공된다. 스토리지 장치(1500)는 애플리케이션 프로그램들, 운영 체제 이미지(OS Image) 및 각종 데이터를 저장할 수 있다. 특히, 스토리지 장치(1500)의 특정 영역에는 디램(1200)을 트레이닝하기 위한 트레이닝 코드(TC)가 저장될 수 있다. 하지만, 트레이닝 코드(TC)는 스토리지 장치(1500)가 아닌 다른 비휘발성 메모리에 저장될 수도 있음은 잘 이해될 것이다. 더불어, 스토리지 장치(1500)는 소프트웨어 트레이닝의 결과로 획득되는 다양한 동작 파라미터들이 저장될 수 있다. 특히, 디램(1200)의 트레이닝 결과로 획득되는 제 2 전원 전압(VDD2)의 강하에 따른 데이터 스트로브 신호(DQS)의 지연에 대한 정보는 스토리지 장치(1500)에 저장될 수 있을 것이다. 스토리지 장치(1500)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)로 제공될 수도 있다. 스토리지 장치(1500)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 스토리지 장치(1500)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 비휘발성 메모리나 NOR 플래시 메모리를 포함할 수도 있다. 본 발명의 다른 실시 예에서는 스토리지 장치(1500)는 시스템-온-칩(1100)의 내부에 구비되는 내장 메모리일 수 있다.
이상의 설명에 따르면, 시스템-온-칩(1100)은 제 2 전원 전압(VDD2)의 레벨을 조정하여 디램(1200)에 대한 트레이닝을 수행할 수 있다. 트레이닝을 통해서 시스템-온-칩(1100)은 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연을 보상할 수 있다. 따라서, 디램(1200)으로부터 전송되는 데이터에 대한 데이터 신뢰성을 높일 수 있다.
도 3은 도 1에 도시된 디램의 구성을 간략히 보여주는 블록도이다. 도 3을 참조하면, 디램(1200)은 셀 어레이(1210), 감지 증폭기(1220), 데이터 래치(1230), 그리고 클록 경로(1240)를 포함할 수 있다. 이상의 디램(1200)의 구성은 본 발명의 특징을 설명하기 위한 간략한 구성이며, 행 디코더, 열 디코더, 리프레쉬 회로, 명령어 디코더, 모드 레지스터 셋과 같은 추가적인 구성을 더 포함할 수 있다.
셀 어레이(1210)는 복수의 메모리 셀들(MCs)이 각각 워드 라인(WL)들과 비트 라인(BL)들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacitor)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인(WL)들 중 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(BLB)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다. 셀 어레이(1210)는 메모리 코어에 해당하며, 제 1 전원 전압(VDD1)을 사용하여 구동될 수 있다.
감지 증폭기(1220)는 선택된 비트 라인으로 선택된 메모리 셀에 데이터를 기입하거나, 이미 기입된 데이터를 센싱한다. 감지 증폭기(1220)는 메모리 셀에 저장된 데이터를 비트 라인을 통해서 센싱하여 출력할 수 있다. 또한, 감지 증폭기(1220)는 입력되는 데이터를 선택된 메모리 셀에 저장하기 위한 구성들을 더 포함할 수 있다. 감지 증폭기(1220)는 리프레쉬 동작시 메모리 셀에 저장된 데이터를 재기입할 수 있다. 감지 증폭기(1220)는 본 발명의 리프레쉬 제어 로직(170)의 제어에 따라 선택된 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다.
데이터 래치(1230)는 본 발명의 쓰기 트레이닝 시에 입력되는 데이터 신호들(DQ0~DQn-1)을 래치하는 복수의 래치들(LTCH_0~LTCH_n-1)을 포함할 수 있다. 복수의 래치들(LTCH_0~LTCH_n-1)은 클록 경로(1240)에서 제공되는 클록 신호(CK)에 따라 데이터 패드(P0~Pn-1)들을 통해서 입력되는 데이터 신호들(DQ0~DQn-1)을 래치한다. 복수의 래치들(LTCH_0~LTCH_n-1)에 의해서 캡쳐된 데이터는 감지 증폭기(1220)로 제공되어 셀 어레이(1210)에 기입될 것이다. 따라서, 클록 신호(CK)와 데이터 신호들(DQ0~DQn-1)의 타이밍을 정렬하기 위한 쓰기 트레이닝의 여부에 따라 디램(1200)의 신뢰도가 결정된다.
클록 경로(1240)는 데이터 스트로브 신호(DQS)를 사용하여 클록 신호(CK)를 생성한다. 데이터 신호들(DQ0~DQn-1)을 래치하기 위한 클록 신호(CK)는 클록 경로(1240)를 통과하여 복수의 래치들(LTCH_0~LTCH_n-1)에 전달될 수 있다. 디램(1200)에 입력되는 데이터 스트로브 신호(DQS)는 패드(Pn)를 통해서 클록 경로(1240)에 입력된다. 클록 경로(1240)는 디램(1200) 내부의 주변 회로(Peripheral circuit)에 포함될 수 있다. 따라서, 클록 경로(1240)에는 제 2 전원 전압(VDD2)을 사용하는 소자들이나 회로들이 포함될 것이다.
클록 신호(CK)는 제 2 전원 전압(VDD2)의 레벨 변동에 영향을 받게 된다. 제 2 전원 전압(VDD2)의 레벨 변화에 따라 클록 신호(CK)의 지연이 변하게 되고, 이는 데이터 신호들(DQ0~DQn-1)의 래치 시점의 변동을 의미한다. 본 발명의 트레이닝 방식을 사용하면, 제 2 전원 전압(VDD2)의 레벨을 강하시켜 클록 경로(1240)에서 발생하는 데이터 스트로브 신호(DQS)의 지연을 측정할 수 있다. 그리고 측정된 데이터 스트로브 신호(DQS)의 지연을 고려하여 데이터 신호들(DQ0~DQn-1)의 셋업 마진을 조정함으로써 데이터 신뢰성을 높일 수 있다.
이상에서 도시된 본 발명의 실시 예에 따른 디램(1200)은 제 2 전원 전압(VDD2)의 변화에 따른 데이터 스트로브 신호(DQS)의 지연을 쓰기 트레이닝을 통해서 측정할 수 있다. 그리고 측정된 데이터 스트로브 신호(DQS)의 지연을 사용하여 데이터 신호들(DQ0~DQn-1) 각각의 셋업 마진(Set margin)을 조정할 수 있다. 따라서, 디램(1200)에서 발생하는 제 2 전원 전압(VDD2)의 레벨 변동에 따른 데이터 스트로브 신호(DQS)의 지연은 보상 가능하다.
도 4는 도 1에 도시된 전력 관리 집적 회로(PMIC)의 구성을 예시적으로 보여주는 블록도이다. 도 4를 참조하면, PMIC(1300)는 제어 로직 회로(1310), 레귤레이터들(1330, 1350)을 포함할 수 있다.
제어 로직 회로(1310)는 트레이닝 동작시 시스템-온-칩(1100)의 제어(CNTL)에 따라 레귤레이터들(1330, 1350)을 제어할 수 있다. 특히, 제 1 트레이닝 모드(WT1)에서 제어 로직 회로(1310)는 제 1 레귤레이터(1330)가 제 1 전원 전압(VDD1)을, 그리고 제 2 레귤레이터(1350)는 전압의 강하가 없는 제 2 전원 전압(VDD2)을 생성하도록 제어할 것이다. 그리고 제 2 트레이닝 모드(WT2)에서 제어 로직 회로(1310)는 제 2 레귤레이터(1350)가 강하된 제 2 전원 전압(VDD2-ΔVd)을 생성하도록 제어할 것이다. 이때, 제 1 레귤레이터(1330)는 제 1 트레이닝 모드(WT1)에서와 동일한 레벨의 제 1 전원 전압(VDD1)을 생성할 것이다.
제 1 레귤레이터(1330)는 디램(1200)의 메모리 코어에서 사용되는 제 1 전원 전압(VDD1)을 생성한다. 즉, 제 1 레귤레이터(1330)는 도 3의 셀 어레이(1210)를 구동하기 위한 전압 레벨을 갖는 제 1 전원 전압(VDD1)을 생성할 수 있다. 예시적으로, 제 1 레귤레이터(1330)는 적어도 하나의 스위칭 레귤레이터(Switching regulator)를 포함할 수 있다. 스위칭 레귤레이터는 예를 들면, 부스트 컨버터(Boost converter), 벅부스트 컨버터(Buck-boost converter), 그리고 벅 컨버터(Buck converter)와 같은 형태들 중 적어도 하나로 제공될 수 있다.
제 2 레귤레이터(1350)는 디램(1200)의 주변 회로를 구동하기 위한 전원으로 사용되는 제 2 전원 전압(VDD2)을 생성한다. 예를 들면, 제 2 레귤레이터(1350)는 적어도 하나의 LDO(Low Drop-Out) 레귤레이터를 포함할 수 있다. LDO 레귤레이터는 출력 전압의 레벨에 따라 전압 강하의 크기를 제어할 수 있는 선형 레귤레이터로 제공될 수 있다. 하지만, 제 1 레귤레이터(1330) 및 제 2 레귤레이터(1350)의 구성은 여기의 개시에만 국한하지 않는다. 예를 들면, 제 1 레귤레이터(1330) 또는 제 2 레귤레이터(1350)는 스위칭 방식 또는 LDO 방식들 중 임의의 방식들이 사용되거나 혼합되어 사용될 수도 있을 것이다.
제 2 레귤레이터(1350)는 제 1 트레이닝 모드(WT1)에서는 제 1 레벨을 갖는 제 2 전원 전압(VDD2)을 생성한다. 반면, 제 2 트레이닝 모드(WT2)에서, 제 2 레귤레이터(1350)는 제어 로직 회로(1310)의 제어에 따라 특정 레벨만큼 강하된 제 2 전원 전압(VDD2-ΔVd)을 생성할 것이다.
이상에서는 본 발명의 PMIC(1300)의 구조가 간략히 설명되었다. 본 발명의 PMIC(1300)는 제 2 전원 전압(VDD2)의 불안정에 의해 발생하는 데이터 스트로브 신호(DQS)의 지연을 보상하기 위한 제 2 트레이닝 모드(WT2)를 지원할 수 있다. 즉, 제 2 트레이닝 모드(WT2)시에 PMIC(1300)는 시스템-온-칩(1100)의 제어에 따라 특정 레벨(ΔVd) 강하된 제 2 전원 전압(VDD2)을 생성하여 디램(1200)에 제공할 수 있다.
도 5a 내지 도 5b는 디램에서 제 2 전원 전압(VDD2)의 레벨 변동과 그에 따른 데이터 스트로브 신호(DQS)의 지연 관계를 간략히 보여주는 타이밍도이다.
도 5a를 참조하면, 제 2 전원 전압(VDD2)의 레벨이 적정 수준(V1)으로 유지되는 경우에 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)의 관계가 도시되어 있다. 예를 들면, 제 2 전원 전압(VDD2)의 레벨이 1.1V를 유지하는 경우, 디램(1200)의 데이터 스트로브 신호(DQS)가 전달되는 클록 경로(1240)의 동작은 정상적으로 유지될 것이다. 따라서, 데이터 신호(DQ)를 래치하기 위한 클록 신호(CK)는 안정적인 타이밍으로 유지된다.
제 2 전원 전압(VDD2)이 안정적인 레벨(V1)을 유지하는 조건에서 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)가 디램(1200)에 입력될 것이다. 데이터 스트로브 신호(DQS)는 클록 경로(1240)를 경유하면서 데이터 래치(1230)에 제공될 클록 신호(CK)를 생성하게 된다. 제 2 전원 전압(VDD2)이 안정적인 레벨(V1)로 유지되는 경우, 클록 경로(1240) 상에서의 지연은 크게 발생하지 않을 것이다. 따라서, 클록 신호(CK)는 데이터 스트로브 신호(DQS)를 채배한 파형으로 생성될 수 있다.
T0 시점에서, 데이터 스트로브 신호(DQS)로부터 생성된 클록 신호(CK)도 상승 에지를 형성하게 된다. 이 시점에서, 데이터 신호(DQ)의 데이터(D0)가 데이터 래치(1230)에 래치된다. 동일한 방식으로 T1 내지 T6 시점에서 클록 신호(CK)의 상승 에지에서 데이터 래치(1230)에는 데이터 신호(DQ)가 래치될 것이다. 각각의 데이터 신호(D0~D5)의 센터에 대응하는 시점에서, 클록 신호(CK)의 상승 에지가 정렬될 수 있다.
도 5b를 참조하면, 제 2 전원 전압(VDD2)의 레벨이 노이즈나 기타 다양한 요인에 의해서 변동하는 경우의 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)의 관계가 도시되어 있다. 예를 들면, 제 2 전원 전압(VDD2)의 레벨이 정상 레벨(V1)로부터 특정 레벨(ΔVd)만큼 강하하는 경우가 발생할 수 있다. 제 2 전원 전압(VDD2)의 레벨 변동에 따라, 클록 경로(1240)에서의 지연은 증가하게 될 것이다. 따라서, 데이트 스트로브 신호(DQS)가 정상적으로 디램(1200)에 입력된다 할지라도, 클록 신호(CK)에는 소정의 지연(DQS_DL)이 발생하게 된다. 여기서, 제 2 전원 전압(VDD2)이 강하되는 특정 레벨(ΔVd)은 디램(1200)의 표준을 참조하여 결정할 수 있다. 예를 들면, LPDDR4 표준에서, 제 2 전원 전압(VDD2)의 레벨 변동에 대한 데이트 스트로브 신호(DQS)의 영향은, ‘tDQS2DQ_volt‘ 항목에 정의되어 있다. ‘tDQS2DQ_volt‘의 크기를 참조하여 특정 레벨(ΔVd)이 선택될 수 있다.
만일, Ts 시점에서 제 2 전원 전압(VDD2)의 레벨이 정상 레벨(V1)로부터 특정 레벨(ΔVd)만큼 강하하는 경우를 가정하기로 한다. 그러면, 클록 경로(1240)에서는 전압 강하에 따른 영향에 따라 정상적인 경우보다 지연(DQS_DL)만큼 지연된 클록 신호(CK)가 생성될 것이다. 이 경우, 데이터 신호(DQ)의 래치 시점(t0~t5)은 각 데이터 신호들(D0~D5)의 센터에서 벗어난 시점에 위치하게 된다. 이러한 래치 조건은 데이터 신뢰성을 크게 저하시키는 요인으로 작용할 것이다.
상술한 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연 효과를 보상하기 위하여 본 발명의 트레이닝 방법이 제공된다. 즉, 쓰기 트레이닝 시에 특정 레벨(ΔVd)만큼 강하된 제 2 전원 전압(VDD2)을 적용하여 DQS 지연(DQS_DL)을 검출할 수 있다. 그리고 검출된 DQS 지연(DQS_DL)을 고려하여 데이터 신호(DQ)의 타이밍을 조정할 수 있다.
도 6은 본 발명의 쓰기 트레이닝 방법을 간략히 보여주는 타이밍도이다. 도 6을 참조하면, 본 발명의 쓰기 트레이닝은 제 1 트레이닝 모드(WT1)와 제 2 트레이닝 모드(WT2)를 포함한다. 제 1 트레이닝 모드(WT1)에서는 정상 레벨의 제 2 전원 전압(VDD2) 조건에서 데이터 신호(DQ)의 센터를 검출하게 된다. 그리고 제 2 트레이닝 모드(WT2)에서는 특정 레벨(ΔVd)만큼 강하된 제 2 전원 전압(VDD2) 조건에서 데이터 신호(DQ)의 센터가 검출될 것이다.
제 1 트레이닝 모드(WT1)에서, 시스템-온-칩(1100)은 PMIC(1300)가 디램(1200)의 스펙에 규정된 정상 레벨(예를 들면, V1=1.1V)의 제 2 전원 전압(VDD2)을 생성하도록 설정할 것이다. PMIC(1300)는 정상 레벨(V1)의 제 2 전원 전압(VDD2)을 생성하여 디램(1200)에 제공할 것이다. 시스템-온-칩(1100)은 정상 레벨의 제 2 전원 전압(VDD2) 조건에서, 제 1 트레이닝 모드(WT1)를 실행한다.
제 1 트레이닝 모드(WT1)에서 쓰기 트레이닝은 다음과 같이 수행될 것이다. 시스템-온-칩(1100)은 정상 레벨의 제 2 전원 전압(VDD2)이 제공되는 동안, 디램(1200)에 데이터 스트로브 신호(DQS)와 지연이 적용된 데이터 신호(DQ)를 반복적으로 기입하고 독출한다. 즉, 데이터 스트로브 신호(DQS)와 최적의 타이밍에 매칭되는 데이터 신호(DQ)의 위치를 찾기 위해 복수의 스텝에 대응하는 쓰기 및 읽기 동작이 반복될 것이다.
먼저, 시스템-온-칩(1100)은 제 1 스텝(Step_1)에 대응하는 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)를 디램(1200)에 전달할 것이다. 제 1 스텝(Step_1)의 경우, 데이터 스트로브 신호(DQS)에 대비하여 지연 고정 루프(DLL)의 제 1 지연값에 대응하는 지연을 갖는 데이터 신호(DQ)가 제공된다. 이어서, 시스템-온-칩(1100)은 디램(1200)에 기입된 데이터의 에러율을 계산할 수 있다. 이어서, 시스템-온-칩(1100)은 제 2 스텝(Step_2)에 대응하는 데이터 신호(DQ)를 디램(1200)에 전달하고 읽어낼 것이다. 제 2 스텝(Step_2)에서의 데이터 신호(DQ)는 제 1 스텝(Step_1)에 비하여 특정 시간이 지연된다. 이러한 방식으로 복수의 트레이닝 스텝들이 수행되고, 에러율이 가장 적은 위치에 대응하는 데이터 신호(DQ)의 센터값이 결정될 수 있다.
제 1 트레이닝 모드(WT1)의 실행을 통해서 데이터 신호(DQ)는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지가 데이터 윈도의 센터에 위치하도록 선택될 수 있다. 도시된 데이터 신호들(Dix) 각각은 제 1 트레이닝 모드(WT1)의 실행을 통해서 타이밍이 조정된 경우를 보여준다.
이어서, 특정 레벨(ΔVd)만큼 강하된 제 2 전원 전압(VDD2) 조건에서 데이터 신호(DQ)의 센터를 검출하기 위한 제 2 트레이닝 모드(WT2)가 실행될 수 있다. 제 2 트레이닝 모드(WT2)에서, 시스템-온-칩(1100)은 PMIC(1300)가 디램(1200)의 스펙에 규정된 정상 레벨보다 특정 레벨(ΔVd) 강하(예를 들면, V1- ΔVd=1.05V)의 제 2 전원 전압(VDD2)을 생성하도록 설정할 것이다. PMIC(1300)는 특정 레벨(ΔVd) 강하(예를 들면, V1- ΔVd=1.05V)의 제 2 전원 전압(VDD2)을 생성하여 디램(1200)에 제공할 것이다. 시스템-온-칩(1100)은 특정 레벨만큼 강하된 제 2 전원 전압(VDD2) 조건에서 제 2 트레이닝 모드를 실행한다.
제 2 트레이닝 모드(WT2)에서 쓰기 트레이닝은 다음과 같이 수행될 것이다. 시스템-온-칩(1100)은 특정 레벨(ΔVd) 강하(예를 들면, V1- ΔVd=1.05V)의 제 2 전원 전압(VDD2)이 제공되는 동안, 디램(1200)에 데이터 스트로브 신호(DQS)와 지연이 적용된 데이터 신호(DQ)를 반복적으로 기입하고 독출한다. 즉, 데이터 스트로브 신호(DQS)와 최적의 타이밍에 매칭되는 데이터 신호(DQ)의 위치를 찾기 위해 복수의 스텝에 대응하는 쓰기 및 읽기 동작이 반복될 것이다.
시스템-온-칩(1100)은 제 2 트레이닝 모드(WT2)의 제 1 스텝(Step_1)에 대응하는 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)를 디램(1200)에 전달할 것이다. 이때, 제 1 스텝(Step_1)의 경우, 데이터 스트로브 신호(DQS)에 대비하여 지연 고정 루프(DLL)의 제 1 지연값에 대응하는 지연을 갖는 데이터 신호(DQ)가 제공된다. 이어서, 시스템-온-칩(1100)은 디램(1200)에 기입된 데이터의 에러율을 계산할 수 있다. 이어서, 시스템-온-칩(1100)은 제 2 스텝(Step_2)에 대응하는 데이터 신호(DQ)를 디램(1200)에 전달하고 읽어낼 것이다. 제 2 스텝(Step_2)에서의 데이터 신호(DQ)는 제 1 스텝(Step_1)에 비하여 특정 시간이 지연된다. 이러한 방식으로 복수의 트레이닝 스텝들이 수행되고, 에러율이 가장 적은 위치에 대응하는 데이터 신호(DQ)의 센터값이 결정될 수 있다.
제 2 트레이닝 모드(WT2)의 실행을 통해서 데이터 신호(DQ)는 지연된 시점(DQd)에 대응하는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지가 데이터 윈도의 센터에 위치하도록 선택될 수 있다. 도시된 데이터 신호들(Dix) 각각은 제 1 트레이닝 모드(WT1)의 실행을 통해서 타이밍이 조정된 경우를 보여준다.
제 1 트레이닝 모드(WT1) 및 제 2 트레이닝 모드(WT2)에 의한 쓰기 트레이닝을 통해서 시스템-온-칩(1100)은 제 2 전원 전압(VDD2)의 레벨 변화에 따른 데이터 스트로브 신호(DQS)의 지연(DQd)을 검출할 수 있다. 데이터 스트로브 신호(DQS)의 지연(DQd)이 검출되면, 데이터 신호(DQ)의 타이밍에 적용하여 데이터 신호의 신뢰성을 향상시킬 수 있게 된다.
도 7은 본 발명의 쓰기 트레이닝 후에 데이터 신호(DQ)의 지연을 조정하는 방법을 예시적으로 보여주는 타이밍도이다. 도 7을 참조하면, 쓰기 트레이닝을 통해서 획득되는 데이터 신호(DQ)의 지연(DQd)을 사용하여 최종적인 데이터 신호의 셋업 마진의 조정이 가능하다. 좀더 자세히 설명하면 다음과 같다.
여기서, 설명의 편의를 위해 시스템-온-칩(1100)에서 제공되는 데이터 스트로브 신호(DQS)의 상승 에지 지점은 고정된 것으로 가정하기로 한다. 실제로, 시스템-온-칩(1100)에서 제공되는 데이터 스트로브 신호(DQS)의 상승 에지나 하강 에지는 일정한 주기에 발생한다. 하지만, 제 2 전원 전압(VDD2)의 레벨 변화에 따른 데이터 스트로브 신호(DQS)의 지연(DQd)은 실질적으로 디램(1200) 내부의 클록 경로(1240, 도 3 참조)에서 발생한다. 따라서, 데이터 스트로브 신호(DQS)의 지연(DQd)을 보상하기 위해 시스템-온-칩(1100)에서 조정하는 값은 데이터 신호(DQ)의 지연의 크기이다.
쓰기 트레이닝의 제 1 트레이닝 모드(WT1)의 실행을 통해서 시스템-온-칩(1100)은 데이터 신호(DQ_WT1)와 같은 타이밍 조건을 획득할 수 있다. 데이터 신호(DQ_WT1)는 정상 레벨의 제 2 전원 전압(VDD2) 조건에서 데이터 스트로브 신호(DQS)에 대해 가장 높은 신뢰성을 갖는 타이밍 값에 대응한다.
쓰기 트레이닝의 제 2 트레이닝 모드(WT2)의 실행을 통해서 시스템-온-칩(1100)은 데이터 신호(DQ_WT2)와 같은 타이밍 조건을 획득할 수 있다. 데이터 신호(DQ_WT2)는 특정 레벨(ΔVd)만큼 강하된 제 2 전원 전압(VDD2-ΔVd) 조건에서 가장 높은 신뢰성을 갖는 타이밍 값에 대응한다. 즉, 디램(1200) 내부적으로 강하된 제 2 전원 전압(VDD2-ΔVd)에 의해 데이터 스트로브 신호(DQS)를 소스로 생성되는 클록 신호(CK)의 지연이 발생한다. 따라서, 데이터 신호(DQ_WT2)는 이러한 클록 신호(CK)의 지연에 동기하여 데이터 신호(DQ_WT2)에 비하여 데이터 신호 지연(DQd)만큼 지연되어야 한다. 제 2 트레이닝 모드(WT2)의 실행을 통해서 제 2 전원 전압(VDD2)의 변동에 따른 데이터 신호의 지연(DQd)의 크기를 검출할 수 있다.
제 1 트레이닝 모드(WT1) 및 제 2 트레이닝 모드(WT2)의 실행을 통해서 시스템-온-칩(1100)은 제 2 전원 전압(VDD2)의 변동에 따른 데이터 신호의 지연(DQd)을 계산할 수 있다. 예컨대, 트레이닝을 통해서 검출되는 데이터 신호(DQ_WT2)와 데이터 신호(DQ_WT1) 각각의 지연 스텝의 크기를 차감하는 방식으로 데이터 신호 지연(DQd)이 계산 가능하다. 즉, 데이터 신호(DQ_WT2)와 데이터 신호(DQ_WT1) 각각의 지연을 설정하기 위한 지연 고정 루프(DLL)의 지연 스텝의 차이값을 계산하는 방식으로 데이터 신호 지연(DQd)을 계산할 수 있다.
데이터 신호 지연(DQd)이 계산되면, 시스템-온-칩(1100)은 데이터 신호 지연(DQd)을 이용하여 최종적인 데이터 신호의 셋업 마진의 크기를 조정할 수 있다. 예를 들면, 시스템-온-칩(1100)은 데이터 신호 지연(DQd)의 0.5배 크기만큼 데이터 신호(DQ)이 셋업 마진을 감소시킬 수 있다. 하지만, 이러한 셋업 마진의 조정은 예시일 뿐이며, 이러한 셋업 마진의 조정은 디램(1200)의 속성이나 동작 주파수 등의 제반 동작 조건을 고려하여 결정될 수 있다.
이상에서는 본 발명의 제 2 전원 전압(VDD2)의 변동을 적용한 쓰기 트레이닝을 통해서 데이터 신호 지연(DQd)을 계산하는 방법이 간략히 설명되었다. 데이터 신호 지연(DQd)은 정상 레벨 및 강하 레벨 각각의 조건에서 발생하는 데이터 스트로브 신호(DQS)의 지연에 의해서 야기되는 파라미터이다. 데이터 신호 지연(DQd)이 검출되면, 최종적으로 데이터 신호(DQ)의 셋업 마진의 조정이 가능하다. 셋업 마진의 조정에 따라, 데이터 신호(DQ)는 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연을 보상할 수 있게 된다.
도 8은 본 발명의 실시 예에 따른 쓰기 트레이닝 방법을 보여주는 순서도이다. 도 8을 참조하면, 시스템-온-칩(1100)은 쓰기 트레이닝을 수행하여 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연을 검출할 수 있다. 그리고 검출된 지연의 크기를 참조하여 데이터 스트로브 신호(DQS)의 지연에 따른 영향을 보상하기 위한 데이터 신호(DQ)의 지연을 조정할 수 있다.
S110 단계에서, 쓰기 트레이닝(Write training)의 제 1 트레이닝 모드(WT1)가 실행된다. 시스템-온-칩(1100)은 정상 레벨의 제 2 전원 전압(VDD2)이 제공되는 동안, 디램(1200)에 데이터 스트로브 신호(DQS)와 지연이 적용된 데이터 신호(DQ)를 반복적으로 기입하고 독출한다. 즉, 데이터 스트로브 신호(DQS)와 최적의 타이밍에 매칭되는 데이터 신호(DQ)의 위치를 찾기 위해 복수의 스텝에 대응하는 쓰기 및 읽기 동작이 반복될 것이다. 이러한 방식으로 복수의 트레이닝 스텝들이 수행되고, 에러율이 가장 적은 위치에 대응하는 데이터 신호들(DQx)의 위치가 결정될 수 있다.
S120 단계에서, 시스템-온-칩(1100)은 PMIC(1300, 도 1 참조)를 제어하여 제 2 전원 전압(VDD2)을 조정한다. 즉, 시스템-온-칩(1100)은 정상 레벨의 제 2 전원 전압(VDD2)으로부터 특정 레벨(ΔVd)만큼 강하된 제 2 전원 전압(VDD2-ΔVd)을 생성하도록 PMIC(1300)를 설정할 것이다. 이때, PMIC(1300)가 디램(1200)에 공급하는 나머지 전원 전압들(예를 들면, VDDQ, VDD1)은 동일한 값을 유지하도록 설정될 것이다.
S130 단계에서, 쓰기 트레이닝(Write training)의 제 2 트레이닝 모드(WT2)가 실행된다. 시스템-온-칩(1100)은 특정 레벨(ΔVd)만큼 강하된 제 2 전원 전압(VDD2-ΔVd)이 제공되는 동안, 디램(1200)에 데이터 스트로브 신호(DQS)와 지연이 적용된 데이터 신호(DQ)를 반복적으로 기입하고 독출한다. 즉, 데이터 스트로브 신호(DQS)와 최적의 타이밍에 매칭되는 데이터 신호(DQ)의 위치를 찾기 위해 복수의 스텝에 대응하는 쓰기 및 읽기 동작이 반복될 것이다. 이러한 방식으로 복수의 트레이닝 스텝들이 수행되고, 에러율이 가장 적은 위치에 대응하는 데이터 신호들(DQx)의 위치가 결정될 수 있다.
S140 단계에서, 시스템-온-칩(1100)은 S110 단계 및 S130 단계 각각에서 검출된 데이터 신호(DQ)의 위치를 이용하여 데이터 신호 지연(DQd)을 계산한다. 여기서, 데이터 신호 지연(DQd)은 실질적으로 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연(DQS_DL)을 정량적으로 측정하기 위해 검출되는 값이다. 데이터 신호 지연(DQd)을 계산하기 위해 트레이닝을 통해서 검출되는 데이터 신호(DQ_WT2)와 데이터 신호(DQ_WT1) 각각의 지연 스텝의 크기를 차감할 수 있다.
S150 단계에서, 시스템-온-칩(1100)은 계산된 데이터 신호 지연(DQd)을 이용하여 최종적인 데이터 신호(DQ)의 셋업 마진의 크기를 조정할 수 있다. 예를 들면, 시스템-온-칩(1100)은 데이터 신호 지연(DQd)의 0.5배 크기만큼 데이터 신호(DQ)이 셋업 마진을 감소시킬 수 있다. 또는, 시스템-온-칩(1100)은 데이터 신호(DQ)의 눈 모양(Eye pattern)과 데이터 신호 지연(DQd)을 고려하여 데이터 신호(DQ)이 셋업 마진을 조정할 수 있다. 데이터 신호(DQ)이 셋업 마진의 조정은 디램(1200)의 속성이나 동작 주파수 등의 제반 동작 조건을 고려하여 수행될 수 있음은 잘 이해될 것이다.
S160 단계에서, 시스템-온-칩(1100)은 결정된 데이터 신호(DQ)이 셋업 마진 또는 홀드 마진에 따라 데이터 신호(DQ)의 지연을 설정한다. 예를 들면, 시스템-온-칩(1100)은 내부에 포함되는 디램 컨트롤러(1120, 도 2 참조)의 지연 고정 루프(DLL)를 데이터 신호의 셋업 마진 또는 홀드 마진값을 갖도록 설정할 수 있을 것이다.
이상의 본 발명의 실시 예에 따른 트레이닝 방법에 따르면, 디램(1200)에서의 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연(DQS_DL)이 보상될 수 있다. 따라서, 디램(1200) 각각의 실제 측정치에 기반한 데이터 스트로브 신호(DQS)의 지연(DQS_DL)이 보상될 수 있어 높은 신뢰성이 보장될 수 있다. 더불어, 디램(1200)의 공정 산포에 따라 발생하는 데이터 스트로브 신호(DQS)의 편차들도 본 발명의 실제 측정치를 기반으로 하여 보상될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템(2000)은 호스트(2100)와 메모리 모듈(2200)을 포함할 수 있다. 호스트(2100)와 메모리 모듈(2200) 사이에는 데이터 교환을 위한 데이터 스트로브 신호(DQS) 라인(2410)과 데이터 신호(DQx) 라인(2420)이 제공된다.
호스트(2100)는 제어 신호, 명령어, 어드레스, 데이터 신호(DQx), 데이터 스트로브 신호(DQS) 등을 메모리 모듈(2200)에 제공할 수 있다. 더불어, 호스트(2100)는 메모리 모듈(2200)의 구동을 위한 전원 전압들(VDD1, VDD2, VDDQ)을 제공할 수 있다. 호스트(2100)는 쓰기 트레이닝을 수행하여 제 2 전원 전압(VDD2)의 레벨 변동에 따른 데이터 스트로브 신호(DQS)의 지연을 검출할 수 있다. 그리고 검출된 지연의 크기를 참조하여 데이터 스트로브 신호(DQS)의 지연에 따른 영향을 보상하기 위한 데이터 신호(DQ)의 지연을 조정할 수 있다. 이러한 쓰기 트레이닝을 위해 호스트(2100)는 트레이닝 모듈(2150)을 포함할 수 있다.
트레이닝 모듈(2150)은 메모리 시스템(2000)의 부팅(Booting)이나 초기화와 같은 특정 상황에서 메모리 모듈(2200)의 데이터 트레이닝(DQ Training)을 수행할 수 있다. 쓰기 트레이닝을 통해서 트레이닝 모듈(2150)은 메모리 모듈(2200)과의 데이터 교환의 신뢰성을 높일 수 있다. 예를 들면, 트레이닝 모듈(2150)은 트레이닝 패턴(Training Pattern)을 다양한 조건에서 메모리 모듈(2200)에 기입하거나 독출하여 데이터 신호(DQ)의 눈 모양(Eye pattern)의 센터(Center)를 검출할 수 있다. 트레이닝 모듈(2150)은 검출된 데이터 신호(DQ)의 센터를 정렬하기 위하여 지연 고정 루프(DLL)이나 위상 고정 루프(PLL) 등의 오프셋 값(Offset value)을 조정할 것이다.
본 발명의 트레이닝 모듈(2150)은 쓰기 트레이닝 동작시에 동작 전압(VDD2)의 변화에 따라 발생하는 데이터 스트로브 신호(DQS)의 지연을 보상하기 위한 쓰기 트레이닝을 수행할 수 있다. 이를 위해, 트레이닝 모듈(2150)은 쓰기 트레이닝 시에 통상의 전압보다 낮은 전원 전압(VDD2) 조건에서 발생하는 데이터 스트로브 신호(DQS)의 지연값을 검출할 수 있다. 그리고 검출된 지연값을 보상하기 위한 데이터 신호(DQ)의 지연 옵셋을 조정할 수 있다.
메모리 모듈(2200)은 복수의 메모리 장치들(2210~2240, 2260~2290)과 메모리 모듈의 상품 정보를 저장하는 직렬 구성 인식 소자(2250, 이하 SPD라 칭함)를 포함할 수 있다. 복수의 메모리 장치들(2210~2240, 2260~2290)은 호스트 장치(1100)로부터 제공되는 명령어(CMD), 어드레스(ADD), 그리고 데이터 신호(DQ), 데이터 스트로브 신호(DQS)에 응답하여 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 그리고 호스트 장치(2100)에 의한 쓰기 트레이닝 동작시, 복수의 메모리 장치들(2210~2240, 2260~2290)에는 제 2 전원 전압(VDD2)이 모드에 따라 가변되어 제공될 수 있다.
SPD(2250)는 부팅시에 호스트(2100)로 제공되는 SPD 정보를 저장한다. 일반적으로 SPD 정보는 메모리 모듈(2200)의 사이즈, 용량, 구동 속도, 구동 전압, 칩들의 배열 정보, 모듈 ID 등을 포함한다.
상술한 구성의 메모리 시스템(2000)에 따르면, 메모리 모듈(2200)에서의 제 2 전원 전압(VDD2)의 변동에 따른 데이터 스트로브 신호(DQS)의 지연(DQS_DL)이 보상될 수 있다. 따라서, 메모리 모듈(2200)의 실제 측정치에 기반한 데이터 스트로브 신호(DQS)의 지연(DQS_DL)이 보상될 수 있어 높은 신뢰성이 보장될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 10을 참조하면, 메모리 시스템(3000)은 호스트(3100)와 비휘발성 메모리(3200)를 포함할 수 있다. 호스트(3100)와 비휘발성 메모리(3200) 사이에는 데이터 교환을 위한 데이터 스트로브 신호(DQS) 라인(3410)과 데이터 신호(DQx) 라인(3420)이 제공된다.
호스트(3100)는 제어 신호, 명령어, 어드레스, 데이터 신호(DQx), 데이터 스트로브 신호(DQS) 등을 비휘발성 메모리(3200)에 제공할 수 있다. 더불어, 호스트(3100)는 비휘발성 메모리(3200)의 구동을 위한 전원 전압(VDDn)을 제공할 수 있다. 여기서, 전원 전압(VDDn)은 레벨이 변경되는 경우에 데이터 스트로브 신호(DQS)의 지연을 야기할 수 있는 임의의 전원 전압일 수 있다.
호스트(3100)는 비휘발성 메모리(3200)에 대한 쓰기 트레이닝을 수행하여 전원 전압(VDDn)의 레벨 변동에 따른 데이터 스트로브 신호(DQS)의 지연을 검출할 수 있다. 그리고 검출된 지연의 크기를 참조하여 데이터 스트로브 신호(DQS)의 지연에 따른 영향을 보상하기 위한 데이터 신호(DQx)의 지연을 조정할 수 있다. 이러한 쓰기 트레이닝을 위해 호스트(3100)는 트레이닝 모듈(3150)을 포함할 수 있다.
트레이닝 모듈(3150)은 메모리 시스템(3000)의 부팅(Booting)이나 초기화와 같은 특정 상황에서 비휘발성 메모리(3200)의 데이터 트레이닝(DQ Training)을 수행할 수 있다. 쓰기 트레이닝을 통해서 트레이닝 모듈(3150)은 비휘발성 메모리(3200)와의 데이터 교환의 신뢰성을 높일 수 있다. 예를 들면, 트레이닝 모듈(3150)은 트레이닝 패턴(Training Pattern)을 다양한 조건에서 비휘발성 메모리(3200)에 기입하거나 독출하여 데이터 신호(DQ)의 눈 모양(Eye pattern)의 센터(Center)를 검출할 수 있다. 트레이닝 모듈(3150)은 검출된 데이터 신호(DQ)의 센터를 정렬하기 위하여 지연 고정 루프(DLL)이나 위상 고정 루프(PLL) 등의 오프셋 값(Offset value)을 조정할 것이다. 트레이닝 모듈(3150)이 수행하는 비휘발성 메모리(3200)에 대한 쓰기 트레이닝은 앞서 도 1 및 도 9에서 설명된 방식과 실질적으로 동일하다.
비휘발성 메모리(3200)는 호스트(3100)와 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 사용하여 데이터를 교환할 수 있다. 비휘발성 메모리(3200)는 하나의 칩으로 구성되는 메모리 장치 또는 복수의 메모리 장치들을 포함하는 패키지나 스토리지 장치로 제공될 수도 있을 것이다.
도 11은 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다. 도 11을 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(4000)는 이미지 처리부(4100), 무선 송수신부(4200), 오디오 처리부(4300), 디램(4400), 비휘발성 메모리 장치(4500), 사용자 인터페이스(4600), 그리고 컨트롤러(4700)를 포함한다.
이미지 처리부(4100)는 렌즈(4100), 이미지 센서(4120), 이미지 프로세서(4130), 그리고 디스플레이부(4140)를 포함한다. 무선 송수신부(4210)는 안테나(4210), 트랜시버(4220), 모뎀(4230)을 포함한다. 오디오 처리부(4300)는 오디오 프로세서(4310), 마이크(4320), 그리고 스피커(4330)를 포함한다.
여기서, 컨트롤러(4700)는 도 2의 시스템-온-칩(1100)과 동일한 구성들을 포함할 수 있다. 그리고 컨트롤러(4700)는 디램(4400)과의 데이터 교환을 위해 디램 컨트롤러(4750)를 포함할 수 있다. 디램 컨트롤러(4750)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 사용하여 디램(4400)과 통신할 수 있다. 컨트롤러(4700)는 본 발명의 쓰기 트레이닝을 통해서 전원 전압의 레벨 변화에 의한 데이터 스트로브 신호(DQS)의 지연을 검출할 수 있다. 컨트롤러(4700)는 전원 전압의 변동에 의한 데이터 스트로브 신호(DQS)의 지연을 보상하기 위한 데이터 신호(DQ)의 지연을 조정할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 전원 전압과 데이터 스트로브 신호 및 데이터 신호를 수신하는 메모리 장치; 그리고
    상기 메모리 장치와 데이터 스트로브 신호 및 데이터 신호를 사용하여 데이터를 교환하는 시스템-온-칩을 포함하되,
    상기 시스템-온-칩은 상기 전원 전압의 변동에 따라 상기 데이터 스트로브 신호가 지연되는 크기를 측정하기 위한 쓰기 트레이닝을 수행하고, 상기 쓰기 트레이닝의 결과를 사용하여 상기 데이터 신호의 지연을 조정하는 전자 장치.
  2. 제 1 항에 있어서,
    상기 쓰기 트레이닝은:
    제 1 레벨의 상기 전원 전압이 상기 메모리 장치에 공급되는 동안 상기 데이터 스트로브 신호와 상기 데이터 신호를 정렬하는 제 1 트레이닝 모드; 그리고
    상기 제 1 레벨보다 낮은 제 2 레벨의 상기 전원 전압이 상기 메모리 장치에 공급되는 동안 상기 데이터 스트로브 신호와 상기 데이터 신호를 정렬하는 제 2 트레이닝 모드를 포함하는 전자 장치.
  3. 제 2 항에 있어서,
    상기 시스템-온-칩은 상기 제 1 트레이닝 모드의 결과로부터 제공되는 상기 데이터 신호의 제 1 지연 값과 상기 제 2 트레이닝 모드의 결과로부터 제공되는 상기 데이터 신호의 제 2 지연 값을 차감하여 상기 전원 전압의 변동에 따른 상기 데이터 스트로브 신호의 지연을 검출하는 전자 장치.
  4. 제 3 항에 있어서,
    상기 시스템-온-칩은 상기 데이터 스트로브 신호의 지연을 사용하여 상기 데이터 신호의 셋업 마진을 조정하는 전자 장치.
  5. 제 2 항에 있어서,
    상기 전원 전압은 LPDDR(Low Power Double Data Rate) 표준에서 정의된 ‘VDD2’ 전압인 것을 특징으로 하는 전자 장치.
  6. 제 5 항에 있어서,
    상기 제 1 레벨과 상기 제 2 레벨의 차이는 상기 LPDDR(Low Power Double Data Rate) 표준의 ‘tDQS2DQ_volt‘에 대응하는 전자 장치.
  7. 제 1 항에 있어서,
    상기 시스템-온-칩의 제어에 따라 상기 전원 전압의 레벨을 가변하여 출력하는 전력 관리 집적 회로(PMIC)를 더 포함하는 전자 장치.
  8. 제 1 항에 있어서,
    상기 시스템-온-칩은 상기 쓰기 트레이닝을 부팅 동작시 수행되는 소프트웨어 트레이닝 방식으로 수행하는 트레이닝 모듈을 포함하는 전자 장치.
  9. 시스템-온-칩과 메모리 장치를 갖는 전자 장치의 트레이닝 방법에 있어서:
    상기 메모리 장치에 제공되는 전원 전압을 제 1 레벨로 설정하는 단계;
    상기 제 1 레벨의 상기 전원 전압이 상기 메모리 장치에 공급되는 조건에서 상기 메모리 장치의 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 정렬하는 제 1 트레이닝 모드를 수행하는 단계;
    상기 전원 전압을 상기 제 1 레벨보다 특정 레벨만큼 낮은 제 2 레벨로 설정하는 단계;
    상기 제 2 레벨의 상기 전원 전압이 상기 메모리 장치에 공급되는 조건에서 상기 데이터 신호(DQ)와 상기 데이터 스트로브 신호(DQS)를 정렬하는 제 2 트레이닝 모드를 수행하는 단계; 그리고
    상기 제 1 트레이닝 모드와 상기 제 2 트레이닝 모드 각각의 결과를 사용하여 상기 전원 전압의 변동에 따른 상기 데이터 스트로브 신호(DQS)의 지연을 계산하는 단계를 포함하는 트레이닝 방법.
  10. 제 9 항에 있어서,
    상기 전원 전압은 LPDDR(Low Power Double Data Rate) 표준에서 정의된 ‘VDD2’ 전압에 대응하는 트레이닝 방법.
  11. 제 10 항에 있어서,
    상기 특정 레벨은 상기 LPDDR(Low Power Double Data Rate) 표준의 ‘tDQS2DQ_volt‘에 대응하는 트레이닝 방법.
  12. 제 9 항에 있어서,
    상기 데이터 스트로브 신호(DQS)의 지연을 계산하는 단계는:
    상기 제 1 트레이닝 모드의 실행에 의해서 결정되는 상기 데이터 신호(DQ)의 제 1 지연값과, 상기 제 2 트레이닝 모드의 실행에 의해서 결정되는 상기 데이터 신호(DQ)의 제 2 지연값의 차이를 계산하는 단계; 그리고
    상기 계산된 차이를 상기 데이터 스트로브 신호(DQS)의 지연으로 결정하는 단계를 포함하는 트레이닝 방법.
  13. 제 9 항에 있어서,
    상기 데이터 스트로브 신호(DQS)의 지연을 참조하여 상기 데이터 신호(DQ)의 셋업 마진을 소정의 스텝만큼 축소시키는 단계를 더 포함하는 트레이닝 방법.
  14. 제 13 항에 있어서,
    상기 소정의 스텝은 데이터 스트로브 신호(DQS)의 지연보다 짧은 트레이닝 방법.
  15. 전원 전압을 사용하여 구동되는 메모리 장치;
    데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 전달하여 상기 메모리 장치에 접근하는 호스트; 그리고
    상기 호스트의 제어에 따라 상기 메모리 장치에 상기 전원 전압을 공급하는 전력 관리 집적 회로(PMIC)를 포함하되,
    상기 호스트는 상기 메모리 장치 내에서 상기 전원 전압의 변동에 따른 상기 데이터 스트로브 신호(DQS)의 지연을 측정하기 위한 소프트웨어 트레이닝을 수행하는 전자 장치.
  16. 제 15 항에 있어서,
    상기 메모리 장치는 데이터를 저장하는 저장 매체와 상기 저장 매체를 제어하는 주변 회로를 포함하고, 상기 전원 전압은 상기 주변 회로를 구동하기 위한 전원으로 제공되는 전자 장치.
  17. 제 15 항에 있어서,
    상기 호스트는 상기 데이터 스트로브 신호(DQS)의 상기 지연을 측정하기 위해 상기 전원 전압이 제 1 레벨로 제공되는 조건과 상기 전원 전압이 제 2 레벨로 제공되는 조건 각각에서 상기 데이터 신호(DQ)와 상기 데이터 스트로브 신호(DQS)의 정렬을 위한 쓰기 트레이닝을 수행하는 전자 장치.
  18. 제 17 항에 있어서,
    상기 호스트는 상기 쓰기 트레이닝을 통해서 획득되는 상기 데이터 신호(DQ)의 눈 모양의 지연 차이를 계산하고, 상기 계산된 값을 상기 데이터 스트로브 신호(DQS)의 지연으로 할당하는 전자 장치.
  19. 제 18 항에 있어서,
    상기 호스트는 상기 데이터 스트로브 신호(DQS)의 지연을 사용하여 상기 데이터 신호(DQ)의 셋업 마진을 조정하는 전자 장치.
  20. 제 15 항에 있어서,
    상기 메모리 장치는 LPDDR(Low Power Double Data Rate) 표준에 따라 상기 호스트와 연결되는 디램(DRAM)을 포함하는 전자 장치.
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