DE102020124101A1

DE102020124101A1 - Elektronische vorrichtung mit einer speichervorrichtung und trainingsverfahren

Info

Publication number: DE102020124101A1
Application number: DE102020124101.1A
Authority: DE
Inventors: Kyumin PARK
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2020-02-04
Filing date: 2020-09-16
Publication date: 2021-08-05
Also published as: US20220093157A1; US11646074B2

Abstract

Eine elektronische Vorrichtung enthält eine Speichervorrichtung, die eine Leistungsversorgungsspannung, ein Daten-Strobe-Signal und ein Datensignal empfängt, und ein Ein-Chip-System (SoC), das unter Verwendung des Daten-Strobe-Signals und des Datensignals Daten mit der Speichervorrichtung austauscht. Das Ein-Chip-System führt ein Schreibtraining durch, das die Größe einer Verzögerung des Daten-Strobe-Signals aufgrund von Schwankungen im Pegel der Leistungsversorgungsspannung misst und eine Verzögerung des Datensignals unter Verwendung eines Ergebnisses des Schreibtrainings einstellt.

Description

QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung beansprucht die Priorität gemäß 35 U.S.C. § 119 zur koreanischen Patentanmeldung Nr. 10-2020-0012949 , die am4. Februar 2020 beim koreanischen Amt für geistiges Eigentum eingereicht wurde und deren Gegenstand hiermit durch Verweis hierin aufgenommen ist.
HINTERGRUND
Ausführungsformen des erfinderischen Konzepts beziehen sich im Allgemeinen auf Halbleitervorrichtungen. Ausführungsformen des erfinderischen Konzepts beziehen sich insbesondere auf elektronische Vorrichtungen, die in der Lage sind, ein Software-Training einer Speichervorrichtung und verwandte Trainingsverfahren durchzuführen.
Die Nutzung mobiler Vorrichtungen, wie z. B. Smartphones, Tablet-PCs, Digitalkameras, MP3-Player, persönlicher digitaler Assistenten und am Körper tragbarer Technologie, nimmt rasch zu. Ein Anwendungsprozessor kann in vielen mobilen Vorrichtungen als ansteuernder Prozessorkern verwendet werden. Flüchtige Speichervorrichtungen, wie etwa ein dynamischer Direkt-Zugriffsspeicher (DRAM=Dynamic Random Access Memory), können als Hauptspeicher und/oder als Arbeitsspeicher in Verbindung mit einem Anwendungsprozessor einschließlich verschiedener geistiger Eigentümer (IPs=In-tellectual Properties) verwendet werden. Die Nachfrage nach Hochleistungs-, Hochkapazitätsspeichern, die mit schnelleren Betriebsfrequenzen laufen und eine erweiterte Datenspeicherkapazität als Arbeitsspeicher bieten, nimmt ebenfalls zu.
Eine Erhöhung der Betriebsgeschwindigkeit macht es oft schwierig, eine akzeptable Datenintegrität für Daten zu gewährleisten, die zwischen einem Anwendungsprozessor und einem Arbeitsspeicher (z. B. DRAM) ausgetauscht werden. Insbesondere im Falle einer Hochgeschwindigkeits-Speichervorrichtung, kann es vorkommen, dass, obwohl Hochgeschwindigkeits-Speichervorrichtungen derselben Produktkategorie angehören, ein mit einem Datensignal DQ und/oder einem Daten-Strobe-Signal DQS verbundener Synchronisationsparameter nicht einheitlich ist. Darüber hinaus kann die Verzögerung des Daten-Strobe-Signals DQS je nach Zustand der an die Speichervorrichtung zugeführten Leistungsversorgungsspannung schwanken, was die Bemühungen um die Sicherung der Datenintegrität weiter erschwert.
ZUSAMMENFASSUNG
Ausführungsformen des erfinderischen Konzepts stellen eine elektronische Vorrichtung, ein Computersystem und/oder ein Trainingsverfahren zur Verfügung, das in der Lage ist, die Verzögerung eines Daten-Strobe-Signals DQS aufgrund der Schwankungen einer Leistungsversorgungsspannung durch Training einer Speichervorrichtung auszugleichen.
Nach Ausführungsformen des erfinderischen Konzepts enthält eine elektronische Vorrichtung ein Ein-Chip-System (SoC = System-on-Chip), das ein Daten-Strobe-Signal und ein Datensignal erzeugt, und eine Speichervorrichtung, die eine Leistungsversorgungsspannung empfängt und als Reaktion auf das Daten-Strobe-Signal und das Datensignal Daten mit dem SoC austauscht, wobei das SoC ein Schreibtraining durchführt, das eine Größe einer Verzögerung des Daten-Strobe-Signals aufgrund einer Schwankung in einem Pegel der Leistungsversorgungsspannung misst, und das eine Verzögerung des Datensignals unter Verwendung eines Ergebnisses des Schreibtrainings einstellt.
Nach Ausführungsform des erfinderischen Konzepts enthält ein Trainingsverfahren für eine elektronische Vorrichtung, die ein Ein-Chip-System (SoC) und eine Speichervorrichtung enthält; Zuführen eines Datensignals und eines Daten-Strobe-Signals vom SoC zur Speichervorrichtung; Einstellen eines Pegels einer an die Speichervorrichtung zugeführten Leistungsversorgungsspannung auf einen normalen Pegel, um eine normale Leistungsversorgungsspannung zu erzeugen; Durchführen eines ersten Trainingsmodus zum Abgleich des Datensignals mit dem Daten-Strobe-Signal unter der Bedingung, dass die normale Leistungsversorgungsspannung an die Speichervorrichtung angelegt wird; Einstellen des Pegels der Leistungsversorgungsspannung auf einen abgefallenen Pegel, der niedriger als der normale Pegel ist, um eine abgefallene Leistungsversorgungsspannung zu erzeugen; Durchführen eines zweiten Trainingsmodus zum Abgleich des Datensignals und des Daten-Strobe-Signals unter der Bedingung, dass die abgefallene Leistungsversorgungsspannung an die Speichervorrichtung angelegt wird; und Berechnen einer Verzögerung für das Daten-Strobe-Signal aufgrund von Schwankungen im Pegel der Leistungsversorgungsspannung unter Verwendung eines Ergebnisses des ersten Trainingsmodus und eines Ergebnisses des zweiten Trainingsmodus.
Nach Ausführungsformen des erfinderischen Konzepts enthält eine elektronische Vorrichtung: eine Speichervorrichtung, die als Reaktion auf eine Leistungsversorgungsspannung betrieben wird; einen Host, der eingerichtet ist, um ein Datensignal und ein Daten-Strobe-Signal an die Speichervorrichtung zu übertragen; und eine integrierte Leistungsverwaltungsschaltung (PMIC=Power Management Integrated Circuit), die eingerichtet ist, um die Leistungsversorgungsspannung für die Speichervorrichtung unter der Steuerung des Hosts bereitzustellen, wobei der Host ein Software-Training durchführt, das eine Verzögerung des Daten-Strobe-Signals aufgrund von Schwankungen im Pegel der Leistungsversorgungsspannung innerhalb der Speichervorrichtung misst.
Nach Ausführungsformen des erfinderischen Konzepts enthält ein elektronisches System; ein Ein-Chip-System (SoC), das ein Trainingsmodul enthält und eingerichtet ist, um ein Daten-Strobe-Signal und ein Datensignal zu erzeugen, eine integrierte Leistungsverwaltungsschaltung (PMIC=Power Management Integrated Circuit), die unter Steuerung des SoC eine zweite Leistungsversorgungsspannung VDD2 erzeugt, und einen dynamischen Direkt-Zugriffsspeicher (DRAM), der eingerichtet ist, um entsprechend einem LPDDR-Standard (LPDDR=Low Power Double Data Rate) zu arbeiten und die zweite Leistungsversorgungsspannung vom PMIC zu erhalten, und Daten mit dem SoC als Reaktion auf das Daten-Strobe-Signal und das Datensignal auszutauschen, wobei das SoC ferner eingerichtet ist, um in dem Trainingsmodul gespeicherten Code auszuführen, um ein Schreibtraining des DRAM durch Messen einer Größe einer Verzögerung des Daten-Strobe-Signals aufgrund einer Schwankung eines Pegels der zweiten Leistungsversorgungsspannung und durch Einstellen einer Verzögerung des Datensignals als Reaktion auf ein Ergebnis des Schreibtrainings durchzuführen.
Figurenliste
Die vorstehenden und andere Gegenstände und Merkmale des erfinderischen Konzepts werden deutlicher, wenn man die folgende Detailbeschreibung zusammen mit den beigefügten Zeichnungen betrachtet, in denen:

1 ein Blockdiagramm ist, das eine elektronische Vorrichtung nach Ausführungsformen des erfinderischen Konzepts veranschaulicht;
2 ein Blockdiagramm ist, das in einem Beispiel das Ein-Chip-System 1100 aus 1 weiter veranschaulicht;
3 ein Blockdiagramm ist, das in einem Beispiel teilweise eine Konfiguration für das DRAM 1200 aus 1 veranschaulicht.
4 Blockdiagramm ist, das in einem Beispiel die integrierte Leistungsverwaltungsschaltung (PMIC=Power Management Integrated Circuit) 1300 von 1 veranschaulicht;
5A und 5B Timing-Diagramme sind, die bestimmte Signal-Timing-Beziehungen zwischen einer zweiten Leistungsversorgungsspannung und einem Daten-Strobe-Signal im DRAM der 1 und 3 veranschaulichen;
6 ein Timing-Diagramm ist, das ein Schreibtrainingsverfahren nach Ausführungsformen des erfinderischen Konzepts veranschaulicht;
7 ein Timing-Diagramm ist, das ein Verfahren zur Anpassung einer Verzögerung eines Datensignals unter Verwendung des Schreibtrainingsverfahrens nach Ausführungsformen des erfinderischen Konzepts veranschaulicht;
8 ein Ablaufdiagramm ist, das in einem Beispiel ein Schreibtrainingsverfahren nach Ausführungsformen des erfinderischen Konzepts zusammenfasst;
9 und 10 jeweils Blockdiagramme sind, die verschiedene Speichersysteme nach Ausführungsformen des erfinderischen Konzepts veranschaulichen; und
11 ein Blockdiagramm ist, das eine am Körper tragbare Endvorrichtung nach Ausführungsformen des erfinderischen Konzepts veranschaulicht.

DETAILLIERTE BESCHREIBUNG
Es sollte verstanden werden, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung als Beispiele für die Herstellung und Benutzung der in den folgenden Ansprüchen zitierten Erfindung dienen. In der gesamten schriftlichen Beschreibung und den Zeichnungen werden gleiche Referenznummern und Etiketten verwendet, um gleiche oder ähnliche Elemente und/oder Merkmale zu bezeichnen, die mit bestimmten Ausführungsformen des erfinderischen Konzepts verbunden sind.
Die veranschaulichten Ausführungsformen des nachfolgend beschriebenen erfinderischen Konzepts gehen von der Verwendung eines DRAMs als Arbeitsspeicher aus. Der Fachmann wird jedoch erkennen, dass der Anwendungsbereich des erfinderischen Konzepts nicht darauf beschränkt ist. Beispielsweise können andere Ausführungsformen des erfinderischen Konzepts einen Phasenwechsel-Direkt-Zugriffsspeicher (RAM) (PRAM), ein magnetoresistives RAM (MRAM), ein resistives RAM (ReRAM), ein ferroelektrisches RAM (FRAM), einen NOR-Flash-Speicher usw. als Arbeitsspeicher verwenden. In diesem Zusammenhang kann der Arbeitsspeicher (z. B.) ein Speicher sein, der zur Speicherung von Befehlen und/oder Daten verwendet wird, die von einer konstituierenden elektronischen Vorrichtung gesteuert und/oder verarbeitet werden. Wie in der Spezifikation verwendet, bezeichnet der Begriff „Training“ eine Operation, die in der Lage ist, nach einer Latenz oder einem Signalpegel eines Speicherkanals zu suchen, der optimale (z. B. beste verfügbare) Zuverlässigkeit bietet.
Es sollte ferner verstanden werden, dass das erfinderische Konzept durch Ausführungsformen umgesetzt oder angewendet werden kann, die über die hier dargestellten und/oder beschriebenen hinausgehen. In verschiedenen Aspekten kann die detaillierte Beschreibung je nach Ausführungs- und/oder Anwendungsdetails geändert oder modifiziert werden, ohne vom Umfang der folgenden Ansprüche abzuweichen. Bestimmte Ausführungsformen des erfinderischen Konzepts werden nun unter Bezugnahme auf die beigefügten Zeichnungen in einigen zusätzlichen Einzelheiten beschrieben.
Figur (Fig.) 1 ist ein Blockdiagramm, das eine elektronische Vorrichtung nach Ausführungsformen des erfinderischen Konzepts veranschaulicht. Unter Bezugnahme auf 1 kann eine elektronische Vorrichtung 1000 im Allgemeinen ein Ein-Chip-System (SoC) 1100, ein DRAM 1200 und eine integrierte Leistungsverwaltungsschaltung (PMIC=Power Management Integrated Circuit) 1300 enthalten. Eine Daten-Strobe-Leitung 1410 und eine oder mehrere Datenleitungen 1420 können zum Datenaustausch zwischen dem SoC 1100 und dem DRAM 1200 verwendet werden.
Das SoC 1100 kann verwendet werden, um die Ausführung verschiedener Anwendungen und/oder Operationen als Reaktion auf Anfragen zu steuern, die von einer Host-Vorrichtung und/oder einem Benutzer eingehen. Zur Ausführung einer Anwendung kann das SoC 1100 Anweisungen und/oder mit der Anwendung verbundene Daten in das DRAM 1200 laden. Das SoC 1100 kann auch zur Steuerung eines Betriebssystems OS verwendet werden, das in der Lage ist, verschiedene Befehle, Anwendungen und/oder Funktionen in Verbindung mit der Ausführung der Anwendung zu definieren und/oder auszuführen. Zu diesem Zweck kann das SoC 1100 Daten in das DRAM 1200 „schreiben“ und/oder im DRAM 1200 gespeicherte Daten „lesen“.
Das SoC 1100 kann einen DRAM-Controller (siehe z. B. 2) enthalten, der in der Lage ist, den Gesamtbetrieb des DRAM 1200 zu steuern. Beispielsweise kann der DRAM-Controller dem DRAM 1200 (ein) Steuersignal(e), (einen) Befehl(e), (eine) Adresse(n) und/oder (ein) Datensignal(e) DQ zuführen. Dabei kann das/die vom DRAM-Controller vorgesehene(n) Steuersignal(e) ein Daten-Strobe-Signal DQS enthalten.
Das SoC 1100 kann auch ein Trainingsmodul 1190 enthalten, das in der Lage ist, ein oder mehrere Datensignal(e) DQ mit dem Daten-Strobe-Signal DQS auszurichten bzw. abzugleichen. In diesem Zusammenhang kann das Trainingsmodul 1190 während (oder als Reaktion auf) bestimmte spezifische Situationen der elektronischen Vorrichtung 1000, wie z. B. Einschalten, Systemstart und/oder Initialisieren, ein Datentraining (oder „DQ-Training“) in Bezug auf das DRAM 1200 durchführen. Dabei kann der Betrieb des Trainingsmoduls 1190 (z. B. Ausführen eines „DQ-Trainings“) die Zuverlässigkeit des Datenaustauschs zwischen dem SoC 110 und dem DRAM 1200 verbessern. Beispielsweise kann das Trainingsmodul 1190 unter Bedingungen, die das Erfassen des Zentrums eines Augenmusters für das Datensignal DQ ermöglichen, ein Trainingsmuster in das DRAM 1200 schreiben und/oder ein Trainingsmuster aus dem DRAM 1200 lesen. Um das erfasste Zentrum des Datensignals DQ auszurichten bzw. abzugleichen, kann das Trainingsmodul 1190 einen Offset-Wert für eine Verzögerungsregelschleife DLL einstellen.
Das heißt, während eines Schreibtrainings kann das Trainingsmodul 1190 ein „Schreibtraining“ durchführen, das eine Verzögerung des Daten-Strobe-Signals DQS ausgleicht, die als Reaktion auf eine Schwankung des Pegels einer Leistungsversorgungsspannung VDD2 auftreten kann. Zu diesem Zweck kann das Trainingsmodul 1190 während des Schreibtrainings den PMIC 1300 steuern, der die Leistungsversorgungsspannung VDD2 dem DRAM 1200 zuführt. Während des Schreibtrainings kann das Trainingsmodul 1190 eine Verzögerung im Daten-Strobe-Signal DQS erfassen, die auftreten kann, wenn der Pegel einer Leistungsversorgungsspannung VDD2 unter einen normalen (z. B. spezifizierten) Pegel fällt. Auf diese Weise kann das Trainingsmodul 1190 einen Einstellspielraum des Datensignals DQ einstellen, um die erfasste Verzögerung im Daten-Strobe-Signal DQS zu kompensieren.
Das DRAM 1200 kann als Hauptspeicher für die elektronische Vorrichtung 1000 dienen. Dementsprechend können das Betriebssystem und/oder die Anwendungsprogramme während einer Boot-Operation für die elektronische Vorrichtung 1000 in das DRAM 1200 geladen werden. Wenn beispielsweise das SoC 1100 hochgefahren wird, kann ein gespeichertes Betriebssystem (OS)-Image während einer vorgeschriebenen Boot-Sequenz in das DRAM 1200 geladen werden. Die gesamten Ein-/Ausgabe-Operationen (E/A-Operationen) des SoC 1100 können vom Betriebssystem OS unterstützt werden. Ebenso können ein oder mehrere Anwendungsprogramme (z. B. eine vom Benutzer ausgewählte Anwendung) oder eine mit einem Basisdienst verbundene Anwendung während des Hochfahrens in das DRAM 1200 geladen werden.
Alternativ oder zusätzlich kann das DRAM 1200 als Pufferspeicher verwendet werden, der von einem Bildsensor, z. B. einer Kamera, zugeführte Bilddaten speichert.
In bestimmten Ausführungsformen kann das DRAM 1200 den Bytezugriff unterstützen. Alternativ kann das DRAM 1200 durch eine nichtflüchtige Speichervorrichtung ersetzt werden, die eine Überschreibfunktion unterstützt (z. B. ein nichtflüchtiger RAM-Speicher wie ein PRAM-, ein MRAM-, ein ReRAM-, ein FRAM- oder ein NOR-Flash-Speicher). Während des Betriebs der elektronischen Vorrichtung 1000 können das Betriebssystem OS, ein Anwendungsprogramm und/oder zugehörige Daten im DRAM 1200 aktualisiert werden. Das DRAM 1200 kann als Multi-Chip-Paket oder als Modul, das mehrere gestapelte Chips enthält, vorgesehen werden.
Das DRAM 1200 erhält mindestens eine extern vorgesehene Leistungsversorgungsspannung. In einem veranschaulichenden Fall, in dem das DRAM 1200 entsprechend einem LPDDR-Standard (LPDDR=Low Power, Double Data Rate) arbeitet, kann das DRAM 1200 die Leistungsversorgungsspannungen VDD1, VDD2 und VDDQ vom PMIC 1300 erhalten. In dieser Hinsicht können dem DRAM 1200 verschiedene Leistungsversorgungsspannungen (z. B. solche, die üblicherweise mit dem Betrieb eines Zellkerns und/oder dem Betrieb einer oder mehrerer peripherer Schaltungen verbunden sind) zugeführt werden. So kann eine erste Leistungsversorgungsspannung VDD1 zur Ansteuerung des Zellkerns, eine zweite Leistungsversorgungsspannung VDD2 zur Leistungsversorgung mindestens einer Peripherieschaltung und eine dritte Leistungsversorgungsspannung VDDQ zur Leistungsversorgung einer E/A-Schaltung im DRAM 1200 verwendet werden.
Unter der Steuerung des SoC 1100 kann der PMIC 1300 verwendet werden, um die Leistungsversorgungsspannung(en) zu erzeugen und die Leistungsversorgungsspannung(en) dem DRAM 1200 zuzuführen. Der PMIC 1300 kann auf verschiedene Weise implementiert werden. Zum Beispiel kann der PMIC 1300 einen DC/DC-Wandler oder einen Spannungsregler enthalten.
In bestimmten Ausführungsformen kann der PMIC 1300 verwendet werden, um einen Ausgangspegel der zweiten Leistungsversorgungsspannung VDD2 während des Schreibtrainings zu variieren. Zum Beispiel kann der PMIC 1300 die zweite Leistungsversorgungsspannung VDD2 mit einem 1,1-V-Pegel während eines ersten Trainingsmodus und mit einem 1,05-V-Pegel während eines zweiten Trainingsmodus zu erzeugen.
Die Daten-Strobe-Leitung 1410 und die Datenleitung(en) 1420 bieten Übertragungswege für Daten oder Signale zwischen dem SoC 1100 und dem DRAM 1200.
Nach einer möglichen Konfiguration für die elektronische Vorrichtung 1000 kann das SoC 1100 also während des Schreibtrainings für das DRAM 1200 den Pegel der zweiten Leistungsversorgungsspannung VDD2 variieren. Das SoC 1100 kann die Verzögerung im Daten-Strobe-Signal DQS messen, die auftritt, wenn der Pegel der zweiten Leistungsversorgungsspannung VDD2 variiert wird (z. B. abnimmt). Das SoC 1100 kann auch einen Einstellspielraum für das Datensignal DQ einstellen, um die gemessene Verzögerung im Daten-Strobe-Signal DQS auszugleichen. Infolgedessen können Probleme der Hochgeschwindigkeits-Datenzuverlässigkeit, die mit der Schwankung der zweiten Leistungsversorgungsspannung VDD2 verbunden sind, im DRAM 1200 durch den Einsatz von Schreibtraining minimiert werden.
2 ist ein Blockdiagramm, das in einem Beispiel das SoC 1100 aus 1 weiter veranschaulicht. Unter Bezugnahme auf 2 ist das SoC 1100 mit dem DRAM 1200 und einer Speichervorrichtung 1500 verbunden. Obwohl in 2 nicht dargestellt, kann das SoC 1100 auch an eine Anzeigevorrichtung (z. B. eine Flüssigkristallanzeige oder ein Berührungsfeld) angeschlossen werden.
Das in 2 dargestellte SoC 1100 kann eine zentrale Verarbeitungseinheit (CPU) 1110, einen DRAM-Controller 1120, ein SRAM 1130, einen Benutzerschnittstellen (UI)-Controller 1140, eine Speicherschnittstelle 1150 und einen System-Zusammenschalter 1160 enthalten. Das SoC 1100 kann jedoch unterschiedlich eingerichtet sein und andere Komponenten enthalten (z. B. einen Hardware-CODEC zur Verarbeitung von Bilddaten, einen Sicherheitsblock usw.).
Die CPU 1110 führt Software aus (z. B. ein Anwendungsprogramm, ein Betriebssystem und/oder Vorrichtungstreiber). Das heißt, die CPU 1110 kann ein in das DRAM 1200 geladenes Betriebssystem OS und/oder verschiedene Anwendungsprogramme ausführen. In dieser Hinsicht kann die CPU 1110 auf das SRAM 1130 und/oder das DRAM 1200 geladenen Trainingscode abrufen und ausführen. Die CPU 1110 kann den DRAM-Controller 1120 so steuern, dass die Trainingsoperation für das DRAM 1200 (z. B. wie durch die Ausführung des Trainingscodes gefordert) durchgeführt werden kann. Bei der CPU 1110 kann es sich um einen homogenen Mehrkernprozessor oder einen heterogenen Mehrkernprozessor handeln.
Der DRAM-Controller 1120 kann als Schnittstelle zwischen dem DRAM 1200 und dem SoC 1100 dienen. Das heißt, der DRAM-Controller 1120 kann als Antwort auf die von der CPU 1110 oder einer anderen SoC-IP empfangene(n) Anforderung(en) auf das DRAM 1200 zugreifen. Beispielsweise kann der DRAM-Controller 1120 als Reaktion auf eine von der CPU 1110 empfangene Schreibanforderung Daten auf das DRAM 1200 schreiben. Alternativ kann der DRAM-Controller 1120 Daten aus dem DRAM 1200 lesen und die resultierenden Lesedaten an die CPU 1110 oder die Speicherschnittstelle 1150 übertragen.
Das SRAM 1130 kann als Arbeitsspeicher für die CPU 1110 dienen. In das SRAM 1130 kann ein Bootloader (z. B. ein Trainingscode, der zum Ausführen des Hochfahrens verwendet wird) und/oder ein Trainingscode (Code, der eine oder mehrere Trainingsoperation(en) definiert) geladen werden. Wenn das SoC das im Code enthaltene Trainingsmodul 1190 enthält, kann das Trainingsmodul 1190 in das SRAM 1130 geladen werden.
Der Ul-Controller 1140 kann zur Steuerung (z. B. Dekodierung von Daten, die von bestimmten E/A-Vorrichtungen, wie z. B. Tastatur, Maus und/oder Bildschirm, empfangen werden) verwendet werden. Beispielsweise kann der Ul-Controller 1140 die Anzeige einer Anzeige als Reaktion auf Dateneingaben über eine Tastatur unter Steuerung der CPU 1110 steuern. Alternativ kann der Ul-Controller 1140 die Darstellung von vom Benutzer angeforderten Daten auf der Anzeige steuern.
Die Speicherschnittstelle 1150 kann verwendet werden, um die Speichervorrichtung 1500 als Reaktion auf die von der CPU 1110 empfangene(n) Anforderung(en) zu steuern. Das heißt, die Speicherschnittstelle 1150 dient als Schnittstelle zwischen dem SoC 1100 und der Speichervorrichtung 1500. Beispielsweise können Daten, die von der CPU 1110 verarbeitet werden, über die Speicherschnittstelle 1150 in der Speichervorrichtung 1500 gespeichert werden, und Daten, die in der Speichervorrichtung 1500 gespeichert sind, können der CPU 1110 über die Speicherschnittstelle 1150 zugeführt werden. Parameter, die durch Trainingsoperation(en) bestimmt werden, die mit Ausführungsformen des erfinderischen Konzepts übereinstimmen, können über die Speicherschnittstelle 1150 in der Speichervorrichtung 1500 gespeichert werden.
Der System-Zusammenschalter 1160 ist ein Systembus, der ein On-Chip-Netzwerk innerhalb des SoC 1100 vorsehen kann. Der System-Zusammenschalter 1160 kann z. B. einen Datenbus, einen Adressbus und/oder einen Steuerbus enthalten. Der Datenbus ist ein Pfad, über den Daten übertragen werden können. Der Datenbus kann als Speicherzugriffspfad dienen, über den das DRAM 1200 und/oder die Speichervorrichtung 1500 auf Daten zugreifen können. Der Adressbus kann einen Adressaustauschpfad zwischen verschiedenen IPs vorsehen. Der Steuerbus kann einen Pfad vorsehen, über den Steuersignale zwischen IPs übertragen werden. Die Konfiguration des System-Zusammenschalters 1160 ist jedoch nicht auf die vorstehende Beschreibung beschränkt, und der System-Zusammenschalter 1160 kann ferner Entscheidungsvorrichtungen für eine effiziente Daten- und/oder Signalverwaltung enthalten.
Die Speichervorrichtung 1500 kann als Speichermedium für das SoC 1100 verwendet werden. Das heißt, das Speichermedium 1500 kann zur Speicherung von Anwendungsprogrammen, OS-Images (Betriebssystem-Images) sowie verschiedenen Arten von zugehörigen Daten verwendet werden. In dieser Hinsicht kann der Trainingscode, der zur Definition einer Trainingsoperation für das DRAM 1200 verwendet wird, auf dem Speichermedium 1500 gespeichert werden. Alternativ oder zusätzlich kann der Trainingscode auch in einem anderen nichtflüchtigen Speicher gespeichert werden.
Die Speichervorrichtung 1500 kann auch zur Speicherung verschiedener Betriebsparameter verwendet werden, die als Ergebnis eines oder mehrerer Trainingsoperationen für das DRAM 1200 erhalten wurden. Somit können Informationen hinsichtlich verschiedener Verzögerungen im Daten-Strobe-Signal DQS gespeichert werden, die aus verschiedene Abfällen des Pegels der zweiten Leistungsversorgungsspannung VDD2 resultieren - die durch die Ausführung einer oder mehrerer Trainingsoperationen in Bezug auf das DRAM 1200 - - erhalten wurden. Die Speichervorrichtung 1500 kann mit einer Speicherkarte (z. B. MMC, eMMC, SD und microSD) implementiert werden. Die Speichervorrichtung 1500 kann einen NAND-Flash-Speicher mit hoher Kapazität enthalten. Alternativ kann die Speichervorrichtung 1500 einen nichtflüchtigen Speicher der nächsten Generation enthalten, z. B. einen PRAM-, einen MRAM-, einen ReRAM- oder einen FRAM- oder einen NOR-Flash-Speicher. Als andere Ausführungsformen des erfinderischen Konzepts kann die Speichervorrichtung 1500 ein in das SoC 1100 eingebetteter Speicher sein.
In Übereinstimmung mit der vorstehenden Beschreibung kann das SoC 1100 verwendet werden, um den Pegel der zweiten Leistungsversorgungsspannung VDD2 während einer Trainingsoperation für das DRAM 1200 einzustellen. Darüber hinaus kann das SoC 1100 verwendet werden, um eine Verzögerung im Daten-Strobe-Signal DQS auszugleichen, die als Ergebnis einer Änderung der zweiten Leistungsversorgungsspannung VDD2 auftritt. Auf diese Weise kann die Datenintegrität verbessert werden.
3 ist ein Blockdiagramm, das in einem Beispiel teilweise eine Konfiguration für das DRAM 1200 der 1 und 2 veranschaulicht. Unter Bezugnahme auf 1, 2 und 3 kann das DRAM 1200 ein Zellen-Array 1210, einen Leseverstärker 1220, ein Daten-Latch 1230 und einen Taktpfad 1240 enthalten. Das DRAM 1200 kann jedoch zusätzliche Komponenten, wie z. B. einen Zeilendecoder, einen Spaltendecoder, eine Auffrischungsschaltung, einen Befehlsdecoder, ein Modusregister usw. enthalten.
Das Zellen-Array 1210 enthält Speicherzellen MC, die mit Wortleitungen WL und Bitleitungen BL verbunden und in Zeilen- und Spaltenrichtung angeordnet sind. Jede der Speicherzellen MC kann einen Zellenkondensator und einen Zugriffstransistor enthalten. In jeder Speicherzelle MC ist ein Gate des Zugriffstransistors mit einer der in Zeilenrichtung verlaufenden Wortleitungen WL verbunden. Ein erstes Ende des Zugriffstransistors ist mit einer in Spaltenrichtung verlaufenden Bitleitung BL oder einer komplementären Bitleitung BLB verbunden. Ein zweites Ende des Zugriffstransistors ist mit dem Zellenkondensator verbunden. Das Zellen-Array 1210 kann einem Speicherkern entsprechen und kann unter Verwendung der ersten Leistungsversorgungsspannung VDD1 angesteuert werden.
Der Leseverstärker 1220 kann verwendet werden, um Daten über eine ausgewählte Bitleitung in eine ausgewählte Speicherzelle zu schreiben, oder er kann verwendet werden, um zuvor geschriebene Daten über die ausgewählte Bitleitung zu lesen. Der Leseverstärker 1220 kann in einer Speicherzelle gespeicherte Daten über eine Bitleitung lesen und ausgeben. Außerdem kann der Leseverstärker 1220 zusätzliche Komponenten zum Speichern von Eingangsdaten in einer ausgewählten Speicherzelle enthalten. Der Leseverstärker 1220 kann Daten, die in einer Speicherzelle gespeichert sind, während einer Auffrischungsoperation überschreiben. Der Leseverstärker 1220 kann eine Auffrischungsoperation an ausgewählten Speicherzellen unter der Steuerung der Auffrischungssteuerlogik (nicht veranschaulicht) des erfinderischen Konzepts durchführen.
Das Daten-Latch 1230 kann die Latches LTCH 0 bis LTCH_n-1 enthalten, die jeweils die während des Schreibtrainings eingegebenen Datensignale DQ0 bis DQn-1 „verriegeln“. In diesem Fall verriegeln die Latch-Speicher LTCH_0 bis LTCH_n-1 die Datensignale DQ0 bis DQn-1, die über die Daten-Anschlussstellen P0 bis Pn-1 eingegeben werden, synchron mit einem Taktsignal CK, das vom Taktpfad 1240 zugeführt wird. Von den Latches LTCH_0 bis LTCH_n-1 aufgenommene Daten können dem Leseverstärker 1220 zugeführt werden, um in das Zellen-Array 1210 geschrieben zu werden. Dementsprechend kann die Zuverlässigkeit des DRAM 1200 in Übereinstimmung mit dem Schreibtraining des DRAM 1200 bestimmt werden, das das Timing des Taktsignals CK mit dem Eintreffen der Datensignale DQ0 bis DQn-1 an den Latches LTCH_0 bis LTCH_n-1 korrekt abgleicht bzw. ausrichtet.
Der Taktpfad 1240 kann zur Erzeugung des Taktsignals CK als Reaktion auf das Daten-Strobe-Signal DQS verwendet werden. Das Taktsignal CK verriegelt also die Datensignale DQ0 bis DQn-1, die über den Taktpfad 1240 zu den Latches LTCH_0 bis LTCH_n-1 übertragen werden. Das dem DRAM 1200 zugeführte Daten-Strobe-Signal DQS kann über eine Anschlussstelle Pn in den Taktpfad 1240 eingegeben werden. Der Taktpfad 1240 kann als Peripherieschaltung im DRAM 1200 vorgesehen werden. Dementsprechend kann der Taktpfad 1240 Elemente oder Schaltungen enthalten, die die zweite Leistungsversorgungsspannung VDD2 verwenden.
Dabei ist zu beachten, dass das Taktsignal CK mit der Schwankung des Pegels der zweiten Leistungsversorgungsspannung VDD2 korreliert ist. Eine Verzögerung des Taktsignals CK kann in Abhängigkeit von einer Pegeländerung der zweiten Leistungsversorgungsspannung VDD2 variieren. Dies bedeutet, dass die „Verzögerungszeit (Latch-Time)“ (d. h. der Zeitpunkt, zu dem die Datensignale DQ0 bis DQn-1 gespeichert werden) variabel ist. In einer Trainingsoperation nach Ausführungsformen des erfinderischen Konzepts kann die auf dem Taktpfad 1240 auftretende Verzögerung des Daten-Strobe-Signals DQS durch Abfallen des Pegels der zweiten Leistungsversorgungsspannung VDD2 gemessen werden. Die Datenintegrität kann durch Anpassung des Einstellspielraums der Datensignale DQ0 bis DQn-1 im Hinblick auf die gemessene Verzögerung des Daten-Strobe-Signals DQS verbessert werden.
In bestimmten Ausführungsformen misst das DRAM 1200 möglicherweise eine Verzögerung des Daten-Strobe-Signals DQS aufgrund von Schwankungen des Pegels der zweiten Leistungsversorgungsspannung VDD2 während des Schreibtrainings. Der Einstellspielraum für jedes der Datensignale DQ0 bis DQn-1 kann unter Verwendung der gemessenen Verzögerung des Daten-Strobe-Signals DQS eingestellt werden. Dementsprechend ist es möglich, die Verzögerung des Daten-Strobe-Signals DQS aufgrund von Schwankungen des Pegels der zweiten Leistungsversorgungsspannung VDD2, die im DRAM 1200 auftreten, auszugleichen.
4 ist ein Blockdiagramm, das in einem Beispiel die integrierte Leistungsverwaltungsschaltung (PMIC=Power Management Integrated Circuit) 1300 von 1 weiter veranschaulicht. Unter Bezugnahme auf 4 kann der PMIC 1300 eine Steuerlogikschaltung 1310 und die Regler 1330 und 1350 enthalten.
Die Steuerlogikschaltung 1310 kann verwendet werden, um die Regler 1330 und 1350 unter der Steuerung des SoC 1100 während eines Trainingsbetriebs zu steuern. Insbesondere in einem ersten Trainingsmodus WT1 kann die Steuerlogikschaltung 1310 es dem ersten Regler 1330 erlauben, die erste Leistungsversorgungsspannung VDD1 zu erzeugen, und dem zweiten Regler 1350 erlauben, eine „normale zweite Leistungsversorgungsspannung“ zu erzeugen (z.B. eine Version der zweiten Leistungsversorgungsspannung mit ihrem nominalen, spezifizierten (oder normalen) Pegel (z. B. VDD2). In einem zweiten Trainingsmodus WT2 kann die Steuerlogikschaltung 1310 dem zweiten Regler 1350 erlauben, eine „abgefallene zweite Leistungsversorgungsspannung“ zu erzeugen (z. B. eine Version der zweiten Leistungsversorgungsspannung, die einen Pegel aufweist, der um einen spezifizierten (oder festen) Spannungsabfall (z. B. VDD2 - ΔVd) unter dem normalen Pegel liegt.
Der Pegel der ersten Leistungsversorgungsspannung VDD1, die vom ersten Regler 1330 während des zweiten Trainingsmodus WT2 erzeugt wird, kann gleich dem normalen Pegel der ersten Leistungsversorgungsspannung VDD1 sein, die der erste Regler 1330 während des ersten Trainingsmodus WT1 erzeugt.
Der erste Regler 1330 erzeugt die erste Leistungsversorgungsspannung VDD1, die im Speicherkern des DRAM 1200 verwendet wird. Das heißt, der erste Regler 1330 kann die erste Leistungsversorgungsspannung VDD1 mit einem normalen Spannungspegel zur Ansteuerung des Zellen-Arrays 1210 von 3 erzeugen. In bestimmten Ausführungsformen kann der erste Regler 1330 mindestens einen Schaltregler enthalten, wobei der Schaltregler in Form eines Aufwärtswandlers, eines Abwärts/Aufwärtswandlers, eines Abwärtswandlers oder einer Kombination davon vorgesehen werden kann.
Der zweite Regler 1350 erzeugt die zweite Leistungsversorgungsspannung VDD2, die in der/den Peripherieschaltung(en) des DRAM 1200 verwendet wird. Der zweite Regler 1350 kann mindestens einen LDO-Regler (LDO=Low Drop-Out) enthalten. Der LDO-Regler kann in Form eines Linearreglers zugeführt werden, der in der Lage ist, die Größe des Spannungsabfalls als Reaktion auf den Pegel einer Ausgangsspannung zu steuern. Die jeweiligen Konfigurationen des ersten Reglers 1330 und des zweiten Reglers 1350 sind jedoch nicht auf die vorstehenden Beispiele beschränkt. Zum Beispiel kann der erste Regler 1330 oder der zweite Regler 1350 in einem Schaltungsschema oder in beliebigen Schemata von LDO-Schemata oder in einer Kombination davon implementiert werden.
Im ersten Trainingsmodus WT1 erzeugt der zweite Regler 1350 die normale zweite Leistungsversorgungsspannung VDD2. Im Gegensatz dazu erzeugt im zweiten Trainingsmodus WT2 der zweite Regler 1350 unter der Steuerung der Steuerlogikschaltung 1310 die abgefallene zweite Leistungsversorgungsspannung VDD2 - ΔVd.
Daher kann der PMIC 1300 nach Ausführungsform des erfinderischen Konzepts den zweiten Trainingsmodus WT2 unterstützen, der zur Kompensation einer Verzögerung des Daten-Strobe-Signals DQS aufgrund von Schwankungen im Pegel der zweiten Leistungsversorgungsspannung VDD2 verwendet wird. Das heißt, im zweiten Trainingsmodus WT2 kann der PMIC 1300 unter der Steuerung des SoC 1100 die abgefallene zweite Leistungsversorgungsspannung erzeugen und die abgefallene zweite Leistungsversorgungsspannung VDD2 dem DRAM 1200 zuführen.
5A und 5B sind Timing-Diagramme, die bestimmte Timing-Beziehungen veranschaulichen, die mit Schwankungen des Pegels der zweiten Leistungsversorgungsspannung VDD2 und einer Verzögerung des Daten-Strobe-Signals DQS im DRAM 1200 der 1, 2, 3 und 4 zusammenhängen.
Eine Beziehung zwischen dem Daten-Strobe-Signal DQS und dem Datensignal DQ, wenn die normale zweite Leistungsversorgungsspannung VDD2 (z. B. Spannung V1) dem DRAM 1200 zugeführt wird, ist in 5A gezeigt. Wenn z. B. der Pegel der normalen zweiten Leistungsversorgungsspannung VDD2 auf (z.B.) 1,1V gehalten wird, kann der Betrieb des Taktpfades 1240, über den das Daten-Strobe-Signal DQS des DRAM 1200 übertragen wird, stabil aufrechterhalten werden. Dementsprechend wird das Taktsignal CK zur Verriegelung des Datensignals DQ zeitstabil gehalten.
Das Daten-Strobe-Signal DQS und das/die Datensignal(e) DQS können in das DRAM 1200 unter der Bedingung eingegeben werden, dass der Pegel der zweiten Leistungsversorgungsspannung VDD2 auf einem stabilen Pegel von V1 gehalten wird. Das Daten-Strobe-Signal DQS kann den Taktpfad 1240 durchlaufen, so dass das Taktsignal CK erzeugt wird, das dem Daten-Latch 1230 zugeführt wird. In dem Fall, dass die zweite Leistungsversorgungsspannung VDD2 den stabilen Pegel V1 beibehält, ist eine Verzögerung auf dem Taktpfad 1240 nicht von Bedeutung. Dementsprechend kann die Frequenz des Taktsignals CK ohne weiteres (z. B.) als ein ganzzahliges Vielfaches der Frequenz des Daten-Strobe-Signals DQS definiert werden.
Zu einem Zeitpunkt T0 weist das aus dem Daten-Strobe-Signal DQS erzeugte Taktsignal CK eine ansteigende Flanke auf. Bei der ansteigenden Flanke des Taktsignals CK werden die Daten D0 des Datensignals DQ durch das Daten-Latch 1230 verriegelt. Das Datensignal DQ kann bei der ansteigenden Flanke des Taktsignals CLK zu einem Zeitpunkt T1 bis zu einem Zeitpunkt T6 auf die gleiche Weise durch das Datenlatch 1230 verriegelt werden. Die ansteigende Flanke des Taktsignals CK kann mit der Mitte jedes der Daten D0 bis D5 abgeglichen bzw. ausgerichtet werden.
Eine Beziehung zwischen dem Daten-Strobe-Signal DQS und dem Datensignal DQ, wenn ein Pegel der zweiten Leistungsversorgungsspannung VDD2 (z. B.) aufgrund von Rauschen oder einem anderen Faktor variiert, ist in 5B dargestellt. Dabei ist ein Fall dargestellt, in dem der Pegel der zweiten Leistungsversorgungsspannung VDD2 um ΔVd vom normalen Pegel V1 abfällt. Da der Pegel der zweiten Leistungsversorgungsspannung VDD2 variiert, kann sich die Verzögerung des Taktpfades 1240 erhöhen. Dementsprechend kann die Verzögerung DQS_DL im Taktsignal CK auftreten, obwohl das Daten-Strobe-Signal DQS normalerweise an das DRAM 1200 angelegt wird. Dabei kann der spezifische Spannungsabfall ‚ΔVd‘ für die zweite Leistungsversorgungsspannung VDD2 unter Bezugnahme auf die Betriebsspezifikationen des DRAM 1200 bestimmt werden. Geht man beispielsweise von einer DRAM 1200-Konfiguration aus, die mit einem LPDDR4-Standard kompatibel ist, so kann die Schwankung (d. h. der Spannungsabfall ΔVd) für die zweite Leistungsversorgungsspannung VDD2 und die daraus resultierende Auswirkung auf das Daten-Strobe-Signal DQS als ein Parameter für die Schwankung des DQ-zu-DQS-Offsets „tDQS2DQ_volt“ definiert werden. Die spezifische Ebene ΔVd kann unter Bezugnahme auf den Parameter „tDQS2DQ_volt“ gewählt werden.
Dabei wird angenommen, dass die zweite Leistungsversorgungsspannung VDD2 in ihrem Pegel vom Normalpegel V1 um den Spannungsabfall ΔVd zu einer Zeit Ts abweicht (z. B. abfällt). In diesem Fall kann durch den Einfluss eines Spannungsabfalls ΔVd das Taktsignal CK, das gegenüber dem in 5A dargestellten Normalfall um bis zu „DQS_DL“ verzögert ist, durch den Taktpfad 1240 erzeugt werden. Infolgedessen wird zu jedem der Zeitpunkte 11 bis t5 ein Datensignal DQ außerhalb der Mittelpunkte der Daten D0 bis D5 verriegelt. Diese Verriegelungsbedingung kann die Gesamtdatenintegrität stark reduzieren.
Das Trainingsverfahren des erfinderischen Konzepts ist vorgesehen, um die Verzögerung des Daten-Strobe-Signals DQS aufgrund der Schwankungen der zweiten Leistungsversorgungsspannung VDD2 auszugleichen. Das heißt, die DQS-Verzögerung DQS_DL kann durch Anlegen der zweiten Leistungsversorgungsspannung VDD2 erfasst werden, deren Pegel im Schreibtraining so stark abfällt wie der spezifische Pegel ΔVd. Das Timing des Datensignals DQ kann unter Berücksichtigung der erfassten DQS-Verzögerung DQS DL eingestellt werden.
6 ist ein Timing-Diagramm, das ein Schreibtrainingsverfahren nach Ausführungsformen des erfinderischen Konzepts veranschaulicht. Unter Bezugnahme auf 6 enthält das Schreibtrainingsverfahren den ersten Trainingsmodus WT1 und den zweiten Trainingsmodus WT2. Im ersten Trainingsmodus WT1 kann die Mitte des Datensignals DQ unter der Bedingung erfasst werden, dass die normale zweite Leistungsversorgungsspannung (VDD2) angelegt wird. Im zweiten Trainingsmodus WT2 kann die Mitte des Datensignals DQ unter der Bedingung erfasst werden, dass die abgefallene zweite Leistungsversorgungsspannung (VDD2 - ΔVd) angelegt ist.
Dementsprechend kann das SoC 1100 im ersten Trainingsmodus WT1 den PMIC 1300 einstellen, um die normale zweite Leistungsversorgungsspannung mit dem normalen Pegel V1 (z. B. 1,1 V) gemäß der Definition in der Spezifikation des DRAM 1200 zu erzeugen. Der PMIC 1300 kann dann die normale zweite Leistungsversorgungsspannung VDD2 erzeugen und diese dem DRAM 1200 zuführen. Das SoC 1100 kann dann den ersten Trainingsmodus WT1 unter der Bedingung ausführen, dass die normale zweite Leistungsversorgungsspannung VDD2 angelegt wird.
Somit führt das Schreibtrainingsverfahren nach Ausführungsformen des erfinderischen Konzepts im ersten Trainingsmodus WT1 die normale zweite Leistungsversorgungsspannung VDD2 zu, und das SoC 1100 schreibt wiederholt Daten in das DRAM 1200 und/oder liest Daten aus dem DRAM 1200 unter Verwendung des Daten-Strobe-Signals DQS und des Datensignals bzw. der Datensignale DQS. Das heißt, Schreib- und/oder Leseoperationen können wiederholt werden, um ein geeignetes DQ-Timing für das (die) Datensignal(e) DQ zu finden, bei dem das (die) jeweilige(n) Datensignal(e) DQ optimal an das Daten-Strobe-Signal DQS angepasst ist (sind).
In dieser Hinsicht kann das SoC 1100 zunächst das Daten-Strobe-Signal DQS und das Datensignal DQ entsprechend einem ersten Schritt Step_1 an das DRAM 1200 übertragen. Im ersten Schritt Step_1 wird das Datensignal DQ zugeführt, das gegenüber dem Daten-Strobe-Signal DQS um so viel verzögert ist, wie ein erster Verzögerungswert der Verzögerungsregelschleife DLL. Anschließend kann das SoC 1100 eine Datenfehlerrate für in das DRAM 1200 geschriebene Daten berechnen. Dann kann das SoC 1100 das Datensignal DQ, das einem zweiten Schritt Step_2 entspricht, an das DRAM 1200 übertragen und kann Daten aus dem DRAM 1200 lesen. Das Datensignal DQ im zweiten Schritt Step_2 wird gegenüber dem Datensignal DQ im ersten Schritt Step_1 um bis zu einer bestimmten Verzögerungszeit verzögert. Mehrere Trainingsschritte können auf die vorstehend beschriebene Weise durchgeführt werden, wobei ein Mittelwert für das/die jeweilige Datensignal(e) DQ einer Position entspricht, an der die geringste Datenfehlerrate bestimmt wird.
Bei der Ausführung des ersten Trainingsmodus WT1 kann jedes Datensignal DQ so gewählt werden, dass eine ansteigende Flanke und/oder eine abfallende Flanke des Daten-Strobe-Signals DQS in der Mitte eines Datenfensters auftritt. Jedes der dargestellten Datensignale DQx zeigt, wie ein Timing durch die Ausführung des ersten Trainingsmodus WT1 eingestellt wird.
Der zweite Trainingsmodus WT2 kann ausgeführt werden, um die Mitte des Datensignals DQ zu erfassen, wenn die abgefallene zweite Leistungsversorgungsspannung (VDD2 - ΔVd) angelegt wird. Im zweiten Trainingsmodus WT2 kann das SoC 1100 den PMIC 1300 einstellen, um die zweite Leistungsversorgungsspannung VDD2 auf (z. B.) einem reduzierten Pegel (z. B. V1 - ΔVd = 1,05 V) zu erzeugen, der niedriger als der normale Pegel V1 ist, wie er durch die Spezifikationen des DRAM 1200 definiert ist. Der PMIC 1300 kann die abgefallene zweite Leistungsversorgungsspannung erzeugen und die abgefallene zweite Leistungsversorgungsspannung dem DRAM 1200 zuführen. Das SoC 1100 kann dann den zweiten Trainingsmodus WT2 unter der Bedingung ausführen, dass die abgefallene zweite Leistungsversorgungsspannung angelegt wird.
Beim Schreibtraining nach den Ausführungsformen des erfinderischen Konzepts kann der zweite Trainingsmodus WT2 die abgefallene zweite Leistungsversorgungsspannung anlegen und das SoC 1100 kann unter Verwendung des Strobe-Signals DQS und des/der Datensignal(e) DQS wiederholt Daten in das DRAM 1200 schreiben und/oder Daten aus dem DRAM 1200 lesen. Das heißt, Schreib- und Leseoperationen, die mehreren Schritten entsprechen, können wiederholt werden, um eine entsprechende Timing-Position für das/die jeweilige(n) Datensignal(e) DQ zu finden, an der das Datensignal DQ optimal an das Daten-Strobe-Signal DQS angepasst ist.
Zunächst kann das SoC 1100 das Daten-Strobe-Signal DQS und das dem ersten Schritt Step_1 entsprechende Datensignal DQ an das DRAM 1200 übertragen. Im ersten Schritt Step_1 wird das Datensignal DQ, das gegenüber dem Daten-Strobe-Signal DQS um den ersten Verzögerungswert der Verzögerungsregelschleife DLL verzögert ist, bereitgestellt. Anschließend kann das SoC 1100 eine Fehlerrate der in das DRAM 1200 geschriebenen Daten berechnen. Dann kann das SoC 1100 das Datensignal DQ, das einem zweiten Schritt Step_2 entspricht, an das DRAM 1200 übertragen und Daten aus dem DRAM 1200 lesen. Das Datensignal DQ im zweiten Schritt Step_2 ist gegenüber dem Datensignal DQ im ersten Schritt Step_1 um eine bestimmte Zeit verzögert. Auf diese Weise können mehrere Trainingsschritte durchgeführt werden, und es kann ein Mittelwert für jedes jeweiligen Datensignal DQ bestimmt werden, der einer Position mit der geringsten Datenfehlerrate entspricht.
Wenn der zweite Trainingsmodus WT2 ausgeführt wird, kann das Datensignal DQ so gewählt werden, dass jeweils eine ansteigende und eine abfallende Flanke des Daten-Strobe-Signals DQS, die einer verzögerten Zeit DQd entsprechen, in der Mitte eines Datenfensters platziert wird. Jedes der dargestellten Datensignale DQx zeigt, wie ein Timing durch die Ausführung des zweiten Trainingsmodus WT2 eingestellt wird.
Durch das Schreibtraining, das im ersten Trainingsmodus WT1 und im zweiten Trainingsmodus WT2 durchgeführt wird, kann das SoC 1100 eine Verzögerung DQd des Daten-Strobe-Signals DQS entsprechend einer Pegeländerung der zweiten Leistungsversorgungsspannung VDD2 erfassen. Die Zuverlässigkeit eines Datensignals kann verbessert werden, indem die ermittelte Verzögerung DQd des Daten-Strobe-Signals DQS auf das Timing des Datensignals DQ angewendet wird.
7 ist ein Timing-Diagramm, das ein Verfahren zur Einstellung einer Verzögerung des Datensignals DQ durch Verwendung eines Schreibtrainingsverfahrens nach Ausführungsformen des erfinderischen Konzepts weiter veranschaulicht. Unter Bezugnahme auf 7 ist es möglich, einen Endeinstellspielraum eines Datensignals durch Verwendung der Verzögerung DQd des Datensignals DQ, die durch das Schreibtrainingsverfahren erhalten wird, einzustellen.
Der Einfachheit der Beschreibung halber wird hier angenommen, dass ein Zeitpunkt festgelegt ist, zu dem das vom SoC 1100 zugeführte Daten-Strobe-Signal DQS einen Übergang von niedrig nach hoch aufweist. Tatsächlich tritt in regelmäßigen Abständen eine ansteigende oder abfallende Flanke des Daten-Strobe-Signals DQS auf, das vom SoC 1100 zugeführt wird. Die Verzögerung DQd des Daten-Strobe-Signals DQS aufgrund einer Pegeländerung der zweiten Leistungsversorgungsspannung VDD2 kann jedoch tatsächlich an dem im DRAM 1200 platzierten Taktpfad 1240 (siehe 3) auftreten. Dementsprechend ist ein Wert, der vom SoC 1100 zur Kompensation der Verzögerung DQd des Daten-Strobe-Signals DQS eingestellt wird, eine Größe einer Verzögerung im Datensignal DQ.
Durch Ausführen des ersten Trainingsmodus WT1 des Schreibtrainingsverfahrens kann das SoC 1100 die gleiche Timing-Bedingung wie das Datensignal DQ_WT1 erhalten. Das Datensignal DQ_WT1 entspricht einem Timing-Wert mit höchster Datenzuverlässigkeit in Bezug auf das Daten-Strobe-Signal DQS unter der Bedingung, dass die normale zweite Leistungsversorgungsspannung VDD2 angelegt wird.
Durch Ausführen des zweiten Trainingsmodus WT2 des Schreibtrainingsverfahrens kann das SoC 1100 die gleiche Timing-Bedingung wie das Datensignal DQ WT2 erhalten. Das Datensignal DQ WT2 entspricht einem Timing-Wert mit der höchsten Datenzuverlässigkeit unter der Bedingung, dass die abgefallene zweite Leistungsversorgungsspannung angelegt wird. Das heißt, eine Verzögerung des Taktsignals CK, das innerhalb des DRAM 1200 unter Verwendung des Daten-Strobe-Signals DQS erzeugt wird, tritt als Reaktion auf die abgefallene zweite Leistungsversorgungsspannung auf. Da das Taktsignal CK verzögert wird, muss dementsprechend das Datensignal DQ WT2 gegenüber dem Datensignal DQ_WT1 um so viel verzögert werden, wie die Datensignalverzögerung DQd. Die Größe der Verzögerung DQd eines Datensignals aufgrund von Schwankungen des Pegels der zweiten Leistungsversorgungsspannung kann durch die Ausführung des zweiten Trainingsmodus WT2 erfasst werden.
Durch Ausführen des ersten Trainingsmodus WT1 und des zweiten Trainingsmodus WT2 kann das SoC 1100 die Verzögerung DQd des Datensignals aufgrund von Schwankungen im Pegel der zweiten Leistungsversorgungsspannung berechnen. Beispielsweise kann die Datensignalverzögerung DQd so berechnet werden, dass die Größe eines Verzögerungsschritts für jedes der während des Trainings erfassten Datensignale DQ WT2 und DQ_WT1 verringert wird. Das heißt, die Datensignalverzögerung DQd kann als ein Differenzwert zwischen Verzögerungsschritten der Verzögerungsregelschleife DLL zur Einstellung von Verzögerungen des Datensignals DQ WT2 und des Datensignals DQ_WT1 berechnet werden.
Wenn die Datensignalverzögerung DQd berechnet wird, kann das SoC 1100 mit Hilfe der Datensignalverzögerung DQd die Größe eines endgültigen Einstellspielraums für jedes Datensignal anpassen. Beispielsweise kann das SoC 1100 einen Einstellspielraum des Datensignals DQ um einen Betrag verringern, der der Hälfte der Datensignalverzögerung DQd entspricht (d.h. 0,5DQd). Die vorstehende Anpassung des Einstellspielraums ist jedoch nur ein veranschaulichendes Beispiel, und die Anpassung(en) des Einstellspielraums kann unter Berücksichtigung der Gesamtbetriebsbedingungen des DRAM 1200 im Hinblick auf verschiedene Betriebsspezifikationen festgelegt werden.
Verfahren zur Berechnung der Datensignalverzögerung DQd durch Schreibtraining nach den Ausführungsformen des erfinderischen Konzepts können die Anwendung einer Schwankung in der Höhe der zweiten Leistungsversorgungsspannung beinhalten. Dabei kann die Datensignalverzögerung DQd als ein Parameter verstanden werden, wobei eine Verzögerung durch eine Verzögerung des Daten-Strobe-Signals DQS verursacht wurde, die unter jeweiligen Normalpegel- und Abfallpegelbedingungen auftrat. Wenn die Datensignalverzögerung DQd erfasst wird, ist es möglich, den Einstellspielraum des Datensignals DQs endgültig einzustellen. Bei der Einstellung des Einstellspielraums kann das Datensignal DQ die Verzögerung des Daten-Strobe-Signals DQS kompensieren, die auftreten kann, wenn die zweite Leistungsversorgungsspannung VDD2 im Pegel variiert.
8 ist ein Ablaufdiagramm, das in einem Beispiel ein Schreibtrainingsverfahren nach Ausführungsformen des erfinderischen Konzepts zusammenfasst. Unter Bezugnahme auf 1 und 8 kann das SoC 1100 die Ausführung einer Schreibtrainingsoperation steuern, um eine Verzögerung des Daten-Strobe-Signals DQS zu erfassen, die auftreten kann, wenn die zweite Leistungsversorgungsspannung VDD2 im Pegel variiert. Das SoC 1100 kann die Verzögerung im Datensignal DQ durch Kompensation einer Verzögerung im Daten-Strobe-Signal DQS in Bezug auf die Größe einer erfassten Verzögerung einstellen.
In dem Schreibtrainingsverfahren von 8 wird ein erster Trainingsmodus WT1 durchgeführt (S110). Bei Verwendung der normalen zweiten Leistungsversorgungsspannung VDD2 kann das SoC 1100 die wiederholte Ausführung von Schreib- und/oder Leseoperationen durch das DRAM 1200 unter Verwendung des Daten-Strobe-Signals DQS und des bzw. der Datensignale DQ, auf die eine Verzögerung angewendet wird, verursachen. Das heißt, Schreib- und/oder Leseoperationen, die mehrere Schritte enthalten, können wiederholt ausgeführt werden, um eine Position des jeweiligen Datensignals bzw. der jeweiligen Datensignale DQ zu finden, so dass jedes Datensignal DQ zeitlich optimal an das Daten-Strobe-Signal DQS angepasst ist. Die mehrfachen Trainingsschritte können auf diese Weise durchgeführt werden, bis eine Position eines Datensignals DQx einer Position entspricht, bei der eine geringste Datenfehlerrate bestimmt wird.
Als nächstes steuert das SoC 1100 den PMIC 1300 an, um den Pegel der zweiten Leistungsversorgungsspannung VDD2 (S120) anzupassen (z. B. zu senken). Das heißt, das SoC 1100 kann den PMIC 1300 veranlassen, die abgefallene zweite Leistungsversorgungsspannung VDD2-ΔVd zu erzeugen. In diesem Fall kann der PMIC 1300 so eingestellt werden, dass die Pegel der verbleibenden Leistungsversorgungsspannungen (z. B. VDDQ und VDD1), die an das DRAM 1200 zugeführt werden, nicht angepasst werden.
Dann kann der zweite Trainingsmodus WT2 des Schreibtrainings durchgeführt werden (S130). Während die abgefallene zweite Leistungsversorgungsspannung VDD2-ΔVd angelegt wird, kann das SoC 1100 bewirken, dass Schreib- und/oder Lesevorgänge vom DRAM 1200 unter Verwendung des Daten-Strobe-Signals DQS und des/der verzögerten Datensignals/Datensignale DQ durchgeführt werden. Das heißt, Schreib- und/oder Leseoperationen, die mehrere Schritte enthalten, können wiederholt werden, um für jedes der Datensignale DQ eine Position zu finden, an der das/die Datensignal(e) DQ zeitlich optimal an das Daten-Strobe-Signal DQS angepasst ist/sind. Die mehrfachen Trainingsschritte können in der vorstehenden Weise durchgeführt werden, und es kann eine Position für jedes der Datensignale DQx bestimmt werden, die einer geringsten Datenfehlerrate entspricht.
Das SoC 1100 kann nun eine Datensignalverzögerung DQd unter Verwendung der vorstehend jeweils ermittelten (z. B. S110, S120 und S130) Positionen des Datensignals DQx berechnen (S140). Dabei ist die Datensignalverzögerung DQd im Wesentlichen ein Wert, der zur quantitativen Messung der Verzögerung DQS DL des Daten-Strobe-Signals DQS aufgrund von Schwankungen im Pegel der zweiten Leistungsversorgungsspannung VDD2 ermittelt wird. Die Größe eines Verzögerungsschritts für das Datensignal DQ WT2 und das Datensignal DQ_WT1, die durch die Trainingsoperation erfasst wurden, kann subtrahiert werden, um die Datensignalverzögerung DQd zu berechnen.
Als nächstes kann das SoC 1100 unter Verwendung der berechneten Datensignalverzögerung DQd die Größe eines Einstellspielraums des endgültigen Datensignals DQ einstellen (S150). Beispielsweise kann das SoC 1100 einen Einstellspielraum des Datensignals DQ um den Betrag verringern, der der Hälfte der Datensignalverzögerung DQd entspricht (d.h. 0,5DQd). Alternativ kann das SoC 1100 den Einstellspielraum des Datensignals DQ unter Berücksichtigung eines Augenmusters des Datensignals DQ und der Datensignalverzögerung DQd anpassen. Alternativ oder zusätzlich kann der Einstellspielraum des Datensignals DQ unter Berücksichtigung der Gesamtbetriebsbedingungen des DRAM 1200 (z. B. Temperatur, Betriebsfrequenz usw.) eingestellt (oder weiter eingestellt) werden.
Dann kann das SoC 1100 eine Verzögerung des Datensignals DQ in Abhängigkeit von dem ermittelten Einstellspielraum des Datensignals DQ oder einem Haltespielraum davon einstellen (S160). Beispielsweise kann das SoC 1100 die darin enthaltene Verzögerungsregelschleife DLL des DRAM-Controllers 1120 (siehe 2) so einstellen, dass sie einen Einstellspielraum oder einen Haltespielraum für ein Datensignal aufweist.
Entsprechend dem vorstehenden Trainingsverfahren kann ein flüchtiger Speicher (z. B. das DRAM 1200) nach Ausführungsformen des erfinderischen Konzepts die Verzögerung DQS_DL des Daten-Strobe-Signals DQS aufgrund einer Schwankung im Pegel der zweiten Leistungsversorgungsspannung VDD2 kompensieren. Da die Verzögerung DQS_DL des Daten-Strobe-Signals DQS auf der Grundlage der tatsächlich vom DRAM 1200 gemessenen Werte kompensiert wird, kann die Datenzuverlässigkeit verbessert werden. Darüber hinaus können Abweichungen des Daten-Strobe-Signals DQS aufgrund von Prozessschwankungen bei der Herstellung des DRAM 1200 auf der Grundlage der tatsächlich gemessenen Werte kompensiert werden.
9 ist ein Blockdiagramm, das ein Speichersystem nach einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Unter Bezugnahme auf 9 kann ein Speichersystem 2000 einen Host 2100 und ein Speichermodul 2200 enthalten. Zwischen dem Host 2100 und dem Speichermodul 2200 sind eine Daten-Strobe-Signal (DQS)-Leitung 2410 und eine Datensignal (DQS)-Leitung 2420 für den Datenaustausch vorgesehen.
Der Host 2100 kann dem Speichermodul 2200 ein Steuersignal, einen Befehl, eine Adresse, ein Datensignal DQx, das Daten-Strobe-Signal DQS usw. zuführen. Darüber hinaus kann der Host 2100 die Leistungsversorgungsspannungen VDD1, VDD2 und VDDQ zur Ansteuerung des Speichermoduls 2200 vorsehen. Der Host 2100 kann das Schreibtraining durchführen, um eine Verzögerung des Daten-Strobe-Signals DQS aufgrund von Schwankungen im Pegel der zweiten Leistungsversorgungsspannung VDD2 zu erfassen. Das SoC 1100 kann eine Verzögerung des Datensignals DQ einstellen, um den Einfluss der Verzögerung des Daten-Strobe-Signals DQS in Bezug auf eine Größe der erfassten Verzögerung zu kompensieren. Der Host 2100 kann ein Trainingsmodul 2150 enthalten, das mit dem Schreibtraining verbunden ist.
Das Trainingsmodul 2150 kann ein Schreibdatentraining (oder „DQ-Training“) für das Speichermodul 2200 in einer von mehreren spezifischen Situation(en) für das Speichersystem 2000 durchführen, wie z. B. Booten oder Initialisieren. Das Trainingsmodul 2150 kann die Zuverlässigkeit des Datenaustauschs mit dem Speichermodul 2200 unter Verwendung des Schreibtrainings verbessern. Beispielsweise kann das Trainingsmodul 2150 unter verschiedenen Bedingungen wiederholt ein Trainingsmuster in das Speichermodul 2200 schreiben und/oder ein Trainingsmuster aus dem Speichermodul 2200 lesen, um das Zentrum eines Augenmusters des Datensignals DQ zu erfassen. Um die erfasste Fenstermitte des Datensignals DQ auszurichten bzw. abzugleichen, kann das Trainingsmodul 2150 einen Offset-Wert der Verzögerungsregelschleife DLL oder der Phasenregelschleife PLL einstellen.
Im Schreibtrainingsbetrieb kann das Trainingsmodul 2150 des erfinderischen Konzepts das Schreibtraining zur Kompensation einer Verzögerung des Daten-Strobe-Signals DQS durchführen, die auftritt, wenn der Pegel einer Leistungsversorgungsspannung VDD2 variiert. Zu diesem Zweck kann das Trainingsmodul 2150 beim Schreibtraining einen Verzögerungswert des Daten-Strobe-Signals DQS erfassen, der auftritt, wenn der Pegel der Leistungsversorgungsspannung VDD2 niedriger als der normale Pegel ist. Ein Verzögerungsoffset des Datensignals DQ kann unter Berücksichtigung des erfassten Verzögerungswertes eingestellt werden.
Das Speichermodul 2200 kann mehrere Speichereinheiten 2210 bis 2240 und 2260 bis 2290 und eine serielle Komponentenerkennungsvorrichtung (im Folgenden als „SPD“ bezeichnet) 2250 enthalten, die Produktinformationen des Speichermoduls 2200 speichert. Die Vielzahl von Speichervorrichtungen 2210 bis 2240 und 2260 bis 2290 kann als Reaktion auf den/die Befehl(e) CMD, die Adresse(n) ADD und das vom Host 2100 vorgesehene Daten-Strobe-Signal DQS Daten speichern oder als Reaktion auf den/die Befehl(e) CMD, die Adresse(n) ADD und das Daten-Strobe-Signal DQS darin gespeicherte Daten ausgeben. Wenn der Schreibtrainingsbetrieb vom Host 2100 durchgeführt wird, kann die zweite Leistungsversorgungsspannung VDD2, die an die Vielzahl der Speichervorrichtungen 2210 bis 2240 und 2260 bis 2290 zugeführt wird, je nach Modus variieren.
Das SPD 2250 speichert SPD-Informationen, die vom Host 2100 zugeführt wurden. Im Allgemeinen enthalten die SPD-Informationen unter anderem eine Größe, eine Kapazität, eine Antriebsgeschwindigkeit, eine Antriebsspannung, Informationen zum Chip-Layout und eine Modul-ID des Speichermoduls 2200a.
Entsprechend dem Speichersystem 2000 der vorstehenden Konfiguration kann das Speichermodul 2200 die Verzögerung DQS_DL des Daten-Strobe-Signals DQS aufgrund der Schwankungen der zweiten Leistungsversorgungsspannung VDD2 kompensieren. Da die Verzögerung DQS DL des Daten-Strobe-Signals DQS auf der Grundlage der tatsächlich vom Speichermodul 2200 gemessenen Werte kompensiert wird, kann eine hohe Zuverlässigkeit gewährleistet werden.
10 ist ein Blockdiagramm, das ein Speichersystem nach einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Unter Bezugnahme auf 10 kann ein Speichersystem 3000 einen Host-Speicher 3100 und einen nichtflüchtigen Speicher 3200 enthalten. Zwischen dem Host 3100 und dem nichtflüchtigen Speicher 3200 sind eine Daten-Strobe-Signal (DQS)-Leitung 3410 und eine Datensignal (DQ)-Leitung 3420 für den Datenaustausch vorgesehen.
Der Host 3100 kann dem nichtflüchtigen Speicher 3200 (ein) Steuersignal(e), (einen) Befehl(e), (eine) Adresse(n), das/die Datensignal DQx, das Daten-Strobe-Signal DQS usw. zuführen. Darüber hinaus kann der Host 3100 eine Leistungsversorgungsspannung VDDn zur Ansteuerung des nichtflüchtigen Speichers 3200 zuführen. Dabei kann die Leistungsversorgungsspannung VDDn eine Leistungsversorgungsspannung sein, die eine Verzögerung des Daten-Strobe-Signals DQS verursachen kann, wenn ein Pegel der Leistungsversorgungsspannung VDDn geändert wird.
Der Host 3100 kann das Schreibtraining auf dem nichtflüchtigen Speicher 3200 durchführen, um eine Verzögerung des Daten-Strobe-Signals DQS aufgrund von Schwankungen im Pegel der Leistungsversorgungsspannung VDDn zu erfassen. Der Host 3100 kann dann eine Verzögerung des Datensignals DQx einstellen, um die Verzögerung des Daten-Strobe-Signals DQS in Bezug auf die Größe der erfassten Verzögerung zu kompensieren. Der Host 3100 kann ein Trainingsmodul 3150 enthalten, das die Ausführung der Schreibtrainingsoperation steuert.
Das Trainingsmodul 3150 kann das Datentraining (oder „DQ-Training“) des nichtflüchtigen Speichers 3200 in einer von mehreren spezifischen Situationen für das Speichersystem 3000 durchführen, wie z. B. Booten oder Initialisieren. Das Trainingsmodul 3150 kann die Zuverlässigkeit des Datenaustauschs mit dem nichtflüchtigen Speicher 3200 unter Verwendung eines Schreibtrainings verbessern. Beispielsweise kann das Trainingsmodul 3150 unter verschiedenen Bedingungen wiederholt ein Trainingsmuster in den nichtflüchtigen Speicher 3200 schreiben und/oder ein Trainingsmuster aus dem nichtflüchtigen Speicher 3200 lesen, um das Zentrum eines Augenmusters des Datensignals DQ zu erfassen. Um die erfasste Fenstermitte des Datensignals DQ auszurichten, kann das Trainingsmodul 3150 einen Offset-Wert der Verzögerungsregelschleife DLL oder der Phasenregelschleife PLL einstellen. Das Schreibtraining, das das Trainingsmodul 3150 auf dem nichtflüchtigen Speicher 3200 durchführt, ist im Wesentlichen identisch mit dem Schreibtraining, das unter Bezugnahme auf 1 bis 9 beschrieben ist.
Der nichtflüchtige Speicher 3200 kann unter Verwendung des Datensignals DQ und des Daten-Strobe-Signals DQS Daten mit dem Host 3100 austauschen. Der nichtflüchtige Speicher 3200 kann mit einem einzelnen Speichervorrichtungs-Chip oder einem Gehäuse oder einer Speichervorrichtung, die eine Vielzahl von Speichervorrichtungen enthält, implementiert werden.
11 ist ein Blockdiagramm, das eine tragbare Endvorrichtung nach Ausführungsformen des erfinderischen Konzepts veranschaulicht. Unter Bezugnahme auf 11 enthält eine am Körper tragbare Endvorrichtung 4000 nach einer Ausführungsform des erfinderischen Konzepts eine Bildverarbeitungseinheit 4100, eine Drahtlos-Sende-/Empfangseinheit 4200, eine Audioverarbeitungseinheit 4300, ein DRAM 4400, eine nichtflüchtige Speichervorrichtung 4500, eine Benutzerschnittstelle 4600 und einen Controller 4700.
Die Bildverarbeitungseinheit 4100 kann ein Objektiv 4110, einen Bildsensor 4120, einen Bildprozessor 4130 und eine Anzeigeeinheit 4140 enthalten. Die Drahtlos-Sende-/Empfangseinheit 4210 enthält eine Antenne 4210, einen Sender/Empfänger 4220 und einen Modulator/Demodulator (Modem) 4230. Die Audioverarbeitungseinheit 4300 enthält einen Audioprozessor 4310, ein Mikrofon 4320 und einen Lautsprecher 4330.
Dabei kann der Controller 4700 die gleichen Komponenten enthalten wie das SoC 1100 aus 2. Der Controller 4700 kann einen DRAM-Controller 4750 für den Datenaustausch mit dem DRAM 4400 enthalten. Der DRAM-Controller 4750 kann mit dem DRAM 4400 kommunizieren, indem er das Datensignal DQ und das Daten-Strobe-Signal DQS verwendet. Der Controller 4700 kann eine Verzögerung des Daten-Strobe-Signals DQS aufgrund einer Pegeländerung einer Leistungsversorgungsspannung erfassen, indem er ein Schreibtrainingsverfahren verwendet, das mit Ausführungsformen des erfinderischen Konzepts übereinstimmt. Der Controller 4700 kann eine Verzögerung des Datensignals DQ einstellen, um die Verzögerung des Daten-Strobe-Signals DQS aufgrund von Schwankungen der Leistungsversorgungsspannung zu kompensieren.
Nach den Ausführungsformen des erfinderischen Konzepts kann die Verzögerung eines Datensignals auf der Grundlage des Ergebnisses der tatsächlichen Messung der Verzögerung eines Daten-Strobe-Signals aufgrund einer Änderung der Leistungsversorgungsspannung einer Speichervorrichtung eingestellt werden. Dementsprechend kann ein optimaler Verzögerungswert eines Datensignals, das einer einzelnen Speichervorrichtung zugeordnet ist, eingestellt werden. Infolgedessen ist es möglich, eine elektronische Vorrichtung mit der verbesserten Datenintegrität zu implementieren.
Während das erfinderische Konzept unter Bezugnahme auf beispielhafte Ausführungsformen davon beschrieben wurde, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Modifikationen daran vorgenommen werden können, ohne von der Idee und dem Umfang des erfinderischen Konzepts, wie es in den folgenden Ansprüchen dargelegt ist, abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

KR 1020200012949 [0001]

Claims

Elektronische Vorrichtung, umfassend: ein Ein-Chip-System (SoC), das ein Daten-Strobe-Signal und ein Datensignal erzeugt; und eine Speichervorrichtung, die eine Leistungsversorgungsspannung empfängt und als Reaktion auf das Daten-Strobe-Signal und das Datensignal Daten mit dem SoC austauscht, wobei das SoC ein Schreibtraining durchführt, das eine Größe einer Verzögerung des Daten-Strobe-Signals aufgrund einer Schwankung in einem Pegel der Leistungsversorgungsspannung misst, und das eine Verzögerung des Datensignals unter Verwendung eines Ergebnisses des Schreibtrainings einstellt.
Elektronische Vorrichtung nach Anspruch 1, wobei das Schreibtraining enthält: einen ersten Trainingsmodus, der das Daten-Strobe-Signal und das Datensignal ausrichtet, während die Leistungsversorgungsspannung eine normale an die Speichervorrichtung angelegte Leistungsversorgungsspannung ist; und einen zweiten Trainingsmodus, der das Daten-Strobe-Signal und das Datensignal ausrichtet, während die Leistungsversorgungsspannung eine abgefallene Leistungsversorgungsspannung ist, die an die Speichervorrichtung angelegt wird.
Elektronische Vorrichtung nach Anspruch 2, wobei das SoC eine Differenz zwischen einem ersten Verzögerungswert des Datensignals, der als Ergebnis des ersten Trainingsmodus zugeführt wird, und einem zweiten Verzögerungswert des Datensignals, der als Ergebnis des zweiten Trainingsmodus zugeführt wird, erhält, um eine Verzögerung des Daten-Strobe-Signals aufgrund einer Schwankung im Pegel der Leistungsversorgungsspannung zu erfassen.
Elektronische Vorrichtung nach Anspruch 3, wobei das SoC einen Einstellspielraum des Datensignals unter Verwendung der Verzögerung des Daten-Strobe-Signals einstellt.
Elektronische Vorrichtung nach Anspruch 2, wobei die Leistungsversorgungsspannung eine „VDD2“-Spannung ist, die in einem Low-Power-Double-Data-Rate(LPDDR)-Standard definiert ist.
Elektronische Vorrichtung nach Anspruch 5, wobei eine Spannungsdifferenz zwischen der normalen Leistungsversorgungsspannung und der abgefallenen Leistungsversorgungsspannung „tDQS2DQ_volt“ dem LPDDR-Standard entspricht.
Elektronische Vorrichtung nach Anspruch 1, ferner umfassend: eine integrierte Leistungsverwaltungsschaltung (PMIC), die den Pegel der Leistungsversorgungsspannung unter Steuerung des SoC variiert.
Elektronische Vorrichtung nach Anspruch 1, worin das SoC enthält: ein Trainingsmodul, das einen Code speichert, der bei seiner Ausführung das Schreibtraining während einer Bootoperation ausführt.
Trainingsverfahren für eine elektronische Vorrichtung, die ein Ein-Chip-System (SoC) und eine Speichervorrichtung enthält, wobei das Verfahren enthält: Zuführen eines Datensignals und eines Daten-Strobe-Signals vom SoC zur Speichervorrichtung; Einstellen eines Pegels einer der Speichervorrichtung zugeführten Leistungsversorgungsspannung auf einen normalen Pegel, um eine normale Leistungsversorgungsspannung zu erzeugen; Durchführen eines ersten Trainingsmodus zum Abgleich des Datensignals mit dem Daten-Strobe-Signal unter der Bedingung, dass die normale Leistungsversorgungsspannung an die Speichervorrichtung angelegt wird; Einstellen des Pegels der Leistungsversorgungsspannung auf einen abgefallenen Pegel, der niedriger als der normale Pegel ist, um eine abgefallene Leistungsversorgungsspannung zu erzeugen; Durchführen eines zweiten Trainingsmodus zum Abgleich des Datensignals und des Daten-Strobe-Signals unter der Bedingung, dass die abgefallene Leistungsversorgungsspannung an die Speichervorrichtung angelegt wird; und Berechnen einer Verzögerung für das Daten-Strobe-Signal aufgrund von Schwankungen im Pegel der Leistungsversorgungsspannung unter Verwendung eines Ergebnisses des ersten Trainingsmodus und eines Ergebnisses des zweiten Trainingsmodus.
Verfahren nach Anspruch 9, wobei die Leistungsversorgungsspannung eine „VDD2“-Spannung ist, die in einem Low-Power-Double-Data-Rate(LPDDR)-Standard definiert ist.
Verfahren nach Anspruch 10, wobei eine Spannungsdifferenz zwischen der normalen Leistungsversorgungsspannung und der abgefallenen Leistungsversorgungsspannung „tDQS2DQ_volt“ dem LPDDR-Standard entspricht.
Verfahren nach Anspruch 9, wobei das Berechnen der Verzögerung für das Daten-Strobe-Signal enthält: Berechnen einer Differenz zwischen einem ersten Verzögerungswert für das Datensignal, der während des ersten Trainingsmodus bestimmt wurde, und einem zweiten Verzögerungswert für das Datensignal, der während des zweiten Trainingsmodus bestimmt wurde; und Definieren der Verzögerung für das Daten-Strobe-Signal als berechnete Differenz.
Verfahren nach Anspruch 9, ferner umfassend: Verringern eines Einstellspielraums für das Datensignal um einen vorbestimmten Schritt in Bezug auf die Verzögerung für das Daten-Strobe-Signal.
Verfahren nach Anspruch 13, wobei der vorbestimmte Schritt kleiner als die Verzögerung des Daten-Strobe-Signals ist.
Elektronische Vorrichtung, umfassend: eine Speichervorrichtung, die als Reaktion auf eine Leistungsversorgungsspannung angesteuert wird; einen Host, der eingerichtet ist, um ein Datensignal und ein Daten-Strobe-Signal an die Speichervorrichtung zu übertragen; und eine integrierte Leistungsverwaltungsschaltung (PMIC), die eingerichtet ist, um die Leistungsversorgungsspannung für die Speichervorrichtung unter der Steuerung des Hosts zuzuführen, wobei der Host ein Software-Training durchführt, das eine Verzögerung des Daten-Strobe-Signals aufgrund von Schwankungen im Pegel der Leistungsversorgungsspannung innerhalb der Speichervorrichtung misst.
Elektronische Vorrichtung nach Anspruch 15, wobei die Speichervorrichtung ein Speichermedium, das eingerichtet ist, um Daten zu speichern, und eine periphere Schaltung, die eingerichtet ist, um das Speichermedium zu steuert, enthält, und die Leistungsversorgungsspannung die Peripherieschaltung ansteuert.
Elektronische Vorrichtung nach Anspruch 15, wobei der Host ein Schreibtraining durchführt, das das Datensignal und das Daten-Strobe-Signal unter einer ersten Bedingung, dass die Leistungsversorgungsspannung eine normale Leistungsversorgungsspannung ist, und unter einer zweiten Bedingung, dass die Leistungsversorgungsspannung eine abgefallene Leistungsversorgungsspannung ist, ausrichtet, um eine Verzögerung für das Daten-Strobe-Signal zu messen.
Elektronische Vorrichtung nach Anspruch 17, wobei der Host eine Verzögerungsdifferenz für eine Augenform des Datensignals berechnet, das durch die Durchführung des Schreibtrainings erhalten wird, und die berechnete Verzögerungsdifferenz als die Verzögerung für das Daten-Strobe-Signal zuweist.
Elektronische Vorrichtung nach Anspruch 18, wobei der Host einen Einstellspielraum des Datensignals unter Verwendung der Verzögerung für das Daten-Strobe-Signal einstellt.
Elektronische Vorrichtung nach Anspruch 15, wobei die Speichervorrichtung ein Direkt-Zugriffsspeicher (DRAM) ist, das nach einem Low-Power-Double-Data Rate(LPDDR)-Standard arbeitet.