CN117908790A - 一种基于单Channel多Die的ONFI PHY快速切换训练装置 - Google Patents
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Abstract
本发明提供一种基于单Channel多Die的ONFI PHY快速切换训练装置，包括：切换电路，所述切换电路包括检测电路和存储电路，所述检测电路包括四组级联的D触发器、反相器和与门电路，每组的所述D触发器和所述反相器级联，所述D触发器和反相器的输出端均和与电路的输入端级联，四组的D触发器的输入端依次级联有CE0端、CE1端、CE2端和CE3端，所述检测电路用于检测信号的上升沿或下降沿，以触发相应的操作，所述检测电路包括还编码器。本发明可以弥补不同die之间的skew问题，增加不同die的有效数据窗口，同时实现不同die之间的training配置值切换，即使在不同CE的skew比较大时，也能够获得最大有效数据窗口，从而快速稳定地实现单channel多die的training配置的快速切换。
Description
技术领域
本发明涉及ONFI PHY训练技术领域，具体为一种基于单Channel多Die的ONFI PHY快速切换训练装置。
背景技术
对于当前市场上的3D NAND Flash颗粒，在同一个package中单个Channel可以支持1到多个die（如1die/channel，2die/channel，4die/channel）。UFS，SSD等实际产品有多种体现形式，如NAND Flash和SOC分开封装，NAND Flash和SOC进行合封。整个系统的稳定工作离不开各种训练，在启动的时候需要做初始化的NAND DCC Training，Read Training和Write Training等一系列训练，对于NV-LPDDR4还需要internal VREFQ training等。
但是对于这种单channel驱动多个die的系统，会导致数据接口(SOC.DQ0~DQ7)到不同的NAND Flash Die（DQ0~DQ7）的延迟不同，即SOC上的DQ0~DQ7到NAND Flash Die0上的DQ0~DQ7，SOC上的DQ0~DQ7到NAND Flash Die1上的DQ0~DQ7，以此类推，均存在一定的skew，随着支持的数据速率越来越高，这个延迟会导致不同die的有效数据窗差异比较大，若仅针对CE0做training，而不做CE1~CE3的training，那么就无法使CE1~CE3的有效数据窗口达到最优。
发明内容
本发明的目的在于提供一种基于单Channel多Die的ONFI PHY快速切换训练装置，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种基于单Channel多Die的ONFI PHY快速切换训练装置，包括：
切换电路，所述切换电路包括检测电路和存储电路，所述检测电路包括四组级联的D触发器、反相器和与门电路，每组的所述D触发器和所述反相器级联，所述D触发器和反相器的输出端均和所述与电路的输入端级联，四组的所述D触发器的输入端依次级联有CE0端、CE1端、CE2端和CE3端，所述检测电路用于检测信号的上升沿或下降沿，以触发相应的操作，所述检测电路还包括编码器，所述编码器的输入端和所述与电路的输出端级联，用于将检测电路产生的4bit的数据转换为2bit的数据；
所述存储电路包括MUX电路和寄存器，所述寄存器的内部包括模板A、模板B和模板C，所述MUX电路的SEL端和所述编码器的输出端级联，用于将所述编码器输出的数据传输到SEL端，控制所述模板A、模板B和模板C的输出，所述寄存器的输出端和所述MUX电路的输入端级联，用于将模板A、模板B和模板C存储的training配置值输出到MUX电路的输入端，所述MUX电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，所述模板A用于将存储的training配置值传输到所述写入校准延迟线，所述模板 B用于将存储的training配置值传输到所述读取校准延迟线，所述模板C用于将存储的training配置值传输到所述读取数据通路先进先出队列。
进一步地，所述模板A、模板B和模板C均包括Entry0、Entry1、Entry2和Entry3，所述模板A、模板B和模板C分别通过Entry0、Entry1、Entry2和Entry3将其training配置值同步输送到对应的所述写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列。
进一步地，所述Entry0、Entry1、Entry2、Entry3的地址信号和CE0、CE1、CE2、CE3的地址信号一一对应。
进一步地，所述模板A、模板B和模板C内的每一die均存储有bit[X:0]的raining配置值，所述bit[X:0]中的X的值根据最长的delay line的长度确定。
进一步地，所述die的层数和CE的数量相对应。
进一步地，所述编码器为组合数字逻辑电路，所述组合数字逻辑电路采用与门电路和非门电路搭建。
进一步地，所述MUX电路为4选1的数字逻辑电路。
与现有技术相比，本发明的有益效果是：
通过将D触发器和反相器级联，D触发器和反相器的输出端均和与电路的输入端级联，D触发器的输入端依次和CE0端、CE1端、CE2端以及CE3端级联，编码器的输入端和与电路的输出端级联，MUX电路的SEL端和编码器的输出端级联，寄存器的输出端和MUX电路的输入端级联， MUX电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，可以弥补不同die之间的skew问题，增加不同die的有效数据窗口，同时实现不同die之间的training配置值切换，整个过程无需固件参与，即使在不同CE的skew比较大时，也能够获得最大有效数据窗口，从而快速稳定地实现单channel多die的training配置的快速切换，且实现不同die配置的动态无感切换。
附图说明
图1为本发明的电路图；
图2为本发明的波形图；
图3为本发明NAND PHY和内存控制器以及NAND Flash之间数据传输示意图；
图4为本发明ONFI PHY和Flash Die的数据传输示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例：
请参阅图1至图4，本发明提供一种技术方案：
一种基于单Channel多Die的ONFI PHY快速切换训练装置，如图1所示，包括：
切换电路，所述切换电路包括检测电路和存储电路，所述检测电路包括四组级联的D触发器、反相器和与门电路，每组的所述D触发器和所述反相器级联，所述D触发器和反相器的输出端均和所述与电路的输入端级联，四组的所述D触发器的输入端依次级联有CE0端、CE1端、CE2端和CE3端，所述检测电路用于检测信号的上升沿或下降沿，以触发相应的操作，所述检测电路还包括编码器，所述编码器的输入端和所述与电路的输出端级联，用于将检测电路产生的4bit的数据转换为2bit的数据；
所述存储电路包括MUX电路和寄存器，所述寄存器的内部包括模板A、模板B和模板C，所述MUX电路的SEL端和所述编码器的输出端级联，用于将所述编码器输出的数据传输到SEL端，控制所述模板A、模板B和模板C的输出，所述寄存器的输出端和所述MUX电路的输入端级联，用于将模板A、模板B和模板C存储的training配置值输出到MUX电路的输入端，所述MUX电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，所述模板A用于将存储的training配置值传输到所述写入校准延迟线，所述模板 B用于将存储的training配置值传输到所述读取校准延迟线，所述模板C用于将存储的training配置值传输到所述读取数据通路先进先出队列。
其中，寄存器通常指的是一种用于存储和处理数据的硬件组件。而模板A、模板B和模板C作为寄存器的模板，是指在设计或描述寄存器的时候使用的一种标准化的格式或模式。模板A、模板B和模板C可以表示寄存器的名称、位宽等。
在上述实施例的基础上，如图1所示，所述模板A、模板B和模板C均包括Entry0、Entry1、Entry2和Entry3，所述模板A、模板B和模板C分别通过Entry0、Entry1、Entry2和Entry3将其training配置值同步输送到对应的所述写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列。
在上述实施例的基础上，如图1所示，所述Entry0、Entry1、Entry2、Entry3的地址信号和CE0、CE1、CE2、CE3的地址信号一一对应。
在上述实施例的基础上，如图1所示，所述模板A、模板B和模板C内的每一die均存储有bit[X:0]的raining配置值，所述bit[X:0]中的X的值根据最长的delay line的长度确定。
在上述实施例的基础上，如图1所示，所述die的层数和CE的数量相对应。
在上述实施例的基础上，所述编码器为组合数字逻辑电路，该组合数字逻辑电路采用与门电路和非门电路搭建，可以将4位的二进制数为0001转换为2位的二进制数为00，将4位的二进制数为0010转换为2位的二进制数为01，将4位的二进制数为0100转换为2位的二进制数为10，将4位的二进制数为1000转换为2位的二进制数为11。
在上述实施例的基础上，所述MUX电路为4选1的数字逻辑电路，所述4选1的数字逻辑电路包括4个输入端,假设4个输入端分别为（Entry0、Entry1、Entr2、Entry3），一个输出端为Y，两个选择信号为S（控制信号S），则选择信号S有四种组合：00、01、10 和 11，当S为00，输出Y为Entry0，当S为01，输出Y为Entry1，当S为10，输出Y为Entry2，当S为11，输出Y为Entry3。
如图3所示，NAND PHY是开放式NAND闪存接口的物理层，负责管理与NAND Flash之间的通信。Memory controller是用于管理系统内存的硬件组件，它负责将数据从SOC传输到内存和从内存传输回SOC。Memory controller通常支持多种内存类型，如DDR内存。NANDPHY是内存控制器和NAND Flash的通信桥梁。在发送方向，负责把Memory controller发送过来的数据转换成满足NAND Flash协议的信号，并发送给NAND Flash；在接收方向，负责把NAND Flash发送过来的数据转换成符合Memory controller和ONFI PHY接口的信号并发送给Memory controller。NAND PHY是用于管理 NAND Flash与SOC之间的通信的硬件组件，且处理物理层面的信号传输和接口协议，NAND PHY和Memory controller保证了SOC和NANDFlash之间的数据传输。
如图3所示，NAND PHY通过调节发送端的delay line，让NAND Flash能够在接收端顺利地采样到控制信号和数据信号；相应地，在NAND PHY端，通过调整内部接收端的延迟线，让NAND PHY能顺利地采样到NAND Flash的输出信号。进而在读写两个方向，系统都能够稳定可靠地工作。
在本实施中，通过自动切换电路，在切换CE时，因为CE属于低速信号，有更多的时间来完成切换操作而不影响系统的正常运行，因而实现无感切换。
在本实施中，图2中clk代表时钟信号，波形“1”代表CE0的输入，波形“2”代表经过register后的高电平或低电平，波形“3”代表检测出来的上升沿或下降沿。
该基于单Channel多Die的ONFIPHY快速切换训练装置的工作原理如下：
如图1和图2以及图4所示，首先利用NAND PHY接收ONFI controller的CE0信号，即通过检测电路获取SOC在访问时的CE0，当检测电路检测到CE0信号被触发，处于下降沿，则说明了系统正在操作对应的NAND Target(即为CE0对应的NAND Target)，CE1、CE2、CE3均未检测到下降沿，说明并未操作对应的NAND Targets，则CE3、CE2、CE1和CE0检测电路产生4bit的数据,对应的二进制数为0001，二进制数0001经过编码器的转换，转换成2bit的数据，对应的二进制数为00，然后编码器将二进制数00输出到MUX电路，由于MUX电路是4选1的数字逻辑电路，当二进制数00作为MUX电路的SEL端，控制模板A/B/C的输出，由于Entry0和CE0对应，则二进制数00控制Entry0，由于模板A、模板B和模板C内的每一Entry(或者称之为条目)均存储有bit[X:0]的training配置值，由于X取值是根据最长的那个delay line的长度决定，比如delay line的长度为8，则X为2，bit[X:0]为bit[2:0]，则bit[2:0]覆盖了0到7的八个不同的值，然后将模板A、模板B和模板C内的Entry0的配置值同步输送到对应的写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列中；同理，当切换到CE1时，即通过检测电路获取SOC在访问时的CE1，当检测电路检测到CE1信号被触发，处于下降沿，则说明了系统正在操作对应的NAND Target(即为CE1对应的NAND Target)，CE0、CE2、CE3均未检测到下降沿，说明并未操作对应的NAND Targets，则CE3、CE2、CE1和CE0产生4bit的数据,对应的二进制数为0010，二进制数0010经过编码器的转换，转换成2bit的数据，对应的二进制数为01，然后编码器将二进制数01输出到MUX电路，由于MUX电路是4选1的数字逻辑电路，当二进制数01作为MUX电路的SEL端，控制模板A/B/C的输出，由于Entry1和CE1对应，则二进制数01控制Entry1，由于模板A、模板B和模板C内的每一Entry(或者称之为条目)均存储有bit[X:0]的training配置值，由于X取值是根据最长的那个delay line的长度决定，比如delay line的长度为8，则X为2，bit[X:0]为bit[2:0]，则bit[2:0]覆盖了0到7的八个不同的值，然后将模板A、模板B和模板C内的Entry1的配置值同步输送到对应的写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列中；同理，当切换到CE2，即通过检测电路获取SOC在访问时的CE2，当检测电路检测到CE2信号被触发，处于下降沿，则说明了系统正在操作对应的NAND Target(即为CE2对应的NAND Target)，CE0、CE1、CE3均未检测到下降沿，说明并未操作对应的NAND Targets，对应的二进制数为0100，二进制数0100经过编码器的转换，转换成2bit的数据，对应的二进制数为10，然后编码器将二进制数10输出到MUX电路，由于MUX电路是4选1的数字逻辑电路，当二进制数10作为MUX电路的SEL端，控制模板A/B/C的输出，由于Entry2和CE2对应，则二进制数10控制Entry2，由于模板A、模板B和模板C内的每一Entry(或者称之为条目)均存储有bit[X:0]的training配置值，由于X取值是根据最长的那个delay line的长度决定，比如delay line的长度为8，则X为2，bit[X:0]为bit[2:0]，则bit[2:0]覆盖了0到7的八个不同的值，然后将模板A、模板B和模板C内的Entry2的配置值同步输送到对应的写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列中；同理，当切换到CE3，即通过检测电路获取SOC在访问时的CE3，当检测电路检测到CE3信号被触发，处于下降沿，则说明了系统正在操作对应的NAND Target(即为CE3对应的NANDTarget)，CE0、CE1、CE2均未检测到下降沿，说明并未操作对应的NAND Targets，对应的二进制数为1000，二进制数1000经过编码器的转换，转换成2bit的数据，对应的二进制数为11，然后编码器将二进制数11输出到MUX电路，由于MUX电路是4选1的数字逻辑电路，当二进制数11作为MUX电路的SEL端，控制模板A/B/C的输出，由于Entry3和CE3对应，则二进制数11控制Entry3，由于模板A、模板B和模板C内的每一Entry(或者称之为条目)均存储有bit[X:0]的training配置值，由于X取值是根据最长的那个delay line的长度决定，比如delay line的长度为8，则X为2，bit[X:0]为bit[2:0]，则bit[2:0]覆盖了0到7的八个不同的值，然后将模板A、模板B和模板C内的Entry3的配置值同步输送到对应的写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列中。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (7)
1.一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，包括：
切换电路，所述切换电路包括检测电路和存储电路，所述检测电路包括四组级联的D触发器、反相器和与门电路，每组的所述D触发器和所述反相器级联，所述D触发器和反相器的输出端均和所述与电路的输入端级联，四组的所述D触发器的输入端依次级联有CE0端、CE1端、CE2端和CE3端，所述检测电路用于检测信号的上升沿或下降沿，以触发相应的操作，所述检测电路还包括编码器，所述编码器的输入端和所述与电路的输出端级联，用于将检测电路产生的4bit的数据转换为2bit的数据；
所述存储电路包括MUX电路和寄存器，所述寄存器的内部包括模板A、模板B和模板C，所述MUX电路的SEL端和所述编码器的输出端级联，用于将所述编码器输出的数据传输到SEL端，控制所述模板A、模板B和模板C的输出，所述寄存器的输出端和所述MUX电路的输入端级联，用于将模板A、模板B和模板C存储的training配置值输出到MUX电路的输入端，所述MUX电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，所述模板A用于将存储的training配置值传输到所述写入校准延迟线，所述模板 B用于将存储的training配置值传输到所述读取校准延迟线，所述模板C用于将存储的training配置值传输到所述读取数据通路先进先出队列。
2.根据权利要求1所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述模板A、模板B和模板C均包括Entry0、Entry1、Entry2和Entry3，所述模板A、模板B和模板C分别通过Entry0、Entry1、Entry2和Entry3将其training配置值同步输送到对应的所述写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列。
3.根据权利要求2所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述Entry0、Entry1、Entry2、Entry3的地址信号和CE0、CE1、CE2、CE3的地址信号一一对应。
4.根据权利要求3所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述模板A、模板B和模板C内的每一die均存储有bit[X:0]的raining配置值，所述bit[X:0]中的X的值根据最长的delay line的长度确定。
5.根据权利要求4所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述die的层数和CE的数量相对应。
6.根据权利要求1所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述编码器为组合数字逻辑电路，所述组合数字逻辑电路采用与门电路和非门电路搭建。
7.根据权利要求1所述的一种基于单Channel多Die的ONFI PHY快速切换训练装置，其特征在于，所述MUX电路为4选1的数字逻辑电路。
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