CN105446699A - 数据帧队列管理方法 - Google Patents

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    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

Abstract

本发明提出的一种数据帧队列管理方法，旨在提供一种实现简单，消耗资源少，无需首尾地址来检索数据帧的管理方法。本发明通过下述技术方案予以实现：数据帧队列管理装置采用标识位来标识帧头帧尾，在数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，将数据帧元素和帧标识一并存入FIFO存储缓冲区；然后通过FPGA的帧计数器统计数据帧队列的帧数，得到帧计数值；数据帧队列管理装置读控制器接收完一帧数据后，通过帧计数器将帧计数值加1，输出一帧数据后，将帧计数值减1；数据帧输出时，数据帧队列管理装置读控制器从FIFO中读取帧标识和数据帧元素中，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。

Description

数据帧队列管理方法
技术领域
本发明关于通信数据传输领域中数据缓存与队列管理的方法。
背景技术
在通信系统中，链路层数据复接时需要将多个上层NDU(Network-layerDataUnit)数据帧封装为物理层传输的LDU(Link-layerDataUnit)数据帧。通常物理层的数据率是恒定的，而来自用户的NDU速率是变化的，需要在通信系统的链路层对NDU数据帧进行缓存，因此需要对数据帧的队列进行管理。传统的数据队列管理通常在CPU中实现。虽然运行于CPU的高级语言在队列管理方面比较成熟，但对于当前通信系统的速率越来越高，实时性越来越强的环境下，采用CPU高级语言对数据帧的队列管理已不在适应。为了提高链路层的速度和减小时延将数据队列管理可以放到现场可编程逻辑门阵列FPGA中实现。虽然采用硬件逻辑电路实现各种功能的FPGA具有并行快速等特点，比较容易实现定长的数据帧队列管理，但其开发语言不如运行CPU上的高级语言灵活。比如，《电子技术应用》2012年38期中公开了《星载交换机中高性能队列管理器的研究与实现》,该方法采用虚拟输出排队机制改善输入缓存中存在的队头阻塞问题；使用前向地址指针pre_addr和后向地址指针nxt_addr控制信元的写入和读出。在FPGA中采用索引结构，建立索引表存储每个数据帧的首地址和尾地址，通过首尾地址来检索数据帧，其能够达到星载交换机的队列时延要求，具有较高的交换性能及稳定性,但实现比较复杂耗费资源也较多。
发明内容
本发明的目的是针对上述现有技术存在的不足之处，提供一种具有实现简单，消耗FPGA资源少，无需首尾地址来检索数据帧的数据队列管理方法。
本发明的上述目的可以通过以下措施来达到，一种数据帧队列管理方法，其特征在于包括如下步骤：采用FPGA内部先进先出FIFO存储缓冲区存储数据帧；数据帧队列管理装置采用标识位来标识帧头帧尾，在数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，数据帧队列管理装置将数据帧元素和帧标识一并存入FIFO存储缓冲区；然后通过FPGA的帧计数器统计数据帧队列的帧数，得到帧计数值；数据帧队列管理装置读控制器接收完一帧数据后，通过帧计数器将帧计数值加1，输出一帧数据后，将帧计数值减1；数据帧输出时，数据帧队列管理装置读控制器从FIFO中读取帧标识和数据帧元素中，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。
本发明相比于现有技术具有如下有益效果。
实现简单。本发明的数据帧队列管理,采用FPGA内部先进先出FIFO存储缓冲区存储数据帧，实现简单。
消耗FPGA资源少。本发明采用读控制器数据帧队列接收完一帧数据后，帧计数器将帧计数值加1，本发明的数据帧队列管理装置输出一帧数据后，将帧计数值减1，数据帧输出时，读控制器从FIFO中读取帧标识和数据帧元素中，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。由于FPGA内部FIFO的位宽为9N比特，通常数据帧位宽为8N(N为自然数)，多余的N比特被浪费掉，本发明巧妙的利用多余的比特存储标识位，因此节省了FPGA资源。
无需首尾地址来检索数据帧。本发明的数据帧队列管理装置采用标识位来标识帧头帧尾，数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，将数据帧元素和帧标识一并存入FIFO存储缓冲区；然后通过FPGA的帧计数器统计数据帧队列的帧数，得到帧计数值；不需要通过首地址和尾地址来索引帧头和帧尾，因此可以适用于定长或者变长的数据帧队列管理。
附图说明
图1是本发明数据帧队列管理装置数据帧队列输入输出流程示意图。
图2是本发明数据帧队列在FPGA内部FIFO存储的数据结构。
图3是本发明帧标识为2比特时FPGA内部FIFO存储的数据结构示例。
图4是本发明帧标识为1比特时FPGA内部FIFO存储的数据结构示例。
图5本发明数据帧队列管理装置在FPGA内的实现框图。
图6是本发明数据帧队列的输入时序图。
图7是本发明数据帧队列的输出时序图。
具体实施方式
下面结合附图及具体实施例对本发明再作进一步详细说明。
根据本发明，采用FPGA内部先进先出FIFO存储缓冲区存储数据帧；数据帧队列采用标识位来标识帧头帧尾，采用FPGA内部FIFO实现数据帧的存储，数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，数据帧元素和帧标识一并存入FIFO内部，采用FPGA实现计数器统计数据帧队列的帧数得到帧计数值，数据帧队列接收完一帧数据将帧计数值加1，输出一帧数据后将帧计数值减1，数据帧输出时从FIFO中读取帧标识和数据帧元素，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。帧计数器为FPGA内部逻辑构建的一个计数器，帧计数器检查到帧写结束信号上升沿时计数器加1，帧计数器检查到帧读结束信号上升沿时计数器减1。
参阅图1。在数据帧队列管理中，数据帧的输入输出流程如所述，在数据帧队列输入流程中，当有数据输入时，数据帧队列管理装置将数据帧的元素和帧标识组合后写入FIFO，并判断数据帧是否输入完成，如果未完成则继续将数据帧元素和帧结束标志写入FIFO,如果一个数据帧写完帧计数值加1；在数据帧队列输出流程中，当数据帧队列接收到帧输出数据请求并且帧计数值大于0时，数据帧队列管理装置的读控制器从FIFO中读取数据帧元素和帧标识，否则数据帧队列处于等待状态，数据帧队列通过帧标识判断从FIFO中读取的数据元素是否为帧头，如果不是帧头则继续读取下一个数据帧的元素和帧标识，直到找到帧头，如果是帧头将帧头输出并从FIFO中读取下一个数据帧的元素和帧标识，并且通过帧标识判断该元素是否为帧尾，如果不是帧尾继续读取下一个数据帧的元素和帧标识直到找到数据帧尾，如果找到帧尾输出帧尾并将帧计数值减1。
参阅图2、图3。FIFO中的数据结构包括数据元素和帧标识，数据元素包括：帧1元素1、帧1元素2、帧1元素3…帧1元素N-1、帧1元素N，帧2元素1、帧2元素2、帧2元素N…；帧标识包括：帧1标识1、帧1标识2、帧1标识3…帧1标识N-1、帧1标识N，帧2标识1、帧2标识2、帧2标识3…帧2标识N…。数据帧队列管理装置将数据帧的元素和帧标识组合后写入FIFO，在写入FIFO前将数据帧的元素和帧标识合并为一个数据，不同的数据帧在FIFO中连续存储。
数据帧由若干元素构成，一个元素可能是一字节或者其它任意比特的数据，数据帧的第一个元素称为帧头，数据帧的最后一个元素为帧尾。
帧标识用来区分数据帧的帧头和帧尾，帧标识为M比特宽度的二进制数据，其中，M为自然数。
帧标识宽度M大于等于2时，数据帧队列管理装置采从M比特帧标识组成的数据中任意选择三个分别标识帧头、帧尾和其它数据元素，例如帧标识为2比特时，可以但不限于选择二进制的00表示帧头，二进制的01表示帧尾，二进制的11表示其它元素,，帧标识为2比特时FPGA内部FIFO存储的数据结构，采用二进制帧标识00、11、11…11、01、00、11…对应帧头帧1元素1、帧1元素2、帧1元素3…帧1元素N-1、帧尾帧1元素N，帧头帧2元素1、帧2元素2…。
帧标识宽度M等于1时，帧标识只有1比特数据，其组成的二进制数据只能表示“0”、“1”两个状态。数据帧队列管理装置采用相邻数据帧元素对应的帧标识的组合来区分帧头，帧尾和其它数据元素，比如但不限于采用帧头的数据元素对应的帧标识和其后相邻的一个帧标识位两比特为二进制的10表示帧头，帧尾的数据元素对应的帧标识和在前相邻的一个帧标识位两比特为二进制的11表示帧尾，其余数据帧元素对应的帧标识为0，如图4所述，帧标识为1比特时FPGA内部FIFO存储的数据结构，包括，帧标识1、0、0、0、1、1、1、0、…，对应帧元素：帧头帧1元素1、帧1元素2、帧1元素3…帧1元素N-1、帧尾帧1元素N，帧头帧2元素1、帧2元素2…。数据队列管理中根据帧标识判断帧头的方法如下：
1、若帧标识大于等于2比特，则比较从FIFO中读取出的帧标识位和帧头标识位是否相同，若相同则判定为帧头。比如采用图3所示的帧标识为二进制的00表示帧头，从FIFO中读取的帧标识位为二进制的00，则表示当前帧数据元素为帧头。
2、若帧标识为1比特，则比较相邻两个比特的帧标识和帧头标识位是否相同，若相同则判定为帧头。比如采用图4所示相邻两个比特标识位为二进制的10表示帧头，若从FIFO中读取的相邻两个比特帧标识位为二进制的10，则表示前一个帧数据元素为帧头。
数据队列管理中根据帧标识判断帧尾的方法如下：
1、若帧标识大于等于2比特，则比较从FIFO中读取出的帧标识位和帧尾标识位是否相同，若相同则判定为帧尾。比如采用图3所示的帧标识为二进制的01表示帧尾，若从FIFO中读取的帧标识位为二进制的01，则表示当前帧数据元素为帧尾。
2、若帧标识为1比特，则比较相邻两个比特的帧标识和帧尾标识位是否相同，若相同则判定为帧尾。比如采用图4所示相邻两个比特标识位为二进制的11表示帧尾，若从FIFO中读取的相邻两个比特帧标识位为二进制的11，则表示当前一个帧数据元素为帧尾。
以下所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的包含范围值内。
参阅图5。在FPGA中，FIFO采用FPGA内部的软核实现，FIFO输入输出位宽配置为帧元素位宽+帧标识位宽。FIFO相连读控制器，读控制器连接帧计数器，外部输入的帧元素写使能信号和帧标识+帧元素总线信号线输入FIFO，读控制器向FIFO输出FIFO读使能，FIFO向读控制器输出FIFO读数据，外部输入的帧写结束信号线连接到帧计数器，帧计数器向读控制器输出帧计数值，读控制器根据外部输入的帧数据读请求信号、将帧数据使能输出信号和帧数据输出信号输出到外部，读控制器通过帧读结束输出信号直接反馈至帧计数器完成数据帧队列。
参阅图6。数据帧队列的输入信号时序帧标识和数据帧元素组合为总线，按照FIFO时序：时钟、数据帧使能、帧标识位宽+帧元素位宽一起写入FPGA内部FIFO，每一个时钟写入一个数据，帧写结束信号输入到帧计数器，当外部输入帧写结束信号有效时，帧写结束信号高有效，帧计数器检测到帧结束信号上升沿将帧计数器值加1。
参阅图7。数据帧队列的输出信号时序包括时钟信号、帧读数据请求信号、数据帧使能输出信号、数据帧输出信号和帧结束信号。数据帧队列收到数据帧读数据请求时，从FPGA内部FIFO中读取数据帧按照FIFO时序输出，数据帧使能输出信号表示数据帧数据输出信号有效，一帧数据输出结束后将输出帧结束信号拉一个高脉冲，表示数据帧结束。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的包含范围值内。

Claims (9)

1.一种数据帧队列管理方法，其特征在于包括如下步骤：采用FPGA内部先进先出FIFO存储缓冲区存储数据帧；数据帧队列管理装置采用标识位来标识帧头帧尾，在数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，数据帧队列管理装置将数据帧元素和帧标识一并存入FIFO存储缓冲区；然后通过FPGA的帧计数器统计数据帧队列的帧数，得到帧计数值；数据帧队列管理装置读控制器接收完一帧数据后，通过帧计数器将帧计数值加1，输出一帧数据后，将帧计数值减1；数据帧输出时，数据帧队列管理装置读控制器从FIFO中读取帧标识和数据帧元素中，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。
2.如权利要求1所述的数据帧队列管理方法，其特征在于：在数据帧队列管理中，当有数据输入时，数据帧队列管理装置将数据帧的元素和帧标识组合后写入FIFO，并判断数据帧是否输入完成，如果未完成则继续将数据帧元素和帧结束标志写入FIFO,如果一个数据帧写完帧计数值加1。
3.如权利要求1所述的数据帧队列管理方法，其特征在于：在数据帧队列输出流程中，当数据帧队列接收到帧输出数据请求并且帧计数值大于0时，数据帧队列管理装置的读控制器从FIFO中读取数据帧元素和帧标识，否则数据帧队列处于等待状态，数据帧队列通过帧标识判断从FIFO中读取的数据元素是否为帧头，如果不是帧头则继续读取下一个数据帧的元素和帧标识，直到找到帧头，如果是帧头将帧头输出并从FIFO中读取下一个数据帧的元素和帧标识，并且通过帧标识判断该元素是否为帧尾，如果不是帧尾继续读取下一个数据帧的元素和帧标识直到找到数据帧尾，如果找到帧尾输出帧尾并将帧计数值减1。
4.如权利要求1所述的数据帧队列管理方法，其特征在于：FIFO中的数据结构包括数据元素和帧标识，数据元素包括：帧1元素1、帧1元素2、帧1元素3…帧1元素N-1、帧1元素N，帧2元素1、帧2元素2、帧2元素N…；帧标识包括：帧1标识1、帧1标识2、帧1标识3…帧1标识N-1、帧1标识N，帧2标识1、帧2标识2、帧2标识3…帧2标识N…。
5.如权利要求1所述的数据帧队列管理方法，其特征在于：数据帧队列管理装置将数据帧的数据元素和帧标识组合后写入FIFO，在写入FIFO前将数据帧的元素和帧标识合并为一个数据，不同的数据帧在FIFO中连续存储。
6.如权利要求4所述的数据帧队列管理方法，其特征在于：帧标识用来区分数据帧的帧头和帧尾，帧标识为M比特宽度的二进制数据，其中，M为自然数。
7.如权利要求5所述的数据帧队列管理方法，其特征在于：帧标识宽度M大于等于2时，数据帧队列管理装置采从M比特帧标识组成的数据中任意选择三个分别标识帧头、帧尾和其它数据元素；当帧标识为2比特时，二进制的00表示帧头，二进制的01表示帧尾，二进制的11表示其它元素,帧标识为2比特时FPGA内部FIFO存储的数据结构，采用二进制帧标识00、11、11…11、01、00、11…对应帧头帧1元素1、帧1元素2、帧1元素3…帧1元素N-1、帧尾帧1元素N，帧头帧2元素1、帧2元素2…。
8.如权利要求5所述的数据帧队列管理方法，其特征在于：帧标识宽度M等于1时，帧标识只有1比特数据，帧标识代表的二进制数据只能表示“0”、“1”两个状态；数据帧队列管理装置采用相邻数据帧元素对应的帧标识的组合来区分帧头、帧尾和其它数据元素；帧头的数据元素对应的帧标识和其后相邻的一个帧标识位两比特为二进制的10表示帧头，帧尾的数据元素对应的帧标识和在前相邻的一个帧标识位两比特为二进制的11表示帧尾，其余数据帧元素对应的帧标识为0，帧标识为1比特时FPGA内部FIFO存储的数据结构，包括，帧标识1、0、0、0、1、1、1、0、…，对应帧元素：帧头帧1元素1、帧1元素2、帧1元素3…帧1元素N-1、帧尾帧1元素N，帧头帧2元素1、帧2元素2…。
9.如权利要求1所述的数据帧队列管理方法，其特征在于：FIFO采用FPGA内部的软核实现，FIFO输入输出位宽配置为帧元素位宽+帧标识位宽，其中，FIFO相连读控制器，读控制器连接帧计数器，外部输入的帧元素写使能信号和帧标识+帧元素总线信号线输入FIFO，读控制器向FIFO输出FIFO读使能，FIFO向读控制器输出FIFO读数据，外部输入的帧写结束信号线连接到帧计数器，帧计数器向读控制器输出帧计数值，读控制器根据外部输入的帧数据读请求信号、将帧数据使能输出信号和帧数据输出信号输出到外部，读控制器通过帧读结束输出信号直接反馈至帧计数器完成数据帧队列。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108108148A (zh) * 2016-11-24 2018-06-01 舒尔电子(苏州)有限公司 一种数据处理方法和装置
CN108259381A (zh) * 2016-12-29 2018-07-06 航天信息股份有限公司 数据帧处理方法、装置及车载单元
CN108958501A (zh) * 2017-05-23 2018-12-07 龙芯中科技术有限公司 字符录入、输出方法和装置、可读存储介质及电子设备
CN112152753A (zh) * 2019-06-28 2020-12-29 北京京东尚科信息技术有限公司 一种与下位机传输数据的方法及装置
CN112559198A (zh) * 2019-09-10 2021-03-26 北京东土科技股份有限公司 总线数据存储到存储器上的方法、存储装置及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1798091A (zh) * 2004-12-30 2006-07-05 中兴通讯股份有限公司 一种提高sdram处理带宽的方法
CN1863132A (zh) * 2005-11-23 2006-11-15 华为技术有限公司 一种缓存管理系统与方法
CN1984031A (zh) * 2005-12-14 2007-06-20 中兴通讯股份有限公司 一种实现数据包模式到信元帧模式转换的装置及其方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1798091A (zh) * 2004-12-30 2006-07-05 中兴通讯股份有限公司 一种提高sdram处理带宽的方法
CN1863132A (zh) * 2005-11-23 2006-11-15 华为技术有限公司 一种缓存管理系统与方法
CN1984031A (zh) * 2005-12-14 2007-06-20 中兴通讯股份有限公司 一种实现数据包模式到信元帧模式转换的装置及其方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108108148A (zh) * 2016-11-24 2018-06-01 舒尔电子(苏州)有限公司 一种数据处理方法和装置
CN108108148B (zh) * 2016-11-24 2021-11-16 舒尔电子(苏州)有限公司 一种数据处理方法和装置
CN108259381A (zh) * 2016-12-29 2018-07-06 航天信息股份有限公司 数据帧处理方法、装置及车载单元
CN108958501A (zh) * 2017-05-23 2018-12-07 龙芯中科技术有限公司 字符录入、输出方法和装置、可读存储介质及电子设备
CN108958501B (zh) * 2017-05-23 2022-06-21 龙芯中科(山西)技术有限公司 字符录入、输出方法和装置、可读存储介质及电子设备
CN112152753A (zh) * 2019-06-28 2020-12-29 北京京东尚科信息技术有限公司 一种与下位机传输数据的方法及装置
CN112559198A (zh) * 2019-09-10 2021-03-26 北京东土科技股份有限公司 总线数据存储到存储器上的方法、存储装置及存储介质

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