CN1984031A - 一种实现数据包模式到信元帧模式转换的装置及其方法 - Google Patents
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Abstract
本发明公开了一种实现数据包模式到信元帧模式转换的装置及其方法，适用于通讯领域，该装置包括：数据包接收模块，用于接收外部网络传来的数据包，在该数据包的头和尾填写标志，并存入数据包FIFO中；信元帧生成模块，用于读取数据包FIFO中的数据并根据系统设定的信元帧大小组装成信元帧，并存入SRAM模块中；信元帧FIFO模块，用于实现所述信元帧缓冲，并对SRAM状态进行管理，将所述SRAM模块虚拟成FIFO存储器；及信元帧发送模块，用于从所述信元帧FIFO模块读取信元帧并发送到下一级系统。采用本发明达到了快速数据转发和简化系统设计效果，节省了FPGA内部SRAM资源，提高了系统资源利用率。
Description
技术领域
本发明涉及通讯领域，特别是涉及一种该领域中数据从数据包模式到信元帧模式转发的方法，实现不同数据模式之间的数据转发。
背景技术
在通信系统中，不同的芯片存在不同的数据传输模式，归结起来有两种：一种是基于包传输，另一种是基于信元帧传输。这两种模式最大的区别在于数据包(Data Packet)模式有专用信号指示，包括：包开始信号SOP(Start OfPackage)、包结束信号EOP(End Of Package)和数据有效信号ENA(Enable)(如图1所示)；而信元帧(Cell Framer)模式将完整的包拆分成为更小的单位信元(Cell)传输，信元帧由信元头CH(Cell Header)和信元载荷CP(Cell Payload)组成(如图2所示)，帧信息加入CH中，标志该信元在包中所处的位置、包的性质、信元长度和信元通道，CH主要由Type(信元类型)和Length(信元长度)组成，接收侧根据CH恢复出完整的数据包。
目前，实现数据从数据包模式到信元帧模式转换的现有方法采用两个FIFO(First-In First-Out，先进先出)队列实现，一个FIFO队列用来存信元帧的CP，另一个用来存CH部分，该方法首先要分别生成CH和CP，并存入各自对应的FIFO中，在接收侧能接收信元的时候，发送侧首先要读取信元头CH，再分析CH，根据CH的内容去读取CP。该方法需要两个FIFO，系统复杂，操作繁琐，影响系统稳定性。
发明内容
本发明所要解决的技术问题在于提供一种实现数据包模式到信元帧模式转换的装置及其方法，用于克服现有技术中存在的系统复杂，操作繁琐，影响系统稳定性等问题和缺陷。
为了实现上述目的，本发明提供了一种实现数据包模式到信元帧模式转换的装置，适用于通讯领域，其特征在于，包括：
一数据包接收模块，用于接收外部网络传过来的数据包，在该数据包的头和尾填写标志，并存入一数据包FIFO中；
一信元帧生成模块，用于读取所述数据包FIFO中的数据包并根据系统设定的信元帧大小组装成一信元帧，并存入一SRAM模块中；
一信元帧FIFO模块，用于实现所述信元帧的缓冲，并对SRAM状态进行管理，将所述SRAM模块虚拟成一FIFO存储器；及
一信元帧发送模块，用于从所述信元帧FIFO模块读取信元帧并发送到下一级系统。
所述的实现数据包模式到信元帧模式转换的装置，其中，所述数据包接收模块又包括一数据包总线接口、一数据包生成模块和所述数据包FIFO；
所述数据包总线接口用作数据包进入FPGA的数据通道；
所述数据包生成模块用于根据所述数据包总线接口的SOP、EOP和ENA信号接收数据，并在数据包中加入数据包头和数据包尾标志，生成适宜于下一级处理的数据包格式，再将生成的数据包存入所述数据包FIFO中；
所述SOP为包开始信号，所述EOP为包结束信号，所述ENA为数据有效信号。
所述的实现数据包模式到信元帧模式转换的装置，其中，所述信元帧生成模块又包括一信元生成模块和一写SRAM地址控制模块；
所述信元生成模块用于从所述数据包FIFO中读取数据包，将该数据包分割，生成信元头和信元载荷，组装成一个完整的信元帧，并在每个所述信元帧的起始和结束打上标志，再将所述信元帧存入所述SRAM模块中；
所述写SRAM地址控制模块用于配合所述信元生成模块生成信元头和信元载荷的写SRAM地址。
所述的实现数据包模式到信元帧模式转换的装置，其中，所述信元帧FIFO模块又包括所述SRAM模块和一SRAM管理模块；其中
所述SRAM模块用作一个FPGA内部SRAM，具有作为信元帧的起始标志的数据校验位；
所述SRAM管理模块用于将所述SRAM模块虚拟成一个FIFO存储器，生成读SRAM地址、FIFO空满标志和读写SRAM允许标志。
所述的实现数据包模式到信元帧模式转换的装置，其中，所述信元帧发送模块又包括一信元帧读取模块和一信元总线接口；
所述信元帧读取模块用于根据所述信元帧FIFO模块的读写SRAM允许标志一次性读取一个完整的信元帧；
所述信元总线接口用于将所述完整的信元帧发送到下一级芯片。
为了实现上述目的，本发明提供了一种利用所述装置实现数据包模式到信元帧模式转换的方法，适用于通讯领域，其特征在于，包括步骤：
步骤610，数据包接收模块接收外部网络传过来的数据包，在该数据包的头和尾填写标志，并存入数据包FIFO中；
步骤620，信元帧生成模块读取所述数据包FIFO中的数据包，根据系统设定的信元帧大小组装成信元帧，并存入SRAM模块中；
步骤630，信元帧FIFO模块实现所述信元帧缓冲，并对SRAM状态进行管理，将所述SRAM模块虚拟成FIFO存储器；及
步骤640，信元帧发送模块从所述信元帧FIFO模块读取信元帧并发送到下一级系统。
所述的实现数据包模式到信元帧模式转换的方法，其中，所述步骤610中，根据SOP和EOP信号在该数据包的头和尾填写标志；所述SOP为包开始信号，所述EOP为包结束信号。
所述的实现数据包模式到信元帧模式转换的方法，其中，所述步骤620中，还包括判断所述信元生成模块是否继续查询所述数据包FIFO和所述SRAM管理模块的步骤；若所述数据包FIFO包含一个或多个完整的数据包且所述SRAM管理模块允许向所述SRAM模块写入数据时，则停止查询，若否继续查询。
所述的实现数据包模式到信元帧模式转换的方法，其中，所述步骤620中，还包括所述信元生成模块从所述数据包FIFO中按字不断读取数据包，按所述SRAM地址控制模块生成的SRAM地址存入所述SRAM模块，并对信元长度计数的步骤。
所述的实现数据包模式到信元帧模式转换的方法，其中，所述步骤620中，还包括将该数据包分割，生成信元头和信元载荷的步骤。
所述的实现数据包模式到信元帧模式转换的方法，其中，所述步骤620中，还包括在所述信元头定义整个信元的类型、长度及设置信元起始标志位及将该信元头写入SRAM模块的步骤。
所述的实现数据包模式到信元帧模式转换的方法，其中，所述步骤640中，所述信元帧发送模块根据所述信元头的信息读出信元帧。
本发明提供的一种简单地址控制实现数据包模式到信元帧模式转换的方法和装置，解决了现有技术中存在的系统复杂，操作繁琐，影响系统稳定性等问题和缺陷；与现有技术相比，本发明的有益效果在于：
采用本发明所述方法和装置，取得了使用地址控制直接对信元帧FIFO模块中的SRAM操作，实现将信元头CH和信元载荷CP放在同一FIFO中的进步，达到了快速数据转发和简化系统设计效果，节省了FPGA(FieldProgrammable Gate Array，现场可编程逻辑阵列)内部SRAM(Static RandomAccess Memory，静态随机存储器)资源，提高了系统资源利用率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为数据包传输模式的时序图；
图2为信元帧传输模式的时序图；
图3为本发明的模块结构图；
图4为本发明的数据标志位说明图；
图5为本发明的数据处理流程图。
具体实施方式
下面结合附图对简单地址控制实现数据包模式到信元帧模式转换的方法和装置的实施作进一步的详细描述。
请参阅图3所示，为本发明的模块结构图。结合图4所示，该模块结构为本发明简单地址控制实现数据包模式到信元帧模式转换的装置，包括以下模块：
数据包接收模块301，用于接收外部网络传过来的数据，并在数据包的头和尾填写标志，存入数据包FIFO中，其包括数据包总线接口302、数据包生成模块303和数据包FIFO304。其中，数据包总线接口302是数据包进入FPGA的数据通道，数据包生成模块303根据数据包总线接口302的SOP、EOP和ENA信号接收数据，并在数据包中加入数据包头和数据包尾标志，生成适宜于下一级处理的数据包格式(如图4所示)，然后将生成的数据包存入数据包FIFO304中。
信元帧生成模块305，用于读取数据包FIFO304中的数据包并根据系统设定的信元大小组装信元，存入SRAM中，其包括信元生成模块306和写SRAM(静态存储器)地址控制模块307。其中，信元生成模块306从数据包FIFO304中读取数据包，将数据包分割，生成信元头CH和信元载荷CP，组装成一个完整的信元帧，并在每个信元帧的起始和结束打上标志位(标志位定义与数据包的起始和结束标志位定义相同，参见图4所示)，然后将信元帧存入SRAM模块309中；写SRAM地址控制模块307配合信元生成模块306生成信元头CH和信元载荷CP的写SRAM地址。
信元帧FIFO模块308，用于实现信元帧缓冲，并对SRAM状态进行管理，将SRAM虚拟成一个FIFO存储器，其包括SRAM模块309和SRAM管理模块310。信元帧FIFO模块308是一个虚拟的FIFO，对于信元帧生成模块305来说，信元帧FIFO模块308是一个SRAM，写地址可以控制；而对于信元帧发送模块311来说，信元帧FIFO模块308是一个标准的FIFO，读地址不可控制。其中，SRAM模块309是一个FPGA内部SRAM，具有数据校验位，可以作为信元帧的起始标志；SRAM管理模块310是将SRAM模块309虚拟成一个FIFO，它完成生成读SRAM地址、FIFO空满标志和读写SRAM允许标志等功能。
信元帧发送模块311，用于从信元帧FIFO模块308读取信元帧并发送到下一级系统，其包括信元帧读取模块312和信元总线接口313。其中，信元帧读取模块312是根据信元帧FIFO模块308的读写SRAM标志一次性读取一个完整的信元帧，信元总线接口313是将完整的信元帧发送到下一级芯片。
请参阅图4所示，为本发明的数据标志位说明图。在该图中，数据标志位包括标志数据包的头和尾，由bit16、bit17组成，其定义为：00表示数据包中间字，01表示数据包起始字，10表示数据包结束字，11表示数据包结束而且有误。
请参阅图5所示，为本发明的数据处理流程图。该流程图包括如下步骤：
步骤1，首先，查询ENA信号；
步骤2，判断ENA信号是否等于1，若否，返回步骤1；若是，继续步骤3；
步骤3，判断SOP信号是否等于1，若否，则转步骤5；若是，继续步骤4；
步骤4，将标志位设置为01，并转步骤8；
步骤5，判断EOP信号是否等于1，若否，则转步骤7；若是，继续步骤6；
步骤6，将标志位设置为10，并转步骤8；
步骤7，将标志位设置为00；
步骤8，接收数据并与标志位组成新的数据存入缓存器，继续步骤9或步骤10；
步骤9，返回步骤1；
步骤10，查询FIFO的状态；
步骤11，判断是否有一个完整包？若否，返回步骤10；若是，继续步骤12；
步骤12，进行写SRAM地址处理；
步骤13，从FIFO中读取一个字并存入SRAM，写地址加1；
步骤14，进一步判断包结束标志是否为1？若是，转步骤16；若否，继续步骤15；
步骤15，进一步判断是否达到最大长度？若否，返回步骤13；若是，继续步骤16；
步骤16，组装信元头并存入SRAM；
步骤17，进一步判断是否读完一个数据包？若否，返回步骤13；若是，返回步骤10。
下面进一步详细描述并分析图5中对于进入本发明的数据包处理的步骤，同时结合图3所示，具体包括：
步骤1：接收数据包，数据包接收模块301检测到ENA信号为高时，开始接收总线上的数据，并根据SOP和EOP信号对存入数据包FIFO304的数据进行标记，当EOP为1的时候，标志位为2’b10，当SOP为1的时候，标志位为2’b01，否则其他数据的标志位都为2’b00。数据包FIFO304收到一个完整数据包后，设置标志信号，向信元帧生成模块305发出通知读取数据包进行处理。
步骤2，信元生成模块306不断查询数据包FIFO304和SRAM管理模块310，如果数据包FIFO304中至少有一个完整的数据包并且SRAM管理模块310允许向SRAM模块309写入数据则进入步骤3处理，否则继续查询状态。
步骤3，将SRAM地址控制模块307当前的地址值存到一个头地址变量中，SRAM地址控制模块307对SRAM地址进行加1操作。
步骤4，信元生成模块306从数据包FIFO304中按字不断读取，按SRAM地址控制模块307生成的SRAM地址存入SRAM模块309，并对信元长度计数Counter(计数器)，直到当Counter值达到系统设置的最大信元长度或者检测到包标志位为2’b10停止，并在最后一个字加上标志位(标志位定义与数据包标志位定义相同)2’b10，进入步骤5处理。同时SRAM地址控制模块307不断对SRAM地址进行加1操作，生成写SRAM地址。在读取数据的时候，如果检测到包标志位为2’b01，则设置头标志Packet_Head(包头)为1，否则置0。
步骤5，SRAM地址控制模块307将当前的地址值存到一个尾地址变量中，并将当前地址设置为头地址变量值。
步骤6，信元生成模块306生成信元头CH，信元头CH的Type字段根据从数据包FIFO304读取的最后一个字的标志位和Packet_Head填充，信元头CH的Length字段根据Counter值填充，在信元头CH字的标志位设置为2’b01，然后将整个信元头CH字按SRAM地址控制模块307提供的地址写入SRAM模块309中。
步骤7，SRAM地址控制模块307将当前的地址值设置为尾地址变量值。进入步骤2，继续查询数据包FIFO304和SRAM管理模块310。
步骤8，SRAM管理模块310对SRAM模块309进行管理，记录SRAM模块309中字空间和信元数，当收到一个完整的信元帧后，设置标志位等待信元帧读取模块312查询，当信元帧读取模块312读取信元帧的时候生成读取SRAM模块309地址。
步骤9，信元帧读取模块312不断查询SRAM管理模块310，当查询到SRAM模块309中有一个完整的信元帧时，读取SRAM模块309，直到检测到信元标志位为2’b01停止。将信元帧通过信元总线接口313发送到下一级系统。完成整个数据包到信元帧的转发。
采用本发明所述方法和装置，取得了使用地址控制直接对信元帧FIFO模块中的SRAM操作，实现将信元头CH和信元载荷CP放在同一FIFO中的进步，达到了快速数据转发和简化系统设计效果，节省了FPGA内部SRAM资源，提高了系统资源利用。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (12)
1、一种实现数据包模式到信元帧模式转换的装置，适用于通讯领域，其特征在于，包括：
一数据包接收模块，用于接收外部网络传过来的数据包，在该数据包的头和尾填写标志，并存入一数据包FIFO中；
一信元帧生成模块，用于读取所述数据包FIFO中的数据包并根据系统设定的信元帧大小组装成一信元帧，并存入一SRAM模块中；
一信元帧FIFO模块，用于实现所述信元帧的缓冲，并对SRAM状态进行管理，将所述SRAM模块虚拟成一FIFO存储器；及
一信元帧发送模块，用于从所述信元帧FIFO模块读取信元帧并发送到下一级系统。
2、根据权利要求1所述的实现数据包模式到信元帧模式转换的装置，其特征在于，所述数据包接收模块又包括一数据包总线接口、一数据包生成模块和所述数据包FIFO；
所述数据包总线接口用作数据包进入FPGA的数据通道；
所述数据包生成模块用于根据所述数据包总线接口的SOP、EOP和ENA信号接收数据，并在数据包中加入数据包头和数据包尾标志，生成适宜于下一级处理的数据包格式，再将生成的数据包存入所述数据包FIFO中；
所述SOP为包开始信号，所述EOP为包结束信号，所述ENA为数据有效信号。
3、根据权利要求1或2所述的实现数据包模式到信元帧模式转换的装置，其特征在于，所述信元帧生成模块又包括一信元生成模块和一写SRAM地址控制模块；
所述信元生成模块用于从所述数据包FIFO中读取数据包，将该数据包分割，生成信元头和信元载荷，组装成一个完整的信元帧，并在每个所述信元帧的起始和结束打上标志，再将所述信元帧存入所述SRAM模块中；
所述写SRAM地址控制模块用于配合所述信元生成模块生成信元头和信元载荷的写SRAM地址。
4、根据权利要求1所述的实现数据包模式到信元帧模式转换的装置，其特征在于，所述信元帧FIFO模块又包括所述SRAM模块和一SRAM管理模块；其中
所述SRAM模块用作一个FPGA内部SRAM，具有作为信元帧的起始标志的数据校验位；
所述SRAM管理模块用于将所述SRAM模块虚拟成一个FIFO存储器，生成读SRAM地址、FIFO空满标志和读写SRAM允许标志。
5、根据权利要求4所述的实现数据包模式到信元帧模式转换的装置，其特征在于，所述信元帧发送模块又包括一信元帧读取模块和一信元总线接口；
所述信元帧读取模块用于根据所述信元帧FIFO模块的读写SRAM允许标志一次性读取一个完整的信元帧；
所述信元总线接口用于将所述完整的信元帧发送到下一级芯片。
6、一种利用权利要求1所述装置实现数据包模式到信元帧模式转换的方法，适用于通讯领域，其特征在于，包括步骤：
步骤610，数据包接收模块接收外部网络传过来的数据包，在该数据包的头和尾填写标志，并存入数据包FIFO中；
步骤620，信元帧生成模块读取所述数据包FIFO中的数据包，根据系统设定的信元帧大小组装成信元帧，并存入SRAM模块中；
步骤630，信元帧FIFO模块实现所述信元帧缓冲，并对SRAM状态进行管理，将所述SRAM模块虚拟成FIFO存储器；及
步骤640，信元帧发送模块从所述信元帧FIFO模块读取信元帧并发送到下一级系统。
7、根据权利要求6所述的实现数据包模式到信元帧模式转换的方法，其特征在于，所述步骤610中，根据SOP和EOP信号在该数据包的头和尾填写标志；所述SOP为包开始信号，所述EOP为包结束信号。
8、根据权利要求6或7所述的实现数据包模式到信元帧模式转换的方法，其特征在于，所述步骤620中，还包括判断所述信元生成模块是否继续查询所述数据包FIFO和所述SRAM管理模块的步骤；若所述数据包FIFO包含一个或多个完整的数据包且所述SRAM管理模块允许向所述SRAM模块写入数据时，则停止查询，若否继续查询。
9、根据权利要求6或7所述的实现数据包模式到信元帧模式转换的方法，其特征在于，所述步骤620中，还包括所述信元生成模块从所述数据包FIFO中按字不断读取数据包，按所述SRAM地址控制模块生成的SRAM地址存入所述SRAM模块，并对信元长度计数的步骤。
10、根据权利要求6或7所述的实现数据包模式到信元帧模式转换的方法，其特征在于，所述步骤620中，还包括将该数据包分割，生成信元头和信元载荷的步骤。
11、根据权利要求10所述的实现数据包模式到信元帧模式转换的方法，其特征在于，所述步骤620中，还包括在所述信元头定义整个信元的类型、长度及设置信元起始标志位及将该信元头写入SRAM模块的步骤。
12、根据权利要求11所述的实现数据包模式到信元帧模式转换的方法，其特征在于，所述步骤640中，所述信元帧发送模块根据所述信元头的信息读出信元帧。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20141214 |
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