CN105074681A - 存储器接口偏移信令 - Google Patents

Abstract

一种存储器接口包括被配置用于将可变延迟施加于数据信号的一部分以及将可变延迟施加于数据选通信号的电路。经延迟的数据选通信号对所述数据信号的经延迟部分采样。通过使所述数据信号的经延迟的位与未经延迟的位的路由交替，所述数据信号的经延迟部分与所述数据信号的未经延迟部分分隔开。训练块确定并设置可变延迟的值对应于记所录的数个眼孔径宽度中的最大值。

Description

存储器接口偏移信令

技术领域

本公开一般涉及存储器接口电路。更为具体地，本公开涉及存储器接口中的串扰和噪声的减少。

背景

在诸如低功率双倍数据率(LPDDR)存储器和双倍数据率(DDR)存储器之类的源同步存储器接口中，串扰和功率分配网络(PDN)噪声是关键的性能瓶颈。可使用眼图分析技术来观察存储器接口的性能，在眼图分析技术中眼图孔径的尺寸指示出穿过该接口的信号完整性。串扰和PDN噪声可能限制存储器接口的最大可达成频率(fmax)。可将这种效果视为对眼图上眼孔径的尺寸的限制。

当前通过增加信号路由线路之间的间距以及通过在路由线路末端使用端接来实现串扰噪声的减少。这种技术增加了存储器接口所使用的面积。当前通过改变电源路由线路、接地面设计、增加解耦电容或者通过诸如举例来说数据总线倒置(DBI)等其他技术来实现PDN噪声的减少。这些技术增加了芯片设计的复杂性，且还可能增加存储器接口的面积。

概述

根据本公开的一方面的存储器接口方法包括将操作延迟施加于存储器接口波形的数据信道的仅第一组位，以及将经延迟的第一组位传送穿过存储器接口。根据本公开的该方面，所述方法还包括将所述数据信道的第二组位传送穿过所述存储器接口。所述第一组位与所述第二组位在所述数据信道上交织。

根据本公开的另一方面的存储器接口包括用于将操作延迟施加于存储器接口波形的数据信道的仅第一组位的装置，以及用于将经延迟的第一组位传送穿过存储器接口的装置。根据该方面，所述存储器接口还包括用于将所述数据信道的第二组位传送穿过所述存储器接口的装置。所述第一组位与所述第二组位在所述数据信道上交织。

根据本公开的又一方面的存储器接口包括耦合于数据信号的第一组位的第一数据路径，耦合在所述第一数据路径和第一锁存器之间的第一可变延迟电路，以及耦合在所述数据信号的第二组位与第二锁存器之间的第二数据路径。根据该方面，所述存储器接口还包括耦合于第一选通信号的第一选通路径，耦合在所述第一选通路径与所述第一锁存器之间的第二可变延迟电路，以及耦合于所述第一选通信号和所述第二锁存器之间的第二选通路径。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

在结合附图理解下面阐述的详细描述时，本公开的特征、本质和优点将变得更加明显，在附图中，相同附图标记始终作相应标识。

图1A解说写方向中的存储器接口的示例的示意图。

图1B解说读方向中的存储器接口的示例的示意图。

图2是解说存储器接口信号的定时的图表。

图3是解说存储器接口的性能的眼图。

图4是在概念上解说根据本公开的各方面在存储器接口中经相位延迟的信号与未经相位延迟的信号的交织的框图。

图5A是根据本公开的各方面的写方向中的存储器接口的示意图。

图5B是根据本公开的各方面的读方向中的存储器接口的示意图。

图6是解说根据本公开的各方面的存储器接口的性能的眼图。

图7是解说根据本公开的一方面的用于配置存储器接口的方法的过程流图。

图8是解说根据本公开的一方面的用于在存储器接口中确定和设置可变延迟的方法的过程流图。

图9示出其中可有利地采用本公开的配置的示例性无线通信系统。

图10是解说根据本公开的一个方面的用于半导体组件的电路、布图以及逻辑设计的设计工作站的框图。

详细描述

图1A和1B解说片上系统(SOC)100和存储器102之间的存储器接口的示例，其中参考图1A描述了接口的写方向，而参考图1B描述了接口的读方向。在图1A中，包括数个数据位的数据信号(DQ)从SOC100被传送到存储器102。该数据信号被输入到相位调整块104。相位调整块104微调该数据信号中的数据位的相位以减少或消除数据信号的各位之间的相位差，使得它们全部可用单个选通信号锁存。选通信号(DQS)被输入到90度延迟块106，90度延迟块致使该选通信号与所述数据位有90度异相。这允许大致在每个数据位脉冲的中心处发生对数据位的锁存。相位调整块104和90度延迟块106被耦合于SOC100上的输出缓冲器108。SOC上的输出缓冲器108通过例如印刷电路板上的导电通路而被耦合到存储器102上的输入缓冲器110。输入缓冲器110被耦合到存储器上的锁存器112。通过来自一输入缓冲器110的经延迟的选通信号，每个数据位被输入到存储器102上的一单独的锁存器112。

在图1B中，包括从存储器102读取的数个数据位的数据信号(DQ)和选通信号(DQS)经输出缓冲器114从存储器输出。输出缓冲器114通过例如印刷电路板上的导电通路而被耦合到SOC100上的输入缓冲器116。SOC100上的相位调整块118微调该数据信号中的数据位的相位以减少或消除数据信号的各位之间的相位差，使得它们全部可用单个选通信号锁存。选通信号(DQS)被输入到90度延迟块120，90度延迟块致使该选通信号与所述数据位有90度异相。这允许大致在每个数据位脉冲的中心处发生对数据位的锁存。通过来自90度延迟块120的经延迟的选通信号，每个数据位被输入到SOC上的单独的触发器122。

图2是解说诸如上文关于图1A和1B讨论的数据信号DQ之类的数据信号的数据信号脉冲202的示例的图表200。数据信号脉冲202在它超过约为0.3伏特的输入高阈值时可被认为是高数据电平。从而，重要的是用来对进入触发器的脉冲计时的选通信号在约150皮秒与350皮秒之间出现。存储器接口的性能和可靠性可通过将通过该接口的所有数据脉冲叠加在诸如图表200之类的图表上来测量。由于位之间的定时变化与强度变化，将这些位叠加在图表上产生眼图。

图3是解说传统存储器接口(诸如上文图1A和1B中所描述的接口)的性能的眼图。在眼图300中，孔径302的尺寸可被测量以确定存储器接口的可靠性。孔径302的尺寸越大指示出穿过该接口的通信越可靠，因为它们指示出更大的误差容限，在该误差容限内在接收机处检测数据脉冲电平。与掩模区域304相交的信号脉冲可能不被可靠地接收。诸如数据总线倒置、端接设计以及线路阻抗匹配之类的技术常被用于增加孔径302的大小。

根据本公开的各方面，通过在数据信道的一部分上延迟数据信号可提高存储器接口的可靠性。近似相同的延迟被施加于选通信号以供对数据信道的经延迟部分进行采样。与如图1A和1B所示的传统存储器接口(其中所有位具有相同的相移)相比，防止数据信号的全部部分同时切换极大地减少了输出噪声。除用于提高接口的可靠性的其他方法之外，可执行根据本公开的各方面对数据信道的一部分的延迟。

根据本公开的一方面，通过将数据信道的经延迟的各部分与数据信道的未经延迟的各部分交替来对数据信道安排路由。参考图4描述了根据本公开的各方面的对数据信道的经延迟部分和未经延迟部分进行交替的示例。在图4中所示的每一个示例中，数据信道上的奇位被延迟，而偶位未被延迟。应理解，延迟可被施加于偶位或者奇位，且0位被认为是偶位。尽管图4中所示的示例示出数据信号的一个字节，但是应理解任何数目的字节可根据本公开的该方面来被路由。

在第一接口路由402中，在第一SOC404与第一存储器406之间，每个经延迟的奇位相邻于一未经延迟的偶位被路由。根据本公开的各方面的其他配置可不严格地遵守这一交替模式。例如，在第二SOC410与第二存储器412之间的第二接口路由408中，偶位0和2彼此相邻。在第三SOC416与第三存储器418之间的第三接口路由414中，奇位被编组在一起以及偶位被编组在一起。第二接口路由408和第三接口路由414可以是次优的，因为它们不符合数据信道的经延迟部分和未经延迟部分的交替排列。然而，这些排列仍然可提供本文所揭示的某些好处。

图5A和5B解说片上系统(SOC)500和存储器502之间的存储器接口，其中参考图5A描述了接口的写方向，而参考图5B描述了接口的读方向。尽管数据信号DQ和选通信号DQS在读方向和写方向中被分开示出，本领域普通技术人员应理解数据信号和选通信号是双向信号。

在图5A中，包括数个数据位的数据信号(DQ)从SOC500被传送到存储器502。该数据信号的第一部分被输入到第一相位调整块504。该数据信号的第二部分被输入到第二相位调整块505。根据本公开的一个方面，例如，该数据信号的第一部分可仅包括数据信号的奇位，而该数据信号的第二部分可仅包括该数据信号的偶位。第一相位调整块504和第二相位调整块505微调该数据信号中的数据位的相位以减少或消除数据信号的各位之间的相位差，使得它们全部可用单个选通信号锁存。该数据信号的第一部分从第一相位调整块输出到可变延迟块508。根据本公开的一方面，相对于该数据信号的第二部分，可变延迟块508将该数据信号的第一部分延迟被确定为增加眼图孔径的大小的量。

选通信号(DQS)被输入到90度延迟块506，该90度延迟块致使该选通信号与未经延迟的数据位有90度异相。这允许大致在未经延迟的数据信号的每个数据位脉冲的中心处发生对未经延迟的数据位的锁存。来自90度延迟块506的输出被耦合到可变选通延迟块510。可变选通延迟块510生成经延迟的选通信号。在本公开的一个方面中，选通延迟的量与由可变延迟块508施加于所述数据信号的可变延迟相同。在本公开的其他方面中，选通延迟的量可与施加于所述数据信号的可变延迟不同。这允许大致在经延迟的数据信号的每个数据位脉冲的中心处发生对经延迟的数据位的锁存。

相位调整块504,505、90度延迟块506以及可变选通延迟块510被耦合于SOC500上的输出缓冲器512。SOC上的输出缓冲器512通过例如印刷电路板上的导电通路而被耦合到存储器502上的输入缓冲器514。输入缓冲器514被耦合到存储器502上的锁存器516、518。由可变延迟块508输出的数据信号的经延迟部分被输入到第一触发器516。第一触发器516被从可变选通延迟块510输出的经延迟的选通信号采样。由第二相位调整块输出的数据信号的未经延迟部分被输入到第二触发器518，并由从90度延迟块506输出的经90度延迟的选通信号采样。来自第一触发器516和第二触发器518的输出被组合以生成接收数据信号。

在图5B中，数据信号(DQ)包括从存储器502被读取的数个数据位。该数据信号的第一部分被输入到可变延迟块522，然后经输出缓冲器520从存储器502输出。该数据信号的第二部分不被延迟，并经输出缓冲器520从存储器502输出。根据本公开的一个方面，例如，该数据信号的第一部分可仅包括数据信号的奇位，而该数据信号的第二部分可仅包括该数据信号的偶位。

选通信号(DQS)也经输出缓冲器520从存储器502输出。选通信号还被输入到可变选通延迟块524以生成经延迟的选通信号。根据本公开的一方面，由可变选通延迟块524施加于选通信号的延迟的量可与由可变延迟块522施加于所述数据信号的第一部分的延迟的量相同。在本公开的另一方面中，由可变选通延迟块524施加于选通信号的延迟的量可与由可变延迟块施加于所述数据信号的第一部分的延迟不同。从可变选通延迟块输出的经延迟的选通信号通过输出缓冲器520从存储器输出。

输出缓冲器520通过例如印刷电路板上的导电通路而被耦合到SOC500上的输入缓冲器526。SOC500上的第一相位调整块528微调该数据信号的第一部分中的数据位的相位以减少或消除该数据信号的第一部分中的各位之间的相位差，使得它们全部可用单个选通信号采样。SOC500上的第二相位调整块530微调该数据信号的第二部分中的数据位的相位以减少或消除该数据信号的第二部分中的各位之间的相位差，以使得它们全部可用相同的选通信号采样。从可变选通延迟块524输出的经延迟的选通信号被输入到SOC500上的第一90度延迟块532。来自第一90度延迟块532的输出被耦合于第一触发器536以对从第一相位调整块528输出到第一触发器536的数据信号的第一部分采样。未经延迟的选通信号被输入到SOC500上的第二90度延迟块534。来自第二90度延迟块534的输出被耦合于第二触发器538以对从第二相位调整块530输出到第二触发器538的数据信号的第二部分采样。来自第一触发器536和第二触发器538的输出被组合以在SOC500上生成接收数据信号。

尽管参考图5A和5B描述的本公开的各方面将数据信号分成两个部分，但是应理解数据信号可被分成两个以上的部分，其中每个部分具有例如不同的可变延迟。

图6示出解说根据本公开的各方面的存储器接口(诸如图5A和5B中所示的接口)的性能的眼图600。适合于眼图600的孔径604内的掩模602具有比图3中的掩模304(表示传统接口的性能)的长度显著更大的水平长度。这表示由本公开的各方面所提供的显著性能改进。与图3中所示的掩模304相比掩模602略小的垂直尺寸不会显著地使改进缩减，因为掩模602的水平尺寸是性能的更强指标。眼图600是用具体的接口参数配置的，诸如举例来说PCB上的特定迹线长度以及一定数量的存储器负载。应理解，对于不同的接口参数，可生成示出甚至更大改进的眼图。

参考图7描述了根据本公开的各方面的用于配置存储器接口的方法。在框702，该方法包括将操作延迟施加于存储器接口波形的数据信道的仅第一组位。在框704，该方法包括将经延迟的第一组位传送穿过所述存储器接口。在框706，该方法包括将数据信道的第二组位传送穿过所述存储器接口。所述第一组位与所述第二组位在所述数据信道上交织。

延迟值被选择来提高存储器接口波形的信号完整性。通过测量存储器接口的眼孔径宽度，在一训练块中确定信号完整性。参考图8描述了根据本公开的一方面的用于由训练块来确定可变延迟的方法。当训练过程开始时，在框802，奇位可变延迟被设为初始值，诸如举例来说60度。用于奇位的选通延迟也被设为初始选通延迟值，诸如举例来说60度。在框804，包括偶位和奇位两者的测试图案被传送。该测试图案可包括例如有力侵略性图案。在框806，执行写DQ位训练来调整测试图案中的位的相位。在框808，基于该测试图案记录眼孔径宽度。如果延迟值还未达到最终值(框810：否)，则在框812，可变延迟递增某一量，诸如举例来说10度，过程返回到框804以用新的可变延迟值传送同一测试图案。如果在框810该过程确定延迟值已达到最终延迟值，则在框814，对应于框808记录的最佳眼孔径选择奇位可变延迟和奇位选通延迟。

在一个配置中，存储器接口包括用于减少存储器接口中的串扰和噪声的装置。所述存储器接口包括用于将操作延迟施加于存储器接口波形的数据信道的仅第一组位的装置。所述用于施加操作延迟的装置可包括例如如图5A中所描述的可变延迟块508、510。所述存储器接口还包括用于将经延迟的第一组位传送穿过所述存储器接口的装置。所述用于传送经延迟的第一组位的装置可包括例如如图5A中所描述的输出缓冲器512和输入缓冲器514。所述存储器接口还包括用于将所述数据信道的第二组位传送穿过所述存储器接口的装置。所述第一组位与所述第二组位在所述数据信道上交织。所述用于传送所述第一组位的装置还可包括例如如图5A中所描述的输出缓冲器512和输入缓冲器514。在另一配置中，前述装置可以是被配置成执行由前述装置所叙述的功能的任何模块或任何设备。尽管已阐述了特定装置，但是本领域技术人员将可领会，并非所有所公开的装置都是实践所公开的配置所必需的。此外，某些众所周知的装置未被描述，以便保持专注于本公开。

图9示出其中可有利地采用所揭示的存储器接口的配置的示例性无线通信系统900。出于例示的目的，图9示出了三个远程单元920、930和950以及两个基站940。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元920、930和950分别包括存储器接口925A、925B和925C。图9示出了从基站940到远程单元920、930、和950的前向链路信号980，以及从远程单元920、930、和950到基站940的反向链路信号990。

在图9中，远程单元920被示为移动电话，远程单元930被示为便携式计算机，而远程单元950被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是蜂窝电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、或者固定位置数据单元(诸如仪表读数装备)。尽管图9解说可采用根据本公开的教导的存储器接口的远程单元，但本公开并不限于所例示的这些示例性解说性单元。例如，根据本公开的配置的存储器接口电路可被合适地用在任何设备中。

图10是解说用于半导体组件(诸如以上揭示的存储器接口)的电路、布局以及逻辑设计的设计工作站的框图。设计工作站1000包括硬盘1001，该硬盘1001包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站1000还包括促进对电路1010或半导体组件1012(诸如存储器接口电路)的设计的显示器1002。提供存储介质1004以用于有形地存储电路设计1010或半导体组件1012。电路设计1010或半导体组件1012可以文件格式(诸如GDSII或GERBER)存储在存储介质1004上。存储介质1004可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站1000包括用于从存储介质1004接受输入或者将输出写入存储介质1004的驱动装置1003。

存储介质1004上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质1004上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路设计1010或半导体组件1012的设计。

尽管已阐述了特定电路系统，但是本领域技术人员应当领会，并非所有所公开的电路系统都是实践所公开的配置所必需的。此外，某些众所周知的电路未被描述，以便保持专注于本公开。

对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指多种类型的长期、短期、易失性、非易失性、或者其他存储器，而并不限于特定类型的存储器或特定数目的存储器、或者记忆存储在其上的类型的介质。

如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机访问的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或者能被用来存储指令或数据结构形式的合意程序代码且能被计算机访问的其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘、以及蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。

尽管已详细描述了本公开及其优点，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的精神和范围。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开的公开内容领会到的，可以利用根据本公开的现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (20)

1.一种存储器接口方法，包括：

将操作延迟施加于存储器接口波形的数据信道的仅第一组位；

将经延迟的第一组位传送穿过存储器接口；以及

将所述数据信道的第二组位传送穿过所述存储器接口，其中所述第一组位与所述第二组位在所述数据信道上交织。

2.如权利要求1所述的存储器接口方法，进一步包括：

将选通延迟施加于第一选通信号以生成第二选通信号；

将所述第一选通信号和所述第二选通信号传送穿过所述存储器接口；

用所述第一选通信号对所述第一组位采样；以及

用所述第二选通信号对所述第二组位采样。

3.如权利要求1所述的存储器接口方法，其中所述第一组位仅包括所述数据信道的奇位，而所述第二组位仅包括所述数据信道的偶位。

4.如权利要求1所述的存储器接口方法，进一步包括：

将第一训练延迟值施加于仅所述第一组位；

将第一训练选通延迟值施加于第一选通信号；

将第二训练延迟值施加于仅所述第一组位；

将第二训练选通延迟值施加于所述第一选通信号；以及

当第一信号完整性大于第二信号完整性时，将所述操作延迟设置为等于所述第一训练延迟值。

5.如权利要求4所述的存储器接口方法，进一步包括：

在将所述第一训练延迟施加于所述第一组位之后由所述第一选通信号对所述第一组位采样；

测量包括所述第一训练延迟的所述存储器接口波形的所述第一信号完整性；

在将所述第二训练延迟施加于所述第一组位之后由所述第一选通信号对所述第一组位采样；以及

测量包括所述第二训练延迟的所述存储器接口波形的所述第二信号完整性。

6.如权利要求1所述的方法，进一步包括将所述存储器接口集成到以下至少之一中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、以及固定位置数据单元。

7.一种存储器接口，包括：

用于将操作延迟施加于存储器接口波形的数据信道的仅第一组位的装置；

用于将经延迟的第一组位传送穿过所述存储器接口的装置；以及

用于将所述数据信道的第二组位传送穿过所述存储器接口的装置，所述第一组位与所述第二组位在所述数据信道上交织。

8.如权利要求7所述的存储器接口，进一步包括：

用于将选通延迟施加于第一选通信号以生成第二选通信号的装置；

用于将所述第一选通信号和所述第二选通信号传送穿过所述存储器接口的装置；

用于用所述第一选通信号对所述第一组位采样的装置；以及

用于用所述第二选通信号对所述第二组位采样的装置。

9.如权利要求7所述的存储器接口，其中所述第一组位仅包括所述数据信道的奇位，而所述第二组位仅包括所述数据信道的偶位。

10.如权利要求7所述的存储器接口，进一步包括：

用于将第一训练延迟值施加于仅所述第一组位的装置；

用于将所述第一训练选通延迟值施加于第一选通信号的装置；

用于将第二训练延迟值施加于仅所述第一组位的装置；

用于将所述第二训练选通延迟值施加于所述第一选通信号的装置；以及

用于当第一信号完整性大于第二信号完整性时，将所述操作延迟设置为等于所述第一训练延迟值的装置。

11.如权利要求10所述的存储器接口，进一步包括：

用于在将所述第一训练延迟施加于所述第一组位之后由所述第一选通信号对所述第一组位采样的装置；

用于测量包括所述第一训练延迟的所述存储器接口波形的第一信号完整性的装置；

用于在将所述第二训练延迟施加于所述第一组位之后由所述第一选通信号对所述第一组位采样的装置；以及

用于测量包括所述第二训练延迟的所述存储器接口波形的所述第二信号完整性的装置。

12.如权利要求7所述的存储器接口，集成于以下至少之一中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、以及固定位置数据单元。

13.一种存储器接口，包括：

耦合于数据信号的第一组位的第一数据路径；

耦合于所述第一数据路径与第一锁存器之间的第一可变延迟电路；

耦合于所述数据信号的第二组位与第二锁存器之间的第二数据路径；

耦合于第一选通信号的第一选通路径；

耦合于所述第一选通路径与所述第一锁存器之间的第二可变延迟电路；以及

耦合于所述第一选通信号与所述第二锁存器之间的第二选通路径。

14.如权利要求13所述的存储器接口，其中所述第一可变延迟电路被配置有一延迟值，该延迟值被确定以减少所述数据信号的眼孔径长度。

15.如权利要求14所述的存储器接口，进一步包括：

耦合于所述第一可变延迟电路的训练电路，所述训练电路被配置成确定并设置所述延迟值。

16.如权利要求13所述的存储器接口，其中所述第一可变延迟电路和所述第二可变延迟电路被配置有相同的延迟值。

17.如权利要求13所述的存储器接口，其中所述第一数据路径至少部分地与所述第二数据路径交织。

18.如权利要求13所述的存储器接口，其中所述第一数据路径仅包括所述数据信号的奇位，而所述第二数据路径仅包括所述数据信号的偶位，或者反之亦然。

19.如权利要求13所述的存储器接口，进一步包括耦合在所述第一选通路径中的固定延迟电路。

20.如权利要求13所述的存储器接口，集成于以下至少之一中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、以及固定位置数据单元。