KR101587535B1 - 메모리 인터페이스 오프셋 시그널링 - Google Patents

메모리 인터페이스 오프셋 시그널링 Download PDF

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Abstract

메모리 인터페이스는, 데이터 신호의 일부분에 가변 지연을 적용시키고, 데이터 스트로브에 가변 지연을 적용시키기 위해 구성되는 회로를 포함한다. 지연된 데이터 스트로브는 데이터 신호의 지연된 부분을 샘플링한다. 데이터 신호의 지연된 부분들은 데이터 신호의 지연된 비트들 및 지연되지 않은 비트들의 라우팅을 교번시킴으로써 데이터 신호의 지연되지 않은 부분들로부터 이격된다. 트레이닝 블록은 레코딩된 아이 애퍼처 폭들의 수의 최대 값에 대응하는 가변 지연의 값을 결정 및 세팅한다.

Description

메모리 인터페이스 오프셋 시그널링{MEMORY INTERFACE OFFSET SIGNALING}
[0001] 본 개시는 일반적으로 메모리 인터페이스 회로에 관한 것이다. 보다 상세하게는, 본 개시는 메모리 인터페이스에서 크로스토크(crosstalk) 및 잡음의 감소에 관한 것이다.
[0002] 소스 동기식 메모리 인터페이스들, 이를테면, LPDDR(Low Power Double Data Rate) 메모리들 및 DDR(Double Data Rate) 메모리들, 크로스토크 및 PDN(Power Distribution Network) 잡음은 키 성능 병목현상(key performance bottleneck)들이다. 메모리 인터페이스의 성능은 아이 다이어그램 애퍼처(eye diagram aperture)의 디멘션(dimension)들이 인터페이스에 걸쳐 신호 무결성을 표시하는 아이 다이어그램 분석 기법들을 이용하여 관측될 수 있다. 크로스토크 및 PDN 잡음은 메모리 인터페이스의 최대 달성가능한 주파수(fmax)를 제한할 수 있다. 이러한 영향은 아이 다이어그램 상의 아이 애퍼처(eye aperture)의 디멘션들에 대한 제한으로서 관측될 수 있다.
[0003] 크로스토크 잡음의 감소는 현재, 신호 루트들 사이의 간격을 증가시킴으로써 그리고 루트들의 종단들에서의 종료를 이용함으로써 달성된다. 이 기법은 메모리 인터페이스에 의해 이용되는 영역(area)을 증가시킨다. PDN 잡음의 감소는 현재, 예를 들어, 파워 라우팅의 변경, 기면(ground plane) 설계, 디커플링 캐패시터의 부가 또는 DBI(data bus inversion)와 같은 다른 기법들에 의해 달성된다. 이 기법들은 칩 설계에 복잡도를 부가하고, 또한 메모리 인터페이스의 영역을 증가시킬 수 있다.
[0004] 본 개시의 양상에 따른 메모리 인터페이스 방법은, 메모리 인터페이스 파형의 데이터 채널의 비트들의 제 1 세트에만 동작 지연을 적용시키는 단계 및 메모리 인터페이스에 걸쳐 지연된 비트들의 제 1 세트를 송신하는 단계를 포함한다. 본 개시의 이러한 양상에 따라, 방법은 또한, 메모리 인터페이스에 걸쳐 데이터 채널의 비트들의 제 2 세트를 송신하는 단계를 포함한다. 비트들의 제 1 세트는 데이터 채널 상에서 비트들의 제 2 세트와 인터위빙(interweave)된다.
[0005] 본 개시의 또 다른 양상에 따른 메모리 인터페이스는 메모리 인터페이스 파형의 데이터 채널의 비트들의 제 1 세트에만 동작 지연을 적용시키기 위한 수단 및 메모리 인터페이스에 걸쳐 지연된 비트들의 제 1 세트를 송신하기 위한 수단을 포함한다. 이러한 양상에 따라, 메모리 인터페이스는 또한, 메모리 인터페이스에 걸쳐 데이터 채널의 비트들의 제 2 세트를 송신하기 위한 수단을 포함한다. 비트들의 제 1 세트는 데이터 채널 상에서 비트들의 제 2 세트와 인터위빙된다.
[0006] 본 개시의 여전히 또 다른 양상에 따른 메모리 인터페이스는 데이터 신호의 비트들의 제 1 세트에 커플링된 제 1 데이터 경로, 제 1 데이터 경로와 제 1 래치 사이에 커플링된 제 1 가변 지연 회로, 및 데이터 신호의 비트들의 제 2 세트와 제 2 래치 사이에 커플링된 제 2 데이터 경로를 포함한다. 이러한 양상에 따라, 메모리 인터페이스는 또한, 제 1 스트로브 신호에 커플링된 제 1 스트로브 경로, 제 1 스트로브 경로와 제 1 래치 사이에 커플링된 제 2 가변 지연 회로 및 제 1 스트로브 신호와 제 2 래치 사이에 커플링된 제 2 스트로브 경로를 포함한다.
[0007] 위의 설명은, 다음의 상세한 설명이 더 양호하게 이해될 수 있도록 본 개시의 특징들 및 기술적 이점들을 상당히 광범위하게 요약하였다. 본 개시의 추가적인 특징들 및 이점들이 이하에서 설명될 것이다. 당업자들은 본 개시가 본 개시의 동일한 목적들을 수행하기 위해 다른 구조들을 수정 또는 설계하기 위한 기초로서 쉽게 이용될 수 있다는 것을 인식하여야 한다. 또한, 당업자들은 이러한 등가의 구조들이 첨부된 청구항들에 기술되는 본 개시의 교시들을 벗어나지 않는다는 것을 인지하여야 한다. 추가적인 목적들 및 이점들과 함께 본 개시의 구성 및 동작 방법 둘 다에 대해, 본 개시의 특징으로 여겨지는 신규한 특징들은 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각은 단지 예시 및 설명을 목적으로 제공되며, 본 개시의 제한들에 대한 한정으로서 의도되지 않는다는 것이 명백하게 이해될 것이다.
[0008] 본 개시의 특징들, 특성 및 이점들은 동일한 참조 부호들이 전체에 걸쳐 대응적으로 식별하는 도면들과 함께 취해질 때 아래에 기술되는 상세한 설명으로부터 더 명백해질 것이다.
[0009] 도 1a는 기록 방향에서 메모리 인터페이스의 예를 예시하는 개략도이다.
[00010] 도 1b는 판독 방향에서 메모리 인터페이스의 예를 예시하는 개략도이다.
[00011] 도 2는 메모리 인터페이스 신호의 타이밍을 예시하는 그래프이다.
[00012] 도 3은 메모리 인터페이스의 성능을 예시하는 아이(eye) 다이어그램 이다.
[00013] 도 4는 본 개시의 양상들에 따른 메모리 인터페이스에서 비-위상 지연 신호들과의 위상 지연 신호들의 인터위빙(interweaving)을 개념적으로 예시하는 블록도이다.
[00014] 도 5a는 본 개시의 양상들에 따른, 기록 방향에서의 메모리 인터페이스의 개략도이다.
[00015] 도 5b는 본 개시의 양상들에 따른, 판독 방향에서의 메모리 인터페이스의 개략도이다.
[00016] 도 6은 본 개시의 양상들에 따른 메모리 인터페이스의 성능을 예시하는 아이 다이어그램이다.
[00017] 도 7은 본 개시의 양상에 따른, 메모리 인터페이스를 구성하기 위한 방법을 예시하는 프로세스 흐름도이다.
[00018] 도 8은 본 개시의 양상에 따른, 메모리 인터페이스에서 가변 지연을 결정 및 세팅하기 위한 방법을 예시하는 프로세스 흐름도이다.
[00019] 도 9는 본 개시의 구성이 유리하게 이용될 수 있는 예시적 무선 통신 시스템을 도시한다.
[00020] 도 10은 본 개시의 일 양상에 따른, 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계에 대한 설계 워크스테이션을 예시하는 블록도이다.
[00021] 도 1a 및 1b는 인터페이스의 기록 방향이 도 1a를 참조하여 설명되고, 인터페이스의 판독 방향이 도 1b를 참조하여 설명되는 SOC(system on a chip)(100)와 메모리(102) 사이의 메모리 인터페이스의 예를 예시한다. 도 1a에서, 다수의 데이터 비트들을 포함하는 데이터 신호(DQ)는 SOC(100)로부터 메모리(102)에 송신된다. 데이터 신호는 위상 조정 블록(104)으로 입력된다. 위상 조정 블록(104)은 데이터 신호의 비트들 사이의 위상 차들을 감소시키거나 제거하기 위해 데이터 신호 내의 데이터 비트들의 위상들을 미세 튜닝하여서, 이들이 모두 단일 스트로브 신호에 대해 래치될 수 있게 한다. 스트로브(DQS)는, 스트로브로 하여금 데이터 비트들을 이용하여 위상을 90도 반전하게 하는 90도 지연 블록(106)으로 입력된다. 이것은 각각의 데이터 비트 펄스의 대략 중앙에서 데이터 비트들의 래칭이 발생하게 한다. 위상 조정 블록(104) 및 90도 지연 블록(106)은 SOC(100) 상의 출력 버퍼들(108)에 커플링된다. SOC 상의 출력 버퍼들(108)은 예를 들어, 인쇄 회로 기판 상의 전도성 경로들을 통해 메모리(102) 상의 입력 버퍼들(110)에 커플링된다. 입력 버퍼들(110)은 메모리 상의 래치(112)에 커플링된다. 각각의 데이터 비트는 입력 버퍼(110)로부터의 지연된 스트로브에 의해 메모리(102) 상의 분리된 래치(112)로 입력된다.
[00022] 도 1b에서, 메모리(102) 및 스트로브 신호(DQS)로부터 판독되고 다수의 데이터 비트들을 포함하는 데이터 신호(DQ)는 메모리로부터 출력 버퍼들(114)을 통해 출력된다. 출력 버퍼들(114)은 예를 들어, 인쇄 회로 기판 상의 전도성 경로들에 의해 SOC(100) 상의 입력 버퍼들(116)에 커플링된다. SOC(100) 상의 위상 조정 블록(118)은 데이터 신호의 비트들 사이의 위상 차들을 감소시키거나 제거하기 위해 데이터 신호 내의 데이터 비트들의 위상들을 미세 튜닝하여서, 이들이 모두 단일 스트로브 신호에 대해 래치될 수 있게 한다. 스트로브(DQS)는, 스트로브로 하여금 데이터 비트들을 이용하여 위상을 90도 반전하게 하는 90도 지연 블록(120)으로 입력된다. 이것은 각각의 데이터 비트 펄스의 대략 중앙에서 데이터 비트들의 래칭이 발생하게 한다. 각각의 데이터 비트는 90도 지연 블록(120)으로부터의 지연된 스트로브에 의해 SOC 상의 분리된 플립 플롭(122)으로 입력된다.
[00023] 도 2는 도 1a 및 1b에 대해 위에서 논의된 데이터 신호(DQ)와 같은 데이터 신호의 데이터 신호 펄스(202)의 예를 예시하는 그래프(200)이다. 데이터 신호 펄스(202)는 그것이 약 0.3 볼트의 입력 하이(high) 임계치를 초과할 때 하이 데이터 레벨로서 인식가능하다. 따라서, 플립 플롭으로 펄스를 클럭하기 위해 이용되는 스트로브 신호가 약 150 피코초 및 350 피코초 사이에 발생한다는 것이 중요하다. 메모리 인터페이스의 성능 및 신뢰도는 그래프(200)와 같은 그래프 상에서 인터페이스를 통해 데이터 펄스들 모두를 수퍼임포즈(superimpose)함으로써 측정될 수 있다. 비트들 사이의 타이밍 변화들 및 강도 변화들로 인하여, 그래프 상의 비트들의 수퍼포지션(superposition)은 아이 다이어그램을 초래한다.
[00024] 도 3은 도 1a 및 1b에서 위에서 설명된 인터페이스와 같은 전통적 메모리 인터페이스의 성능을 예시하는 아이 다이어그램이다. 아이 다이어그램(300)에서, 애퍼처(302)의 디멘션들은 메모리 인터페이스의 신뢰도를 결정하기 위해 측정될 수 있다. 애퍼처(302)의 더 큰 디멘션들은, 이들이 수신기에서 데이터 펄스 레벨을 검출할 에러의 더 큰 마진을 표시하기 때문에, 인터페이스에 걸쳐 더 신뢰성있는 통신을 표시한다. 마스크 영역(304)을 가로지르는 신호 펄스는 신뢰성있게 수신되지 않을 수 있다. 데이터 버스 인버전, 종료 설계 및 라인 임피던스 매칭과 같은 기법들은 통상적으로 애퍼처(302)의 크기를 증가시키기 위해 이용된다.
[00025] 본 개시의 양상들에 따라, 메모리 인터페이스의 신뢰도는 데이터 채널의 일부분 상의 데이터 신호들을 지연시킴으로써 향상될 수 있다. 데이터 채널의 지연된 부분을 샘플링하기 위해 대략 동일한 지연이 스트로브에 적용된다. 데이터 신호의 모든 부분들이 동시에 스위칭하는 것을 방지하는 것은 도 1a 및 1b에 도시된 바와 같이 전통적 메모리 인터페이스에 비해 출력 잡음을 크게 감소시키고, 여기서 비트들 모두는 동일한 위상 오프셋을 갖는다. 본 개시의 양상들에 따라 데이터 채널의 일부분을 지연시키는 것은 인터페이스의 신뢰도를 향상시키기 위한 다른 방법들과 더불어 수행될 수 있다.
[00026] 본 개시의 양상에 따라, 데이터 채널의 지연된 부분들을 데이터 채널의 지연되지 않은 부분들과 교번함으로써, 데이터 채널이 라우팅된다. 본 개시의 양상들에 따라 데이터 채널의 지연된 부분들 및 지연되지 않은 부분들을 교번하는 예들이 도 4를 참조하여 설명된다. 도 4에 도시된 예들 각각에서, 데이터 채널 상의 홀수 비트들은 지연되고, 짝수 비트들은 지연되지 않는다. 지연은 짝수 비트들 또는 홀수 비트들에 적용될 수 있고, 제로 비트는 짝수 비트인 것으로 고려된다는 것이 이해되어야 한다. 도 4에 도시된 예들은 데이터 신호들의 1 바이트를 도시하지만, 본 개시의 이러한 양상에 따라 많은 바이트들이 라우팅될 수 있다는 것이 이해되어야 한다.
[00027] 제 1 SOC(404)와 제 1 메모리(406) 사이의 제 1 인터페이스 라우팅(402)에서, 각각의 지연된 홀수 비트는 지연되지 않은 짝수 비트에 인접하게 라우팅된다. 본 개시의 양상들에 따른 다른 구성들은 이러한 교번 패턴에 엄격하게 따르지 않을 수 있다. 예를 들어, 제 2 SOC(410)와 제 2 메모리(412) 사이의 제 2 인터페이스 라우팅(408)에서, 짝수 비트들 0 및 2는 서로 인접하다. 제 3 SOC(416)와 제 3 메모리(418) 사이의 제 3 인터페이스 라우팅(414)에서, 홀수 비트들이 함께 그룹화되고, 짝수 비트들이 함께 그룹화된다. 제 2 인터페이스 라우팅(408) 및 제 3 인터페이스 라우팅(414)은, 이들이 데이터 채널의 지연된 부분들 및 지연되지 않은 부분들의 교번 배열에 따르지 않기 때문에, 차선적일 수 있다. 그러나, 이 배열들은 본원에 개시된 이점들 중 일부를 여전히 제공할 수 있다.
[00028] 도 5a 및 5b는 SOC(system on a chip)(500)와 메모리(502) 사이의 메모리 인터페이스를 예시하고, 여기서 인터페이스의 기록 방향은 도 5a를 참조하여 설명되고, 인터페이스의 판독 방향은 도 5b를 참조하여 설명된다. 데이터 신호(DQ) 및 스트로브(DQS)가 판독 방향 및 기록 방향에서 개별적으로 도시되지만, 당업자들은 데이터 신호들 및 스트로브들이 양방향 신호들이라는 것을 이해하여야 한다.
[00029] 도 5a에서, 다수의 데이터 비트들을 포함하는 데이터 신호(DQ)는 SOC(500)로부터 메모리(502)로 송신된다. 데이터 신호의 제 1 부분은 제 1 위상 조정 블록(504)으로 입력된다. 데이터 신호의 제 2 부분은 제 2 위상 조정 블록(505)으로 입력된다. 본 개시의 일 양상에 따라, 예를 들어, 데이터 신호의 제 1 부분은 데이터 신호의 홀수 비트들만을 포함할 수 있고, 데이터 신호의 제 2 비트들은 데이터 신호의 짝수 비트들만을 포함할 수 있다. 제 1 위상 조정 블록(504) 및 제 2 위상 조정 블록(505)은 데이터 신호의 비트들 사이의 위상 차들을 감소시키거나 제거하기 위해 데이터 신호 내의 데이터 비트들의 위상들을 미세 튜닝하여서, 이들이 모두 단일 스트로브 신호에 대해 래치될 수 있게 한다. 데이터 신호의 제 1 부분은 제 1 위상 조정 블록으로부터 가변 지연 블록(508)으로 출력된다. 본 개시의 양상에 따라, 가변 지연 블록(508)은 데이터 신호의 제 2 부분과 관련하여 데이터 신호의 제 1 부분을 아이 다이어그램 애퍼처의 크기를 증가시키도록 결정되는 양만큼 지연시킨다.
[00030] 스트로브(DQS)는, 스트로브로 하여금 지연되지 않은 데이터 비트들을 이용하여 위상을 90도 반전하게 하는 90도 지연 블록(506)으로 입력된다. 이것은 지연되지 않은 데이터 신호의 각각의 데이터 비트 펄스의 대략 중앙에서 지연되지 않은 데이터 비트들의 래칭이 발생하게 한다. 90도 지연 블록(506)으로부터의 출력은 가변 스트로브 지연 블록(510)에 커플링된다. 가변 스트로브 지연 블록(510)은 지연된 스트로브를 생성한다. 본 개시의 일 양상에서, 스트로브 지연의 양은 가변 지연 블록(508)에 의해 데이터 신호에 적용되는 가변 지연과 동일하다. 본 개시의 다른 양상들에서, 스트로브 지연의 양은 데이터 신호에 적용되는 가변 지연과 상이할 수 있다. 이것은 지연되는 데이터 신호의 각각의 데이터 비트 펄스의 대략 중앙에서 지연되는 데이터 비트들의 래칭이 발생하게 한다.
[00031] 위상 조정 블록들(504, 505)에서, 90도 지연 블록(506) 및 가변 스트로브 지연 블록(510)은 SOC(500) 상의 출력 버퍼들(512)에 커플링된다. SOC 상의 출력 버퍼들(512)은 예를 들어, 인쇄 회로 기판 상의 전도성 경로들을 통해 메모리(502) 상의 입력 버퍼들(514)에 커플링된다. 입력 버퍼들(514)은 메모리(502) 상의 래치들(516, 518)에 커플링된다. 가변 지연 블록(508)에 의해 출력된 데이터 신호의 지연된 부분은 제 1 플립 플롭(516)으로 입력된다. 제 1 플립 플롭(516)은 가변 스트로브 지연 블록(510)으로부터 출력된 지연된 스트로브에 의해 샘플링된다. 제 2 위상 조정 블록에 의해 출력된 데이터 신호의 지연되지 않은 부분은 제 2 플립 플롭(518)으로 입력되며, 90도 지연 블록(506)으로부터 출력된 90도 지연된 스트로브에 의해 샘플링된다. 제 1 플립 플롭(516) 및 제 2 플립 플롭(518)으로부터의 출력은 수신된 데이터 신호를 생성하기 위해 결합된다.
[00032] 도 5b에서, 데이터 신호(DQ)는 메모리(502)로부터 판독되는 다수의 데이터 비트들을 포함한다. 데이터 신호의 제 1 부분은 가변 지연 블록(522)으로 입력되고, 그 다음, 메모리(502)로부터 출력 버퍼들(520)을 통해 출력된다. 데이터 신호의 제 2 부분은 지연되지 않으며, 메모리(502)로부터 출력 버퍼들(520)을 통해 출력된다. 본 개시의 일 양상에 따라, 예를 들어, 데이터 신호의 제 1 부분은 데이터 신호의 홀수 비트들만을 포함할 수 있고, 데이터 신호의 제 2 비트들은 데이터 신호의 짝수 비트들만을 포함할 수 있다.
[00033] 스트로브 신호(DQS)는 또한, 메모리(502)로부터 출력 버퍼들(520)을 통해 출력된다. 스트로브 신호는 또한, 지연된 스트로브를 생성하기 위해 가변 스트로브 지연 블록(524)으로 입력된다. 본 개시의 양상에 따라, 가변 스트로브 지연 블록(524)에 의해 스트로브에 적용되는 지연의 양은 가변 지연 블록(522)에 의해 데이터 신호의 제 1 부분에 적용되는 지연의 양과 동일하다. 본 개시의 또 다른 양상에서, 가변 스트로브 지연 블록(524)에 의해 스트로브에 적용된 지연의 양은 가변 지연 블록에 의해 데이터 신호의 제 1 부분에 적용되는 지연과 상이할 수 있다. 가변 스트로브 지연 블록으로부터 출력된 지연된 스트로브는 출력 버퍼들(520)을 통해 메모리로부터 출력된다.
[00034] 출력 버퍼들(520)은, 예를 들어, 인쇄 회로 기판 상의 전도성 경로들에 의해 SOC(500) 상의 입력 버퍼들(526)에 커플링된다. SOC(500) 상의 제 1 위상 조정 블록(528)은 데이터 신호의 제 1 부분의 비트들 사이의 위상 차들을 감소시키거나 제거하기 위해 데이터 신호의 제 1 부분 내의 데이터 비트들의 위상들을 미세 튜닝하여서, 이들이 모두 동일한 스트로브 신호를 이용하여 샘플링될 수 있게 한다. SOC(500) 상의 제 2 위상 조정 블록(530)은 데이터 신호의 제 2 부분의 비트들 사이의 위상 차들을 감소시키거나 제거하기 위해 데이터 신호의 제 2 부분 내의 데이터 비트들의 위상들을 미세 튜닝하여서, 이들이 모두 동일한 스트로브 신호를 이용하여 샘플링될 수 있게 한다. 가변 스트로브 지연 블록(524)으로부터 출력된 지연된 스트로브는 SOC(500) 상의 제 1 90도 지연 블록(532)으로 입력된다. 제 1 90도 지연 블록(532)으로부터의 출력은 제 1 위상 조정 블록(528)으로부터 제 1 플립 플롭(536)으로 출력된 데이터 신호의 제 1 부분을 샘플링하기 위해 제 1 플립 플롭(536)에 커플링된다. 지연되지 않은 스트로브는 SOC(500) 상의 제 2 90도 지연 블록(534)으로 입력된다. 제 2 90도 지연 블록(534)으로부터의 출력은 제 2 위상 조정 블록(530)으로부터 제 2 플립 플롭(538)으로 출력된 데이터 신호의 제 2 부분을 샘플링하기 위해 제 2 플립 플롭(538)에 커플링된다. 제 1 플립 플롭(536) 및 제 2 플립 플롭(538)으로부터의 출력은 SOC(500) 상의 수신된 데이터 신호를 생성하기 위해 결합된다.
[00035] 본 개시의 양상들은 데이터 신호를 2개의 부분들로 분리하는 것으로 도 5a 및 5b를 참조하여 설명되었지만, 데이터 신호는 2개 초과의 부분들 ― 각각의 부분은, 예를 들어, 상이한 가변 지연을 가짐 ― 로 분리될 수 있다는 것이 이해되어야 한다.
[00036] 도 6은 도 5a 및 5b에 도시된 인터페이스와 같은 본 개시의 양상들에 따라 메모리 인터페이스의 성능을 예시하는 아이 다이어그램(600)을 도시한다. 아이 다이어그램(600)의 애퍼처(604) 내에 피팅(fit)하는 마스크(602)는 전통적 인터페이스의 성능을 표현하는 도 3에 도시된 마스크(304)의 길이보다 상당히 큰 수평 길이를 갖는다. 이것은 본 개시의 양상들에 의해 제공되는 상당한 성능 향상을 표현한다. 도 3에 도시된 마스크(304)에 비해 마스크(602)의 약간 더 작은 수직 디멘션은, 마스크(602)의 수평 디멘션이 성능의 더 강한 표시자이기 때문에, 향상을 크게 감소시키지 않는다. 아이 다이어그램(600)은, 예를 들어, 특정 인터페이스 파라미터들, 이를테면, PCB 상의 특정 트레이스 길이 및 특정 수의 메모리 로드들로 구성되었다. 아이 다이어그램은 상이한 인터페이스 파라미터들에 대한 훨씬 큰 향상을 도시하는 것으로 생성될 수 있다는 것이 이해되어야 한다.
[00037] 본 개시의 양상들에 따른, 메모리 인터페이스를 구성하기 위한 방법이 도 7을 참조하여 설명된다. 블록(702)에서, 방법은 메모리 인터페이스 파형의 데이터 채널의 비트들의 제 1 세트에만 동작 지연을 적용시키는 단계를 포함한다. 블록(704)에서, 방법은 메모리 인터페이스에 걸쳐 지연된 비트들의 제 1 세트를 송신하는 단계를 포함한다. 블록(706)에서, 방법은 메모리 인터페이스에 걸쳐 데이터 채널의 비트들의 제 2 세트를 송신하는 단계를 포함한다. 비트들의 제 1 세트는 데이터 채널 상에서 비트들의 제 2 세트와 인터위빙(interweave)된다.
[00038] 지연 값은 메모리 인터페이스 파형의 신호 무결성을 향상시키도록 선택된다. 신호 무결성은 메모리 인터페이스의 아이 애퍼처 폭을 측정함으로써 트레이닝 블록에서 결정된다. 본 개시의 양상에 따른, 트레이닝 블록에 의해 가변 지연을 결정하기 위한 방법은 도 8을 참조하여 설명된다. 트레이닝 프로세스가 시작될 때, 블록(802)에서, 홀수 비트 가변 지연은, 예를 들어, 60도와 같은 초기 값으로 세팅된다. 홀수 비트들에 대한 스트로브 지연은 또한, 예를 들어, 60도와 같은 초기 스트로브 지연 값으로 세팅된다. 블록(804)에서, 짝수 비트들 및 홀수 비트들 모두를 포함하는 테스트 패턴이 송신된다. 테스트 패턴은, 예를 들어, 스트레스적 어그레서 패턴(stressful aggressor pattern)을 포함할 수 있다. 블록(806)에서, WRITE DQ 비트 트레이닝은 테스트 패턴에서 비트들의 위상을 조정하는 것으로 수행된다. 블록(808)에서, 아이 애퍼처 폭은 테스트 패턴에 기초하여 레코딩된다. 지연 값이 최종 값에 도달하지 않은 경우(블록 810:아니오), 블록(812)에서, 가변 지연이, 예를 들어, 몇몇 양만큼, 이를테면, 10도만큼 증분되고, 프로세스는 새로운 가변 지연 값을 이용하여 동일한 테스트 패턴을 송신하기 위해 블록(804)으로 리턴한다. 블록(810)에서, 프로세스가 지연 값이 최종 지연 값에 도달하였음을 결정하는 경우, 블록(814)에서, 홀수 비트 가변 지연 및 홀수 비트 스트로브 지연은 블록(808)에서 레코딩된 최적의 아이 애퍼처 폭에 대응하게 선택된다.
[00039] 일 구성에서, 메모리 인터페이스는 메모리 인터페이스에서 크로스토크 및 잡음을 감소시키기 위한 수단을 포함한다. 메모리 인터페이스는 메모리 인터페이스 파형의 데이터 채널의 비트들의 제 1 세트에만 동작 지연을 적용시키기 위한 수단을 포함한다. 동작 지연을 적용시키기 위한 수단은, 예를 들어, 도 5a에 설명된 바와 같은 가변 지연 블록들(508, 510)을 포함할 수 있다. 메모리 인터페이스는 또한, 메모리 인터페이스에 걸쳐 지연된 비트들의 제 1 세트를 송신하기 위한 수단을 포함한다. 지연된 비트들의 제 1 세트를 송신하기 위한 수단은, 예를 들어, 도 5a에 설명된 바와 같은 출력 버퍼들(512) 및 입력 버퍼들(514)을 포함할 수 있다. 메모리 인터페이스는 또한, 메모리 인터페이스에 걸쳐 데이터 채널의 비트들의 제 2 세트를 송신하기 위한 수단을 포함한다. 비트들의 제 1 세트는 데이터 채널 상에서 비트들의 제 2 세트와 인터위빙된다. 비트들의 제 2 세트를 송신하기 위한 수단은 또한, 예를 들어, 도 5a에 설명된 바와 같은 출력 버퍼들(512) 및 입력 버퍼들(514)을 포함할 수 있다. 또 다른 구성에서, 전술된 수단은 전술된 수단에 의해 기술되는 기능들을 수행하도록 구성되는 임의의 모듈 또는 임의의 장치일 수 있다. 특정 수단이 기술되었지만, 당업자들은 개시된 수단 모두가 개시된 구성들을 실시하도록 요구되는 것은 아니라는 것을 인식할 것이다. 더욱이, 본 개시에 초점을 맞추기 위해, 특정한 공지된 수단들은 설명되지 않았다.
[00040] 도 9는 개시된 메모리 인터페이스의 구성이 유리하게 이용될 수 있는 예시적 무선 통신 시스템(900)을 도시한다. 예시를 목적으로, 도 9는 3개의 원격 유닛들(920, 930 및 950) 및 2개의 기지국들(940)을 도시한다. 무선 통신 시스템들이 많은 더 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(920, 930 및 950)은 메모리 인터페이스(925A, 925B 및 925C)를 각각 포함한다. 도 9는 기지국들(940)로부터 원격 유닛들(920, 930 및 950)로의 순방향 링크 신호들(980) 및 원격 유닛들(920, 930 및 950)로부터 기지국들(940)로의 역방향 링크 신호들(990)을 도시한다.
[00041] 도 9에서, 원격 유닛(920)은 모바일 전화로서 도시되고, 원격 유닛(930)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(950)은 무선 로컬 루프 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 셀 폰들, 핸드-헬드 PCS(personal communication systems) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인용 데이터 보조기들 또는 고정 위치 데이터 유닛들, 이를테면, 미터 판독 장비일 수 있다. 도 9는 본 개시의 교시들에 따른 메모리 인터페이스를 이용할 수 있는 원격 유닛들을 예시하지만, 본 개시는 이 예시적 예시된 유닛들에 제한되는 것은 아니다. 예를 들어, 본 개시의 구성들에 따른 메모리 인터페이스 회로는 임의의 디바이스에서 적합하게 이용될 수 있다.
[00042] 도 10은 위에서 개시된 메모리 인터페이스 회로와 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계에 대해 이용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(1000)은 운영 시스템 소프트웨어, 지원 파일들 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(1001)를 포함한다. 설계 워크스테이션(1000)은 또한, 회로(1010) 또는 메모리 인터페이스 회로와 같은 반도체 컴포넌트(1012)의 설계를 가능하게 하기 위한 디스플레이(1002)를 포함한다. 저장 매체(1004)는 회로 설계(1010) 또는 반도체 컴포넌트(1012)를 유형적으로 저장하기 위해 제공된다. 회로 설계(1010) 또는 반도체 컴포넌트(1012)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(1004) 상에 저장될 수 있다. 저장 매체(1004)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리 또는 다른 적절한 디바이스일 수 있다. 게다가, 설계 워크스테이션(1000)은 저장 매체(1004)로부터의 입력을 수용하거나, 저장 매체(1004)에 출력을 기록하기 위한 드라이브 장치(1003)를 포함한다.
[00043] 저장 매체(1004) 상에 레코딩된 데이터는 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 검증 데이터, 이를테면, 로직 시뮬레이션들과 연관된 타이밍도들 또는 네트 회로들을 더 포함할 수 있다. 저장 매체(1004) 상에서 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(1010) 또는 반도체 컴포넌트(1012)의 설계를 가능하게 한다.
[00044] 특정 회로가 기술되었지만, 당업자들은 개시된 회로 모두가 개시된 구성들을 실시하도록 요구되는 것은 아니라는 것을 인식할 것이다. 더욱이, 본 개시에 초점을 맞추기 위해, 특정한 공지된 회로들은 설명되지 않았다.
[00045] 펌웨어 및/또는 소프트웨어 구현에 있어서, 방법들은 본원에 설명된 기능들을 수행하는 모듈들(예를 들어, 프로시저들, 함수들 등)로 구현될 수 있다. 명령들을 유형으로 구현하는 기계 판독가능한 매체는 본원에 설명된 방법들을 구현하는데 이용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고, 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내부에서 또는 프로세서 유닛 외부에서 구현될 수 있다. 본원에 이용되는 바와 같이, "메모리"라는 용어는 롱 텀, 쇼트 텀, 휘발성, 비휘발성 또는 다른 메모리의 타입들을 지칭하며, 특정 타입의 메모리 또는 특정 수의 메모리들 또는 메모리가 저장되는 임의의 타입의 매체들에 제한되는 것은 아니다.
[00046] 펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능한 매체 상에 하나 또는 둘 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조를 이용하여 인코딩되는 컴퓨터 판독가능한 매체들 및 컴퓨터 프로그램을 이용하여 인코딩되는 컴퓨터 판독가능한 매체들을 포함한다. 컴퓨터 판독가능한 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터 판독가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 저장하는데 이용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있고; 본원에서 이용되는 바와 같은 디스크(disk 및 disc)는 CD(compact disc), 레이저 디스크(disc), 광 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 레이저들을 이용하여 데이터를 광학적으로 재생한다. 위의 것들의 결합들은 또한, 컴퓨터 판독가능한 매체들의 범위 내에 포함되어야 한다.
[00047] 컴퓨터 판독가능한 매체 상에서의 저장과 더불어, 명령들 및/또는 데이터는 통신 장치에 포함되는 송신 매체들 상에 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 가지는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 또는 둘 이상의 프로세서로 하여금 청구항들에서 약술되는 기능들을 구현하게 하도록 구성된다.
[00048] 본 개시 및 그 이점들은 상세하게 설명되었지만, 다양한 변화들, 치환들 및 변경들이 첨부된 청구항들에 의해 정의되는 바와 같은 개시의 사상 및 범위로부터 벗어나지 않으면서 본원에서 이루어질 수 있다는 것이 이해되어야 한다. 더욱이, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조품, 물질의 조성물들, 수단, 방법들 및 단계들에 대한 특정 구성들에 제한되는 것으로 의도되지 않는다. 당업자가 본 개시의 개시로부터 쉽게 인식할 바와 같이, 본원에 설명된 대응하는 구성들과 동일한 기능을 실질적으로 수행하거나, 본원에 설명된 대응하는 구성들과 동일한 결과를 실질적으로 달성하는 현재 존재하거나 추후에 개발될 프로세스들, 기계들, 제조품, 물질의 조성물들, 수단, 방법들 또는 단계들은 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그 범위 내에 이러한 프로세스들, 기계들, 제조품, 대상의 구성품, 수단, 방법들 또는 단계들을 포함하는 것으로 의도된다.

Claims (20)

  1. 메모리 인터페이스 방법으로서,
    메모리 인터페이스 파형의 데이터 채널의 비트들의 제 1 세트에만 동작 지연을 적용시키는 단계;
    메모리 인터페이스에 걸쳐 지연된 비트들의 제 1 세트를 송신하는 단계;
    상기 메모리 인터페이스에 걸쳐 상기 데이터 채널의 비트들의 제 2 세트를 송신하는 단계 ― 상기 비트들의 제 1 세트를 전달하는 신호 라인들의 제 1 세트는 상기 데이터 채널 상에서 상기 비트들의 제 2 세트를 전달하는 신호 라인들의 제 2 세트와 인터위빙(interweave)됨 ― ;
    제 2 스트로브(strobe)를 생성하기 위해 제 1 스트로브에 스트로브 지연을 적용시키는 단계;
    상기 메모리 인터페이스에 걸쳐 상기 제 1 스트로브 및 상기 제 2 스트로브를 송신하는 단계;
    상기 제 2 스트로브를 이용하여 상기 지연된 비트들의 제 1 세트를 샘플링하는 단계; 및
    상기 제 1 스트로브를 이용하여 상기 비트들의 제 2 세트를 샘플링하는 단계를 포함하는,
    메모리 인터페이스 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비트들의 제 1 세트는 상기 데이터 채널의 홀수 비트(odd bit)들만을 포함하고,
    상기 비트들의 제 2 세트는 상기 데이터 채널의 짝수 비트(even bit)들만을 포함하는,
    메모리 인터페이스 방법.
  4. 제 1 항에 있어서,
    상기 비트들의 제 1 세트에만 제 1 트레이닝 지연 값을 적용시키는 단계;
    상기 제 1 스트로브에 제 1 트레이닝 스트로브 지연 값을 적용시키는 단계;
    상기 비트들의 제 1 세트에만 제 2 트레이닝 지연 값을 적용시키는 단계;
    상기 제 1 스트로브에 제 2 트레이닝 스트로브 지연 값을 적용시키는 단계; 및
    제 1 신호 무결성이 제 2 신호 무결성보다 클 때 상기 제 1 트레이닝 지연 값과 동일한 상기 동작 지연을 세팅하는 단계를 더 포함하는,
    메모리 인터페이스 방법.
  5. 제 4 항에 있어서,
    상기 비트들의 제 1 세트에 상기 제 1 트레이닝 지연을 적용시킨 이후 상기 제 1 스트로브에 의해 상기 비트들의 제 1 세트를 샘플링하는 단계;
    상기 제 1 트레이닝 지연을 포함하는 상기 메모리 인터페이스 파형의 상기 제 1 신호 무결성을 측정하는 단계;
    상기 비트들의 제 1 세트에 상기 제 2 트레이닝 지연을 적용시킨 이후 상기 제 1 스트로브에 의해 상기 비트들의 제 1 세트를 샘플링하는 단계; 및
    상기 제 2 트레이닝 지연을 포함하는 상기 메모리 인터페이스 파형의 상기 제 2 신호 무결성을 측정하는 단계를 더 포함하는,
    메모리 인터페이스 방법.
  6. 제 1 항에 있어서,
    모바일 폰, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나로 상기 메모리 인터페이스를 통합시키는 단계를 더 포함하는,
    메모리 인터페이스 방법.
  7. 메모리 인터페이스로서,
    메모리 인터페이스 파형의 데이터 채널의 비트들의 제 1 세트에만 동작 지연을 적용시키기 위한 수단;
    상기 메모리 인터페이스에 걸쳐 지연된 비트들의 제 1 세트를 송신하기 위한 수단;
    상기 메모리 인터페이스에 걸쳐 상기 데이터 채널의 비트들의 제 2 세트를 송신하기 위한 수단 ― 상기 비트들의 제 1 세트를 전달하는 신호 라인들의 제 1 세트는 상기 데이터 채널 상에서 상기 비트들의 제 2 세트를 전달하는 신호 라인들의 제 2 세트와 인터위빙됨 ― ;
    제 2 스트로브를 생성하기 위해 제 1 스트로브에 스트로브 지연을 적용시키기 위한 수단;
    상기 메모리 인터페이스에 걸쳐 상기 제 1 스트로브 및 상기 제 2 스트로브를 송신하기 위한 수단;
    상기 제 2 스트로브를 이용하여 상기 지연된 비트들의 제 1 세트를 샘플링하기 위한 수단; 및
    상기 제 1 스트로브를 이용하여 상기 비트들의 제 2 세트를 샘플링하기 위한 수단을 더 포함하는,
    메모리 인터페이스.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 비트들의 제 1 세트는 상기 데이터 채널의 홀수 비트들만을 포함하고,
    상기 비트들의 제 2 세트는 상기 데이터 채널의 짝수 비트들만을 포함하는,
    메모리 인터페이스.
  10. 제 7 항에 있어서,
    상기 비트들의 제 1 세트에만 제 1 트레이닝 지연 값을 적용시키기 위한 수단;
    상기 제 1 스트로브에 제 1 트레이닝 스트로브 지연 값을 적용시키기 위한 수단;
    상기 비트들의 제 1 세트에만 제 2 트레이닝 지연 값을 적용시키기 위한 수단;
    상기 제 1 스트로브에 제 2 트레이닝 스트로브 지연 값을 적용시키기 위한 수단; 및
    제 1 신호 무결성이 제 2 신호 무결성보다 클 때 상기 제 1 트레이닝 지연 값과 동일한 상기 동작 지연을 세팅하기 위한 수단을 더 포함하는,
    메모리 인터페이스.
  11. 제 10 항에 있어서,
    상기 비트들의 제 1 세트에 상기 제 1 트레이닝 지연을 적용시킨 이후 상기 제 1 스트로브에 의해 상기 비트들의 제 1 세트를 샘플링하기 위한 수단;
    상기 제 1 트레이닝 지연을 포함하는 상기 메모리 인터페이스 파형의 제 1 신호 무결성을 측정하기 위한 수단;
    상기 비트들의 제 1 세트에 상기 제 2 트레이닝 지연을 적용시킨 이후 상기 제 1 스트로브에 의해 상기 비트들의 제 1 세트를 샘플링하기 위한 수단; 및
    상기 제 2 트레이닝 지연을 포함하는 상기 메모리 인터페이스 파형의 상기 제 2 신호 무결성을 측정하기 위한 수단을 더 포함하는,
    메모리 인터페이스.
  12. 제 7 항에 있어서,
    모바일 폰, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
    메모리 인터페이스.
  13. 메모리 인터페이스로서,
    데이터 신호의 비트들의 제 1 세트에 커플링된 제 1 데이터 경로;
    상기 제 1 데이터 경로와 제 1 래치 사이에 커플링된 제 1 가변 지연 회로;
    상기 데이터 신호의 비트들의 제 2 세트와 제 2 래치 사이에 커플링된 제 2 데이터 경로 ― 상기 제 1 데이터 경로는 상기 제 2 데이터 경로와 적어도 부분적으로 인터위빙됨 ― ;
    제 1 스트로브 신호에 커플링된 제 1 스트로브 경로;
    상기 제 1 스트로브 경로와 상기 제 1 래치 사이에 커플링된 제 2 가변 지연 회로; 및
    상기 제 1 스트로브 신호와 상기 제 2 래치 사이에 커플링된 제 2 스트로브 경로를 포함하는,
    메모리 인터페이스.
  14. 제 13 항에 있어서,
    상기 제 1 가변 지연 회로는 상기 데이터 신호의 아이 애퍼처(eye aperture) 길이를 감소시키도록 결정되는 지연 값으로 구성되는,
    메모리 인터페이스.
  15. 제 14 항에 있어서,
    상기 제 1 가변 지연 회로에 커플링된 트레이닝 회로를 더 포함하고,
    상기 트레이닝 회로는 상기 지연 값을 결정 및 세팅하도록 구성되는,
    메모리 인터페이스.
  16. 제 13 항에 있어서,
    상기 제 1 가변 지연 회로 및 상기 제 2 가변 지연 회로는 동일한 지연 값으로 구성되는,
    메모리 인터페이스.
  17. 삭제
  18. 제 13 항에 있어서,
    상기 제 1 데이터 경로는 상기 데이터 신호의 홀수 비트들만을 포함하고,
    상기 제 2 데이터 경로는 상기 데이터 신호의 짝수 비트들만을 포함하거나, 또는
    상기 제 1 데이터 경로는 상기 데이터 신호의 짝수 비트들만을 포함하고,
    상기 제 2 데이터 경로는 상기 데이터 신호의 홀수 비트들만을 포함하는,
    메모리 인터페이스.
  19. 제 13 항에 있어서,
    상기 제 1 스트로브 경로에서 커플링된 고정 지연 회로를 더 포함하는,
    메모리 인터페이스.
  20. 제 13 항에 있어서,
    모바일 폰, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
    메모리 인터페이스.
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