JP2016516244A

JP2016516244A - メモリインターフェースオフセット信号伝達

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Publication number: JP2016516244A
Application number: JP2016502063A
Authority: JP
Inventors: シュリー・クリシュナ・パンデイ; デクスター・ティー・チュン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2013-03-15
Filing date: 2014-03-13
Publication date: 2016-06-02
Anticipated expiration: 2034-03-13
Also published as: KR101587535B1; TW201502791A; TWI519959B; KR20150132359A; CN105074681B; US9177623B2; WO2014151637A1; CN105074681A; EP2972918A1; JP5911663B1; US20140281328A1

Abstract

メモリインターフェースは、可変遅延をデータ信号の部分に適用し、可変遅延をデータストローブに適用するように構成される回路を含む。遅延データストローブが、データ信号の遅延部分をサンプリングする。データ信号の遅延部分は、データ信号の遅延ビットおよび非遅延ビットの経路指定を変えることにより、データ信号の非遅延部分から離間される。トレーニングブロックが、いくつかの記録されたアイ開口幅の最大値に対応する可変遅延の値を決定および設定する。

Description

本開示は、一般に、メモリインターフェース回路に関する。より詳細には、本開示は、メモリインターフェースにおけるクロストークおよびノイズの減少に関する。

低電力ダブルデータレート(LPDDR: low power double data rate)メモリおよびダブルデータレート(DDR: double data rate)メモリなどのソース同期メモリインターフェースでは、クロストークおよび電力分散ネットワーク(PDN: power distribution network)ノイズが、キーとなる性能のボトルネックである。メモリインターフェースの性能は、アイダイアグラム開口の寸法が、インターフェースを越えた信号完全性を表す、アイダイアグラム分析技法を使用して観察することができる。クロストークおよびPDNノイズは、メモリインターフェースの最大達成可能周波数(fmax)を制限する場合がある。この影響は、アイダイアグラム上のアイ開口の寸法の制限として観察することができる。

クロストークノイズの減少は、現在では、信号経路間の間隔を増加させること、および経路の端部で終端を使用することにより達成される。この技法は、メモリインターフェースにより使用される面積を増加する。PDNノイズの減少は、たとえば、現在では、電力経路指定の変更、接地平面設計、減結合コンデンサの追加、またはデータバス反転(DBI: data bus inversion)などの他の技法により達成される。これらの技法は、チップ設計に複雑さを加え、メモリインターフェースの面積を増加させる場合もある。

本開示の態様に従うメモリインターフェース方法は、メモリインターフェース波形のデータチャネルの第1の組のビットのみに動作遅延を適用するステップと、メモリインターフェースを越えて遅延された第1の組のビットを送信するステップとを含む。本開示のこの態様によれば、方法は、メモリインターフェースを越えてデータチャネルの第2の組のビットを送信するステップも含む。第1の組のビットは、データチャネル上で第2の組のビットと混交される。

本開示の別の態様に従うメモリインターフェースは、メモリインターフェース波形のデータチャネルの第1の組のビットのみに動作遅延を適用するための手段と、メモリインターフェースを越えて遅延された第1の組のビットを送信するための手段とを含む。この態様によれば、メモリインターフェースは、メモリインターフェースを越えてデータチャネルの第2の組のビットを送信する手段も含む。第1の組のビットは、データチャネル上で第2の組のビットと混交される。

本開示のさらに別の態様に従うメモリインターフェースは、データ信号の第1の組のビットに結合される第1のデータ経路と、第1のデータ経路と第1のラッチとの間に結合される第1の可変遅延回路と、データ信号の第2の組のビットと第2のラッチとの間に結合される第2のデータ経路とを含む。この態様によれば、メモリインターフェースは、第1のストローブ信号に結合される第1のストローブ経路と、第1のストローブ経路と第1のラッチとの間に結合される第2の可変遅延回路と、第1のストローブ信号と第2のラッチとの間に結合される第2のストローブ経路とをやはり含む。

これは、以下の詳細な記載をより良好に理解することができるように、本開示の特徴および技術的利点を、やや幅広く概説した。本開示の追加の特徴および利点は、下で記載されることになる。本開示の同じ目的を実行するために、他の構造を変更または設計するための基礎としてこの開示が容易に利用され得ることを、当業者は、理解されよう。そのような等価な構築物が、添付の請求項に記載されるような、本開示の教示から逸脱しないことを、当業者は、やはり認識されよう。本開示の特色であると考えられる新規の特徴、その組織および動作方法についての両方、ならびにさらなる目的および利点は、添付図面と共に考察すると、以下の記載からより良好に理解されることになる。しかし、図の各々は、例示および記載だけの目的のために提供され、本開示の制限を規定する意図はないことを、明確に理解されたい。

本開示の特徴、本質、および利点は、全体を通して同様の参照記号が対応して識別される図面と共に考えると、下に記載される詳細な記載から、より明らかとなることになる。

書込み方向での、メモリインターフェースの例を図示する概略図である。読取り方向での、メモリインターフェースの例を図示する概略図である。メモリインターフェース信号のタイミングを図示するグラフである。メモリインターフェースの性能を図示するアイダイアグラムである。本開示の態様に従う、メモリインターフェース中の、位相遅延信号と非位相遅延信号の混交を概略的に図示するブロック図である。本開示の態様に従う、書込み方向での、メモリインターフェースの概略図である。本開示の態様に従う、読取り方向での、メモリインターフェースの概略図である。本開示の態様に従う、メモリインターフェースの性能を図示するアイダイアグラムである。本開示の態様に従う、メモリインターフェースを構成するための方法を図示するプロセスフロー図である。本開示の態様に従う、メモリインターフェース中の可変遅延を決定および設定するための方法を図示するプロセスフロー図である。本開示の構成が有利に採用され得る、例示的なワイヤレス通信システムを示す図である。本開示の一態様に従う、半導体構成要素の回路、レイアウト、および論理設計のための設計ワークステーションを図示するブロック図である。

図1Aおよび図1Bは、システムオンチップ(SOC: system on a chip)100上のシステムとメモリ102との間のメモリインターフェースの例を図示し、そこでは、図1Aを参照して、インターフェースの書込み方向が記載され、かつ図1Bを参照して、インターフェースの読取り方向が記載される。図1Aでは、いくつかのデータビットを含むデータ信号(DQ)が、SOC100からメモリ102に送信される。データ信号は、位相調整ブロック104に入力される。位相調整ブロック104は、データ信号中のデータビットの位相を微調整して、データ信号のビットをすべて単一のストローブ信号でラッチできるように、データ信号のビット間の位相差を減少または除去する。ストローブ(DQS)は、ストローブをデータビットと90°位相ずれさせる、90°遅延ブロック106への入力である。これは、データビットのラッチが、各データビットパルスのほぼ中心で生じることを可能にする。位相調整ブロック104および90°遅延ブロック106は、SOC100上の出力バッファ108に結合される。SOC上の出力バッファ108は、たとえば、プリント回路板上の導電経路を介して、メモリ102上の入力バッファ110に結合される。入力バッファ110は、メモリ上のラッチ112に結合される。各データビットは、入力バッファ110から、遅延ストローブによりメモリ102上の別個のラッチ112に入力される。

図1Bでは、メモリ102から読み取られるいくつかのデータビットを含むデータ信号(DQ)およびストローブ信号(DQS)が、出力バッファ114を介してメモリから出力される。出力バッファ114は、たとえば、プリント回路板上の導電経路を介して、SOC100上の入力バッファ116に結合される。SOC100上の位相調整ブロック118は、データ信号中のデータビットの位相を微調整して、データ信号のビットをすべて単一のストローブ信号でラッチできるように、データ信号のビット間の位相差を減少または除去する。ストローブ(DQS)は、ストローブをデータビットと90°位相ずれさせる、90°遅延ブロック120への入力である。これは、データビットのラッチが、各データビットパルスのほぼ中心で生じることを可能にする。各データビットは、90°遅延ブロック120から、遅延ストローブによりSOC上の別個のフリップフロップ122に入力される。

図2は、図1Aおよび図1Bに関して上で議論されたデータ信号DQなどの、データ信号のデータ信号パルス202の例を図示するグラフ200である。データ信号パルス202は、約0.3ボルトの入力上限閾値を超えると、高いデータレベルと認識される。したがって、フリップフロップ中へパルスをクロック動作させるために使用されるストローブ信号が、約150ピコ秒と350ピコ秒との間で発生することが重要である。メモリインターフェースの性能および信頼性は、グラフ200などのグラフに、インターフェースを通したデータパルスのすべてを重ね合わせることにより測定することができる。ビット間のタイミングばらつきおよび強度ばらつきのため、グラフ上のビットの重ね合わせは、アイダイアグラムをもたらす。

図3は、図1Aおよび図1Bで上で記載されたインターフェースなどの、従来型メモリインターフェースの性能を図示するアイダイアグラムである。アイダイアグラム300では、開口302の寸法を測定し、メモリインターフェースの信頼性を決定することができる。開口302がより大きい寸法を有するということは、それが、レシーバにおいてデータパルスレベルを検出するためのエラーのマージンがより大きいことを表すので、インターフェースを越えてより信頼できる通信をすることを表す。マスク区域304と交差する信号パルスは、信頼性良く受け取ることができない。開口302のサイズを増加するために、データバス反転、終端設計、およびラインインピーダンス整合などの技法を一般的に使用する。

本開示の態様によれば、メモリインターフェースの信頼性は、データチャネルの部分でデータ信号を遅延させることにより改善することができる。データチャネルの遅延部分をサンプリングするため、ストローブにおよそ同じ遅延が適用される。データ信号のすべての部分が同時にスイッチングすることを防止によって、ビットのすべてが同じ位相オフセットを有する、図1Aおよび図1Bに示されるような従来型のメモリインターフェースと比較して、非常に出力ノイズが減少する。本開示の態様に従ってデータチャネルの部分を遅延させることは、インターフェースの信頼性を改善するための他の方法に加えて、実施することができる。

本開示の態様によれば、データチャネルは、データチャネルの非遅延部分とデータチャネルの遅延部分を変えることにより経路指定される。本開示の態様に従ってデータチャネルの遅延部分および非遅延部分を変えることの例は、図4を参照して記載される。図4に示される例の各々では、データチャネルの奇数ビットが遅延され、偶数ビットが遅延されない。遅延は、偶数ビットまたは奇数ビットのどちらでも適用することができ、ゼロビットは偶数ビットであると考えられることを理解されたい。図4に示される例は、データ信号の1バイトを示すが、任意の数のバイトを、本開示のこの態様に従って経路指定できることを理解されたい。

第1のSOC404と第1のメモリ406との間の、第1のインターフェース経路指定402では、各遅延奇数ビットは、非遅延偶数ビットに隣接して経路指定される。本開示の態様に従う他の構成は、そのような交番パターンに厳密には一致しない場合がある。たとえば、第2のSOC410と第2のメモリ412との間の、第2のインターフェース経路指定408では、偶数ビット0と2は、互いに隣接する。第3のSOC416と第3のメモリ418との間の、第3のインターフェース経路指定414では、奇数ビットが一緒にグループ化され、偶数ビットが一緒にグループ化される。第2のインターフェース経路指定408および第3のインターフェース経路指定414は、準最適である可能性がある。というのは、それらは、データチャネルの遅延部分および非遅延部分の交番配置に一致しないからである。しかし、これらの配置は、本明細書に開示される利点のいくつかを依然として提供することができる。

図5Aおよび図5Bは、システムオンチップ(SOC)500上のシステムとメモリ502との間のメモリインターフェースを図示し、そこでは、図5Aを参照して、インターフェースの書込み方向が記載され、かつ図5Bを参照して、インターフェースの読取り方向が記載される。データ信号DQおよびストローブ信号DQSは、読取り方向および書込み方向で別個に示されるが、データ信号およびストローブは双方向信号であることを当業者なら理解されよう。

図5Aでは、いくつかのデータビットを含むデータ信号(DQ)が、SOC500からメモリ502に送信される。データ信号の第1の部分は、第1の位相調整ブロック504に入力される。データ信号の第2の部分は、第2の位相調整ブロック505に入力される。本開示の一態様によれば、たとえば、データ信号の第1の部分がデータ信号の奇数ビットのみを含むことができ、データ信号の第2の部分がデータ信号の偶数ビットのみを含むことができる。第1の位相調整ブロック504および第2の位相調整ブロック505は、データ信号中のデータビットの位相を微調整して、データ信号のビットをすべて単一のストローブ信号でラッチできるように、データ信号のビット間の位相差を減少または除去する。データ信号の第1の部分は、第1の位相調整ブロックから可変遅延ブロック508に出力される。本開示の態様によれば、可変遅延ブロック508は、データ信号の第1の部分を、データ信号の第2の部分に対して、アイダイアグラム開口のサイズを増加させるように決定された量だけ遅延する。

ストローブ(DQS)が90°遅延ブロック506に入力され、このことが、ストローブを、非遅延データビットから90°位相ずれさせる。これは、非遅延データビットのラッチが、非遅延データ信号の各データビットパルスのほぼ中心で生じることを可能にする。90°遅延ブロック506からの出力は、可変ストローブ遅延ブロック510に結合される。可変ストローブ遅延ブロック510は、遅延ストローブを生成する。本開示の一態様では、ストローブ遅延の量は、可変遅延ブロック508によりデータ信号に適用される可変遅延と同じである。本開示の別の態様では、ストローブ遅延の量は、データ信号に適用される可変遅延と異なる場合がある。これは、遅延データビットのラッチが、遅延データ信号の各データビットパルスのほぼ中心で生じることを可能にする。

位相調整ブロック504、505、90°遅延ブロック506、および可変ストローブ遅延ブロック510は、SOC500上の出力バッファ512に結合される。SOC上の出力バッファ512は、たとえば、プリント回路板上の導電経路を介して、メモリ502上の入力バッファ514に結合される。入力バッファ514は、メモリ502上のラッチ516、518に結合される。可変遅延ブロック508により出力されるデータ信号の遅延部分は、第1のフリップフロップ516に入力される。第1のフリップフロップ516は、可変ストローブ遅延ブロック510から出力される遅延ストローブによりサンプリングされる。第2の位相調整ブロックにより出力されるデータ信号の非遅延部分は、第2のフリップフロップ518に入力され、90°遅延ブロック506から出力される90°遅延ストローブによりサンプリングされる。第1のフリップフロップ516および第2のフリップフロップ518からの出力が組み合わされて、受信データ信号を生成する。

図5Bでは、データ信号(DQ)は、メモリ502から読み取られるいくつかのデータビットを含む。データ信号の第1の部分は、可変遅延ブロック522に入力され、次いで、出力バッファ520を介してメモリ502から出力される。データ信号の第2の部分は、遅延されず、出力バッファ520を介してメモリ502から出力される。本開示の一態様によれば、たとえば、データ信号の第1の部分がデータ信号の奇数ビットのみを含むことができ、データ信号の第2の部分がデータ信号の偶数ビットのみを含むことができる。

ストローブ信号(DQS)が、出力バッファ520を介してメモリ502からやはり出力される。ストローブ信号は、可変ストローブ遅延ブロック524にやはり入力され、遅延ストローブを生成する。本開示の態様によれば、可変ストローブ遅延ブロック524によりストローブに適用される遅延量は、可変遅延ブロック522によりデータ信号の第1の部分に適用される遅延量と同じであってよい。本開示の別の態様では、可変ストローブ遅延ブロック524によりストローブに適用される遅延量は、可変遅延ブロックによりデータ信号の第1の部分に適用される遅延と異なってよい。可変ストローブ遅延ブロックからの遅延ストローブ出力は、出力バッファ520を介してメモリから出力される。

出力バッファ520は、たとえば、プリント回路板上の導電経路によって、SOC500上の入力バッファ526に結合される。SOC500上の第1の位相調整ブロック528は、データ信号の第1の部分中のデータビットの位相を微調整して、データ信号の第1の部分のビットをすべて同じストローブ信号でサンプリングできるように、データ信号の第1の部分のビット間の位相差を減少または除去する。SOC500上の第2の位相調整ブロック530は、データ信号の第2の部分中のデータビットの位相を微調整して、データ信号の第2の部分のビットをすべて同じストローブ信号でサンプリングできるように、データ信号の第2の部分のビット間の位相差を減少または除去する。可変ストローブ遅延ブロック524から出力された遅延ストローブは、SOC500上の第1の90°遅延ブロック532に入力される。第1の90°遅延ブロック532からの出力が第1のフリップフロップ536に結合されて、第1の位相調整ブロック528から第1のフリップフロップ536に出力されるデータ信号の第1の部分をサンプリングする。非遅延ストローブは、SOC500上の第2の90°遅延ブロック534に入力される。第2の90°遅延ブロック534からの出力が第2のフリップフロップ538に結合されて、第2の位相調整ブロック530から第2のフリップフロップ538に出力されるデータ信号の第2の部分をサンプリングする。第1のフリップフロップ536および第2のフリップフロップ538からの出力が組み合わされて、SOC500上の受信データ信号を生成する。

本開示の態様は、図5Aおよび図5Bを参照して、データ信号を2つの部分に分けるものとして記載されるが、データ信号は、たとえば、各部分が異なる可変遅延を有する、3つ以上の部分に分けることができることを理解されたい。

図6は、図5Aおよび図5Bに示されるインターフェースなどの、本開示の態様に従うメモリインターフェースの性能を図示するアイダイアグラム600を示す。アイダイアグラム600の開口604内に収まるマスク602は、従来型インターフェースの性能を表す、図3に示されるマスク304の長さよりも著しく長い水平長を有する。これは、本開示の態様により提供される、著しい性能改善を表す。図3に示されるマスク304と比較し、マスク602が、わずかに小さい垂直寸法であることは、改善を著しく減少させない。というのは、マスク602の水平寸法が、性能のより優勢な指標であるからである。アイダイアグラム600は、たとえば、PCB上の具体的なトレース長および一定の数のメモリ負荷などの、特定のインターフェースパラメータで構成された。アイダイアグラムは、異なるインターフェースパラメータについて、さらに大きい改善を示して生成され得ることを理解されたい。

本開示の態様に従う、メモリインターフェースを構成する方法が、図7を参照して記載される。ブロック702では、方法は、メモリインターフェース波形のデータチャネルの、第1の組のビットのみに動作遅延を適用するステップを含む。ブロック704では、方法は、メモリインターフェースを越えて遅延された第1の組のビットを送信するステップを含む。ブロック706では、方法は、メモリインターフェースを越えてデータチャネルの第2の組のビットを送信するステップを含む。第1の組のビットは、データチャネル上で第2の組のビットと混交される。

遅延値は、メモリインターフェース波形の信号完全性を改善するように選択される。信号完全性は、メモリインターフェースのアイ開口幅を測定することにより、トレーニングブロックで決定される。本開示の態様に従う、トレーニングブロックにより可変遅延を決定するための方法が、図8を参照して記載される。トレーニングプロセスが開始すると、ブロック802において、奇数ビット可変遅延が、たとえば、60°などの初期値に設定される。奇数ビットのためのストローブ遅延が、たとえば、60°などの初期ストローブ遅延値にやはり設定される。ブロック804において、偶数と奇数ビットの両方を含むテストパターンが送信される。テストパターンは、たとえば、ストレスの多いアグレッサパターンを含むことができる。ブロック806において、WRITE DQビットトレーニングが実施されて、テストパターン中のビットの位相を調整する。ブロック808において、アイ開口幅がテストパターンに基づいて記録される。遅延値が最終値に到達しなかった場合(ブロック810:いいえ)、ブロック812において、可変遅延が、たとえば10°などの何らかの量だけ増加され、プロセスがブロック804に戻り、同じテストパターンを新しい可変遅延値で送信する。ブロック810において、プロセスは、遅延値が最終遅延値に到達したことを決定し、ブロック814において、奇数ビット可変遅延および奇数ビットストローブ遅延が、ブロック808で記録された最良アイ開口幅に応じて選択される。

一構成では、メモリインターフェースは、メモリインターフェース中のクロストークおよびノイズを減少させるための手段を含む。メモリインターフェースは、メモリインターフェース波形のデータチャネルの第1の組のビットのみに動作遅延を適用するための手段を含む。動作遅延を適用するための手段は、たとえば、図5Aに記載されるような、可変遅延ブロック508、510を含んでよい。メモリインターフェースは、メモリインターフェースを越えて遅延された第1の組のビットを送信するための手段も含む。遅延された第1の組のビットを送信するための手段は、たとえば、図5Aに記載されるような、出力バッファ512および入力バッファ514を含んでよい。メモリインターフェースは、メモリインターフェースを越えてデータチャネルの第2の組のビットを送信するための手段も含む。第1の組のビットは、データチャネル上で第2の組のビットと混交される。第2の組のビットを送信するための手段は、たとえば、図5Aに記載されるような、出力バッファ512および入力バッファ514をやはり含んでよい。別の構成では、上記の手段は、上記の手段により記述された機能を実施するように構成される任意のモジュールまたは任意の装置であってよい。特定の手段が記載されたが、開示された構成を実施するために、開示された手段のすべてが必要となるわけではないことが、当業者には明らかであろう。さらに、本開示への焦点を保つため、一定のよく知られた手段は記載しなかった。

図9は、開示されるメモリインターフェースの構成が有利に採用され得る、例示的なワイヤレス通信システム900を示す。例示のため、図9は、3つのリモートユニット920、930、および950ならびに2つの基地局940を示す。ワイヤレス通信システムがより多くのリモートユニットおよび基地局を有してよいことを認識されよう。リモートユニット920、930、および950は、それぞれ、メモリインターフェース925A、925B、および925Cを含む。図9は、基地局940からリモートユニット920、930、および950への、順方向リンク信号980ならびにリモートユニット920、930、および950から基地局940への逆方向リンク信号990を示す。

図9では、リモートユニット920はモバイル電話として示され、リモートユニット930は、ポータブルコンピュータとして示され、リモートユニット950は、ワイヤレスローカルループシステム中の固定位置リモートユニットとして示される。たとえば、リモートユニットは、セルフォン、ハンドヘルドパーソナル通信システム(PCS: personal communication systems)ユニット、個人情報端末などのポータブルデータユニット、またはメータ読取り装置などの固定位置データユニットであってよい。図9は本開示の教示に従うメモリインターフェースを採用し得るリモートユニットを図示するが、本開示は、これらの例示的な図示されたユニットに制限されない。たとえば、本開示の構成に従うメモリインターフェース回路は、任意のデバイス中に好適に採用することができる。

図10は、上に開示されたメモリインターフェース回路などの、半導体構成要素の回路、レイアウト、および論理設計のため使用される設計ワークステーションを図示するブロック図である。設計ワークステーション1000は、オペレーティングシステムソフトウェア、サポートファイル、および、CadenceまたはOrCADなどの設計ソフトウェアを格納するハードディスク1001を含む。設計ワークステーション1000は、メモリインターフェース回路など、回路1010または半導体構成要素1012の設計を円滑にするためのディスプレイ1002も含む。記憶媒体1004は、回路設計1010または半導体構成要素1012を有形に記憶するために提供される。回路設計1010または半導体構成要素1012は、GDSIIまたはGERBERなどのファイル形式で、記憶媒体1004上に記憶することができる。記憶媒体1004は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の好適なデバイスであってよい。さらに、設計ワークステーション1000は、記憶媒体1004からの入力を受け入れ、または記憶媒体1004への出力を書き込むための駆動装置1003を含む。

記憶媒体1004上に記録されるデータは、論理回路構成、フォトリソグラフィ用マスクのためのパターンデータ、または電子ビームリソグラフィなどの逐次書込みツールのためのマスクパターンデータを規定し得る。データは、論理シミュレーションに関連する、タイミング図またはネット回路などの論理検証データをさらに含んでよい。記憶媒体1004上にデータを提供することは、半導体ウエハを設計するためのプロセスの数を減少させることにより、回路設計1010または半導体構成要素1012の設計を円滑にする。

特定の回路が記載されたが、開示された構成を実施するために、開示された回路のすべてが必要となるわけではないことが、当業者には明らかであろう。さらに、本開示への焦点を保つため、一定のよく知られた回路は記載しなかった。

ファームウェアおよび/またはソフトウェア実装のため、方法論は、本明細書に記載された機能を実施するモジュール(たとえば、プロシージャ、機能など)で実装することができる。命令を有形に具現化する機械可読媒体を、本明細書に記載される方法論を実装するのに使用することができる。たとえば、ソフトウェアコードをメモリ中に記憶し、プロセッサユニットにより実行することができる。メモリは、プロセッサユニット内、またはプロセッサユニット外に実装することができる。本明細書で使用する、「メモリ」という用語は、長期、短期、揮発性、不揮発性、または他のメモリタイプのことを言い、特定のタイプのメモリ、もしくは特定の数のメモリ、またはメモリが記憶される特定のタイプの媒体に制限されるべきでない。

ファームウェアおよび/またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に、1つもしくは複数の命令またはコードとして記憶することができる。例としては、データ構造でエンコードされるコンピュータ可読媒体、およびコンピュータプログラムでエンコードされるコンピュータ可読媒体が挙げられる。コンピュータ可読媒体としては、物理的なコンピュータ記憶媒体が挙げられる。記憶媒体は、コンピュータによりアクセスすることができる、入手可能な媒体であってよい。限定ではなく、例として、そのようなコンピュータ可読媒体としては、RAM、ROM、EEPROM、CD-ROMもしくは他の光学ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令またはデータ構造の形式で記憶するために使用することができ、コンピュータによりアクセスすることができる他の媒体が挙げられ、本明細書で使用するとき、ディスク(disk)およびディスク(disc)は、コンパクトディスク(CD: compact disc)、レーザーディスク(登録商標)(laser disc)、光学式ディスク(optical disc)、デジタル多用途ディスク(DVD: digital versatile disc)、フロッピー(登録商標)ディスク(floppy disk)およびブルーレイディスク(blu-ray disc)を含み、ここで、ディスク(disk)は通常データを磁気的に再生し、一方ディスク(disc)はデータをレーザで光学的に再生する。上の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。

コンピュータ可読媒体上の記憶装置に加えて、命令および/またはデータは、通信装置に含まれる伝送媒体上の信号として提供することができる。たとえば、通信装置は、命令およびデータを表すことができる信号を有する送受信器を含むことができる。命令およびデータは、1つまたは複数のプロセッサに、請求項に概説される機能を実装させるように構成される。

本開示およびその利点が詳細に記載されてきたが、添付の請求項により規定されるような本開示の精神および範囲から逸脱することなく、様々な変更、代替、および改変がここでなされ得ることを理解されたい。さらに、本出願の範囲は、本明細書に記載される、プロセス、機械、製造物、組成物、手段、方法、およびステップの特定の構成に制限されることを意図していない。当業者なら本開示の開示から容易に理解するように、現在存在する、または本明細書に記載される対応する構成と実質的に同じ機能を実施する、もしくは実質的に同じ結果を達成するように後で開発される、プロセス、機械、製造物、組成物、手段、方法、またはステップは、本開示に従って利用できる。したがって、添付の請求項は、それらの範囲内に、そのようなプロセス、機械、製造物、組成物、手段、方法、またはステップを含むように意図される。

100 システムオンチップ、SOC
102 メモリ
104 位相調整ブロック
106 90°遅延ブロック
108 出力バッファ
110 入力バッファ
112 ラッチ
114 出力バッファ
116 入力バッファ
118 位相調整ブロック
120 90°遅延ブロック
122 フリップフロップ
200 グラフ
202 データ信号パルス
300 アイダイアグラム
302 開口
304 マスク区域、マスク
402 第1のインターフェース経路指定
404 第1のSOC
406 第1のメモリ
408 第2のインターフェース経路指定
410 第2のSOC
412 第2のメモリ
414 第3のインターフェース経路指定
416 第3のSOC
418 第3のメモリ
500 システムオンチップ、SOC
502 メモリ
504 第1の位相調整ブロック
505 第2の位相調整ブロック
506 90°遅延ブロック
508 可変遅延ブロック
510 可変ストローブ遅延ブロック
512 出力バッファ
514 入力バッファ
516 ラッチ、第1のフリップフロップ
518 ラッチ、第2のフリップフロップ
520 出力バッファ
522 可変遅延ブロック
524 可変ストローブ遅延ブロック
526 入力バッファ
528 第1の位相調整ブロック
530 第2の位相調整ブロック
532 第1の90°遅延ブロック
534 第2の90°遅延ブロック
536 第1のフリップフロップ
538 第2のフリップフロップ
600 アイダイアグラム
602 マスク
604 開口
900 ワイヤレス通信システム
920 リモートユニット
925A メモリインターフェース
925B メモリインターフェース
925C メモリインターフェース
930 リモートユニット
940 基地局
950 リモートユニット
1000 設計ワークステーション
1001 ハードディスク
1002 ディスプレイ
1003 駆動装置
1004 記憶媒体
1010 回路設計、回路
1012 半導体構成要素

Claims

メモリインターフェース波形のデータチャネルの第1の組のビットのみに動作遅延を適用するステップと、
メモリインターフェースを越えて前記遅延された第1の組のビットを送信するステップと、
前記メモリインターフェースを越えて前記データチャネルの第2の組のビットを送信するステップであって、前記第1の組のビットが、前記データチャネル上で前記第2の組のビットと混交されるステップと
を含む、メモリインターフェース方法。
ストローブ遅延を第1のストローブに適用して第2のストローブを生成するステップと、
前記第1のストローブおよび前記第2のストローブを前記メモリインターフェースを越えて送信するステップと、
前記第1の組のビットを前記第1のストローブでサンプリングするステップと、
前記第2の組のビットを前記第2のストローブでサンプリングするステップと
をさらに含む、請求項1に記載のメモリインターフェース方法。
前記第1の組のビットが前記データチャネルの奇数ビットのみを含み、前記第2の組のビットが前記データチャネルの偶数ビットのみを含む、請求項1に記載のメモリインターフェース方法。
第1のトレーニング遅延値を前記第1の組のビットのみに適用するステップと、
第1のトレーニングストローブ遅延値を第1のストローブに適用するステップと、
第2のトレーニング遅延値を前記第1の組のビットのみに適用するステップと、
第2のトレーニングストローブ遅延値を前記第1のストローブに適用するステップと、
第1の信号完全性が第2の信号完全性よりも大きいとき、前記動作遅延を前記第1のトレーニング遅延値に等しく設定するステップと
をさらに含む、請求項1に記載のメモリインターフェース方法。
前記第1のトレーニング遅延を前記第1の組のビットに適用するステップの後で前記第1のストローブにより前記第1の組のビットをサンプリングするステップと、
前記第1のトレーニング遅延を含む前記メモリインターフェース波形の前記第1の信号完全性を測定するステップと、
前記第2のトレーニング遅延を前記第1の組のビットに適用するステップの後で前記第1のストローブにより前記第1の組のビットをサンプリングするステップと、
前記第2のトレーニング遅延を含む前記メモリインターフェース波形の前記第2の信号完全性を測定するステップと
をさらに含む、請求項4に記載のメモリインターフェース方法。
前記メモリインターフェースを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定位置データユニットのうちの少なくとも1つに一体化するステップをさらに含む、請求項1に記載のメモリインターフェース方法。
メモリインターフェースであって、
メモリインターフェース波形のデータチャネルの第1の組のビットのみに動作遅延を適用するための手段と、
前記メモリインターフェースを越えて前記遅延された第1の組のビットを送信するための手段と、
前記メモリインターフェースを越えて前記データチャネルの第2の組のビットを送信するための手段であって、前記第1の組のビットが、前記データチャネル上で前記第2の組のビットと混交される手段と
を備える、メモリインターフェース。
ストローブ遅延を第1のストローブに適用して第2のストローブを生成する手段と、
前記第1のストローブおよび前記第2のストローブを前記メモリインターフェースを越えて送信するための手段と、
前記第1の組のビットを前記第1のストローブでサンプリングするための手段と、
前記第2の組のビットを前記第2のストローブでサンプリングするための手段と
をさらに備える、請求項7に記載のメモリインターフェース。
前記第1の組のビットが前記データチャネルの奇数ビットのみを含み、前記第2の組のビットが前記データチャネルの偶数ビットのみを含む、請求項7に記載のメモリインターフェース。
第1のトレーニング遅延値を前記第1の組のビットのみに適用するための手段と、
第1のトレーニングストローブ遅延値を第1のストローブに適用するための手段と、
第2のトレーニング遅延値を前記第1の組のビットのみに適用するための手段と、
第2のトレーニングストローブ遅延値を前記第1のストローブに適用するための手段と、
第1の信号完全性が第2の信号完全性よりも大きいとき、前記動作遅延を前記第1のトレーニング遅延値に等しく設定するための手段と
をさらに備える、請求項7に記載のメモリインターフェース。
前記第1のトレーニング遅延を前記第1の組のビットに適用することの後で前記第1のストローブにより前記第1の組のビットをサンプリングするための手段と、
前記第1のトレーニング遅延を含む前記メモリインターフェース波形の第1の信号完全性を測定するための手段と、
前記第2のトレーニング遅延を前記第1の組のビットに適用することの後で前記第1のストローブにより前記第1の組のビットをサンプリングするための手段と、
前記第2のトレーニング遅延を含む前記メモリインターフェース波形の前記第2の信号完全性を測定するための手段と
をさらに備える、請求項10に記載のメモリインターフェース。
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定位置データユニットのうちの少なくとも1つに一体化される、請求項7に記載のメモリインターフェース。
データ信号の第1の組のビットに結合される第1のデータ経路と、
前記第1のデータ経路と第1のラッチとの間に結合される第1の可変遅延回路と、
前記データ信号の第2の組のビットと第2のラッチとの間に結合される第2のデータ経路と
第1のストローブ信号に結合される第1のストローブ経路と、
前記第1のストローブ経路と前記第1のラッチとの間に結合される第2の可変遅延回路と、
前記第1のストローブ信号と前記第2のラッチとの間に結合される第2のストローブ経路と
を備える、メモリインターフェース。
前記第1の可変遅延回路が、前記データ信号のアイ開口長を減少させるように決定される遅延値で構成される、請求項13に記載のメモリインターフェース。
前記第1の可変遅延回路に結合されるトレーニング回路であって、前記遅延値を決定および設定するように構成されるトレーニング回路
をさらに備える、請求項14に記載のメモリインターフェース。
前記第1の可変遅延回路および前記第2の可変遅延回路が、同じ遅延値で構成される、請求項13に記載のメモリインターフェース。
前記第1のデータ経路が、前記第2のデータ経路と少なくとも部分的に混交される、請求項13に記載のメモリインターフェース。
前記第1のデータ経路が前記データ信号の奇数ビットのみを含み、前記第2のデータ経路が前記データ信号の偶数ビットのみを含む、またはその反対である、請求項13に記載のメモリインターフェース。
前記第1のストローブ経路に結合される固定遅延回路をさらに備える、請求項13に記載のメモリインターフェース。
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定位置データユニットのうちの少なくとも1つに一体化される、請求項13に記載のメモリインターフェース。