KR20150025766A - 반도체 장치의 퓨즈 정보 저장 회로 - Google Patents

반도체 장치의 퓨즈 정보 저장 회로 Download PDF

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Abstract

본 기술은 복수 회 입력되는 테스트 모드 신호를 디코딩하여 예비 퓨즈 정보를 생성하도록 구성되는 테스트 모드 디코더; 상기 예비 퓨즈 정보를 카운트 클럭 신호에 응답하여 카운트하여 퓨즈 정보를 생성하도록 구성되는 카운트 래치; 및 상기 퓨즈 정보를 저장하도록 구성된 퓨즈 어레이 블록을 포함할 수 있다.

Description

반도체 장치의 퓨즈 정보 저장 회로{FUSE INFORMATION STORAGE CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 퓨즈 정보 저장 회로에 관한 것이다.
반도체 장치는 테스트 관련 설정 정보, 리페어 어드레스 정보 등을 저장하기 위한 퓨즈 어레이를 포함할 수 있다.
따라서 퓨즈 어레이에 해당 정보를 저장하기 위한 퓨즈 정보 저장 회로를 필요로 한다.
본 발명의 실시예는 간소화된 과정을 통해 퓨즈 정보를 저장할 수 있는 반도체 장치의 퓨즈 정보 저장 회로를 제공한다.
본 발명의 실시예는 복수 회 입력되는 테스트 모드 신호를 디코딩하여 예비 퓨즈 정보를 생성하도록 구성되는 테스트 모드 디코더; 상기 예비 퓨즈 정보를 카운트 클럭 신호에 응답하여 카운트하여 퓨즈 정보를 생성하도록 구성되는 카운트 래치; 및 상기 퓨즈 정보를 저장하도록 구성된 퓨즈 어레이 블록을 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 노멀 데이터 패스를 통해 제공되는 정보를 퓨즈 정보로서 저장하도록 구성된 제 1 퓨즈 정보 저장 패스; 및 전용 신호 패스를 이용하여 테스트 모드 신호를 복수 회 입력함으로써 상기 퓨즈 정보를 저장하도록 구성된 제 2 퓨즈 정보 저장 패스를 포함할 수 있다.
본 발명의 실시예는 상기 테스트 모드 신호를 제공하도록 구성된 모드 레지스터를 더 포함할 수 있다.
본 발명의 실시예에서 상기 카운트 래치는 상기 예비 퓨즈 정보의 각 신호 비트를 상기 카운트 클럭 신호에 응답하여 카운트하여 상기 퓨즈 정보의 일정 부분씩을 생성하도록 구성된 복수의 단위 카운트 래치를 포함할 수 있다.
본 발명의 실시예에서 상기 노멀 데이터 패스는 상기 반도체 장치의 데이터 입/출력 핀 어레이에서 메모리 블록 사이의 데이터 라인을 포함할 수 있다.
본 발명의 실시예에서 상기 퓨즈 정보는 퓨즈 어레이 블록에 저장되며, 상기 제 1 퓨즈 정보 저장 패스와 상기 제 2 퓨즈 정보 저장 패스는 상기 퓨즈 어레이 블록을 공유할 수 있다.
본 기술은 퓨즈 정보 저장 과정을 간소화할 수 있고, 기록된 퓨즈 정보의 신뢰성 또한 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 퓨즈 정보 저장 회로(100)의 블록도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈 정보 저장 회로(101)의 블록도,
도 3은 도 2의 카운트 래치(500)의 세부 구성을 나타낸 블록도,
도 4는 도 3의 단위 카운트 래치(510)의 세부 구성을 나타낸 블록도이고,
도 5는 도 4의 단위 카운트 래치(510)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 퓨즈 정보 저장 회로(100)는 퓨즈 정보 래치(110) 및 퓨즈 어레이 블록(120)을 포함할 수 있다.
퓨즈 정보 래치(110)는 데이터 입/출력 핀 어레이(10)와 연결된 데이터 라인을 통해 제공받은 정보 예를 들어, 어드레스 정보를 퓨즈 정보(TM_FUSE_ADD<0:15>)로서 래치하도록 구성될 수 있다.
이때 데이터 입/출력 핀 어레이(10)는 데이터 라인을 통해 데이터 리드/라이트 동작을 위한 리드/라이트 패스(Read/Write Path)(20)와 연결된다.
데이터 입/출력 핀 어레이(10)는 복수의 입/출력 핀(DQ)을 포함할 수 있다.
리드/라이트 패스(20)는 메모리 블록(30)과 연결된다.
리드/라이트 패스(20)를 통해 메모리 블록(30)에서 데이터 입/출력 핀 어레이(10)에 이르는 데이터 리드 동작 및 데이터 입/출력 핀 어레이(10)에서 메모리 블록(30)에 이르는 데이터 라이트 동작이 이루어질 수 있다.
본 발명의 실시예의 퓨즈 정보 래치(110)는 노멀 데이터 리드/라이트 동작 시 사용되는 데이터 라인을 이용하여 제공 받은 정보를 퓨즈 정보(TM_FUSE_ADD<0:15>)로서 래치하도록 구성될 수 있다.
퓨즈 어레이 블록(120)은 전자 퓨즈 또는 레이저 퓨즈 등으로 이루어진 퓨즈 어레이를 포함한다.
퓨즈 어레이 블록(120)은 퓨즈 정보 래치(110)에서 제공한 퓨즈 정보(TM_FUSE_ADD<0:15>)를 퓨즈 어레이에 저장하도록 구성될 수 있다.
이때 퓨즈 어레이 블록(120)의 퓨즈 정보 저장은 외부 제어 예를 들어, 고전압 인가 또는 레이저를 이용한 퓨즈 컷팅(cutting) 과정을 통해 이루어질 수 있다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈 정보 저장 회로(101)는 제 1 퓨즈 정보 저장 패스(102) 및 제 2 퓨즈 정보 저장 패스(103)를 포함할 수 있다.
제 1 퓨즈 정보 저장 패스(102)는 노멀 데이터 패스를 통해 제공되는 퓨즈 정보를 저장하도록 구성될 수 있다.
제 1 퓨즈 정보 저장 패스(102)는 퓨즈 정보 래치(111) 및 퓨즈 어레이 블록(121)을 포함할 수 있다.
퓨즈 정보 래치(111)는 데이터 입/출력 핀 어레이(10)와 연결된 데이터 라인을 통해 제공받은 정보 예를 들어, 어드레스 정보를 퓨즈 정보(TM_FUSE_ADD<0:15>)로서 래치하도록 구성될 수 있다.
이때 데이터 입/출력 핀 어레이(10)는 데이터 라인을 통해 데이터 리드/라이트 동작을 위한 리드/라이트 패스(20)와 연결된다.
데이터 입/출력 핀 어레이(10)는 복수의 입/출력 핀(DQ)을 포함할 수 있다.
리드/라이트 패스(20)는 메모리 블록(30)과 연결된다.
리드/라이트 패스(20)를 통해 메모리 블록(30)에서 데이터 입/출력 핀 어레이(10)에 이르는 데이터 리드 동작 및 데이터 입/출력 핀 어레이(10)에서 메모리 블록(30)에 이르는 데이터 라이트 동작이 이루어질 수 있다.
본 발명의 다른 실시예의 퓨즈 정보 래치(111)는 노멀 데이터 리드/라이트 동작 시 사용되는 데이터 라인을 이용하여 제공 받은 정보를 퓨즈 정보(TM_FUSE_ADD<0:15>)로서 래치하도록 구성될 수 있다.
퓨즈 어레이 블록(121)은 전자 퓨즈 또는 레이저 퓨즈 등으로 이루어진 퓨즈 어레이를 포함한다.
퓨즈 어레이 블록(121)은 퓨즈 정보 래치(111)에서 제공된 퓨즈 정보(TM_FUSE_ADD<0:15>)를 퓨즈 어레이에 저장하도록 구성될 수 있다.
이때 퓨즈 어레이 블록(121)의 퓨즈 정보 저장은 외부 제어 예를 들어, 고전압 인가 또는 레이저를 이용한 퓨즈 컷팅 과정을 통해 이루어질 수 있다.
제 2 퓨즈 정보 저장 패스(103)는 전용 신호 패스를 이용하여 테스트 모드 신호를 복수 회 입력함으로써 퓨즈 정보를 저장하도록 구성될 수 있다.
제 2 퓨즈 정보 저장 패스(103)는 모드 레지스터(300), 테스트 모드 디코더(400), 카운트 래치(500) 및 퓨즈 어레이 블록(121)을 포함할 수 있다.
퓨즈 어레이 블록(121)은 제 1 퓨즈 정보 저장 패스(103)와 제 2 퓨즈 정보 저장 패스(103)에 의해 공유될 수 있다.
모드 레지스터(300)는 테스트 모드 신호(TM_MRW<0:1>)를 제공하도록 구성될 수 있다.
모드 레지스터(300)는 테스트 모드 신호(TM_MRW<0:1>)를 복수 회(예를 들어, 4회) 제공하도록 구성될 수 있다.
이때 테스트 모드 신호(TM_MRW<0:1>)는 테스트 라이트 모드(Test Write Mode)에 관련된 신호를 포함할 수 있다.
테스트 모드 디코더(400)는 복수 회 입력되는 테스트 모드 신호(TM_MRW<0:1>)를 각각 디코딩하여 예비 퓨즈 정보(TM_FUSE<0:3>)를 생성하도록 구성될 수 있다.
카운트 래치(500)는 시차를 두고 반복적으로 입력되는 예비 퓨즈 정보(TM_FUSE<0:3>)를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 카운트하여 퓨즈 정보(TM_FUSE_ADD<0:15>)를 생성하도록 구성될 수 있다.
카운트 래치(500)에서 생성된 퓨즈 정보(TM_FUSE_ADD<0:15>)가 퓨즈 어레이 블록(121)에 저장된다.
상술한 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈 정보 저장 회로(101)는 제 1 퓨즈 정보 저장 패스(102)와 제 2 퓨즈 정보 저장 패스(103)를 선택적으로 사용할 수 있다.
만일, 제 1 퓨즈 정보 저장 패스(102)를 사용하여 퓨즈 정보 저장을 수행하는 과정에서 문제가 발생된다면, 제 2 퓨즈 정보 저장 패스(103)를 사용하여 퓨즈 정보 저장을 수행하는 것이 가능하다.
물론 제 2 퓨즈 정보 저장 패스(102)를 단독으로 사용하여 퓨즈 정보 저장을 수행하는 것도 가능하다.
도 3에 도시된 바와 같이, 카운트 래치(500)는 예비 퓨즈 정보(TM_FUSE<0:3>)의 각 신호 비트를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 카운트하여 퓨즈 정보(TM_FUSE_ADD<0:15>)를 생성하도록 구성된 복수의 단위 카운트 래치(510 - 540)를 포함할 수 있다.
단위 카운트 래치(510)는 예비 퓨즈 정보(TM_FUSE<0:3>)의 신호 비트(TM_FUSE<0>)를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 카운트하여 퓨즈 정보(TM_FUSE_ADD<0:15>) 중에서 일부(TM_FUSE_ADD<0:3>)를 생성하도록 구성될 수 있다.
단위 카운트 래치(520)는 예비 퓨즈 정보(TM_FUSE<0:3>)의 신호 비트(TM_FUSE<1>)를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 카운트하여 퓨즈 정보(TM_FUSE_ADD<0:15>) 중에서 일부(TM_FUSE_ADD<4:7>)를 생성하도록 구성될 수 있다.
단위 카운트 래치(530)는 예비 퓨즈 정보(TM_FUSE<0:3>)의 신호 비트(TM_FUSE<2>)를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 카운트하여 퓨즈 정보(TM_FUSE_ADD<0:15>) 중에서 일부(TM_FUSE_ADD<8:11>)를 생성하도록 구성될 수 있다.
단위 카운트 래치(540)는 예비 퓨즈 정보(TM_FUSE<0:3>)의 신호 비트(TM_FUSE<3>)를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 카운트하여 퓨즈 정보(TM_FUSE_ADD<0:15>) 중에서 일부(TM_FUSE_ADD<12:15>)를 생성하도록 구성될 수 있다.
복수의 단위 카운트 래치(510 - 540)는 동일하게 구성할 수 있다.
도 4에 도시된 바와 같이, 단위 카운트 래치(510)는 예비 퓨즈 정보(TM_FUSE<0:3>)의 신호 비트(TM_FUSE<0>)를 카운트 클럭 신호(TM_EN_CLK)에 응답하여 순차적으로 쉬프트시킴으로써 퓨즈 정보(TM_FUSE_ADD<0:15>) 중에서 일부(TM_FUSE_ADD<0:3>)를 생성하도록 구성된 복수의 플립플롭(DFF)(511 - 514)을 포함할 수 있다.
도 5에 도시된 바와 같이, 예를 들어, 모드 레지스터(300)에서 4회의 테스트 모드 신호(TM_MRW<0:1>)가 순차적으로 제공된다.
테스트 모드 디코더(400)는 순차적으로 제공된 4회의 테스트 모드 신호(TM_MRW<0:1>)를 순차적으로 디코딩하여 예비 퓨즈 정보(TM_FUSE<0:3>)를 생성한다.
이때 4회의 테스트 모드 신호(TM_MRW<0:1>)를 순차적으로 디코딩한 예비 퓨즈 정보(TM_FUSE<0:3>)는 1st TM_FUSE<0:3>, 2nd TM_FUSE<0:3>, 3rd TM_FUSE<0:3>, 4th TM_FUSE<0:3>라 칭할 수 있다.
단위 카운트 래치(510)는 첫 번째 테스트 모드 신호(TM_MRW<0:1>)를 디코딩한 1st TM_FUSE<0:3>의 신호 비트(1st TM_FUSE<0>)를 카운트 클럭 신호(TM_EN_CLK)에 따라 래치한다.
이어서 단위 카운트 래치(510)는 두 번째 테스트 모드 신호(TM_MRW<0:1>)를 디코딩한 2nd TM_FUSE<0:3>의 신호 비트(2nd TM_FUSE<0>)를 카운트 클럭 신호(TM_EN_CLK)에 따라 래치하고, 신호 비트(1st TM_FUSE<0>)를 쉬프트시킨다.
단위 카운트 래치(510)는 상술한 방식으로 4회의 테스트 모드 신호(TM_MRW<0:1>)가 모두 입력됨에 따라 퓨즈 정보(TM_FUSE_ADD<0:15>) 중에서 일부(TM_FUSE_ADD<0:3>)를 생성한다.
다른 단위 카운트 래치들(520 - 540) 또한 단위 카운트 래치(510)와 동일한 방식으로 동작함으로써 퓨즈 정보(TM_FUSE_ADD<0:15>)가 생성된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 복수 회 입력되는 테스트 모드 신호를 디코딩하여 예비 퓨즈 정보를 생성하도록 구성되는 테스트 모드 디코더;
    상기 예비 퓨즈 정보를 카운트 클럭 신호에 응답하여 카운트하여 퓨즈 정보를 생성하도록 구성되는 카운트 래치; 및
    상기 퓨즈 정보를 저장하도록 구성된 퓨즈 어레이 블록을 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  2. 제 1 항에 있어서,
    상기 테스트 모드 신호를 제공하도록 구성된 모드 레지스터를 더 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  3. 제 1 항에 있어서,
    상기 테스트 모드 신호는 테스트 라이트 모드(Test Write Mode)에 관련된 신호를 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  4. 제 1 항에 있어서,
    상기 카운트 래치는
    상기 예비 퓨즈 정보의 각 신호 비트를 상기 카운트 클럭 신호에 응답하여 카운트하여 상기 퓨즈 정보의 일정 부분씩을 생성하도록 구성된 복수의 단위 카운트 래치를 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  5. 제 4 항에 있어서,
    상기 단위 카운트 래치는
    상기 예비 퓨즈 정보의 신호 비트를 상기 카운트 클럭 신호에 응답하여 순차적으로 쉬프트시킴으로써 상기 퓨즈 정보의 일정 부분을 생성하도록 구성된 복수의 플립플롭을 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  6. 반도체 장치의 노멀 데이터 패스를 통해 제공되는 정보를 퓨즈 정보로서 저장하도록 구성된 제 1 퓨즈 정보 저장 패스; 및
    전용 신호 패스를 이용하여 테스트 모드 신호를 복수 회 입력함으로써 상기 퓨즈 정보를 저장하도록 구성된 제 2 퓨즈 정보 저장 패스를 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  7. 제 6 항에 있어서,
    상기 노멀 데이터 패스는
    상기 반도체 장치의 데이터 입/출력 핀 어레이에서 메모리 블록 사이의 데이터 라인을 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  8. 제 6 항에 있어서,
    상기 퓨즈 정보는 퓨즈 어레이 블록에 저장되며,
    상기 제 1 퓨즈 정보 저장 패스와 상기 제 2 퓨즈 정보 저장 패스는 상기 퓨즈 어레이 블록을 공유하는 반도체 장치의 퓨즈 정보 저장 회로.
  9. 제 6 항에 있어서,
    상기 제 2 퓨즈 정보 저장 패스는
    복수 회 입력되는 테스트 모드 신호를 디코딩하여 예비 퓨즈 정보를 생성하도록 구성되는 테스트 모드 디코더,
    상기 예비 퓨즈 정보를 카운트 클럭 신호에 응답하여 카운트하여 퓨즈 정보를 생성하도록 구성되는 카운트 래치, 및
    상기 퓨즈 정보를 저장하도록 구성된 퓨즈 어레이 블록을 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  10. 제 9 항에 있어서,
    상기 테스트 모드 신호를 제공하도록 구성된 모드 레지스터를 더 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  11. 제 9 항에 있어서,
    상기 카운트 래치는
    상기 예비 퓨즈 정보의 각 신호 비트를 상기 카운트 클럭 신호에 응답하여 카운트하여 상기 퓨즈 정보의 일정 부분씩을 생성하도록 구성된 복수의 단위 카운트 래치를 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
  12. 제 11 항에 있어서,
    상기 단위 카운트 래치는
    상기 예비 퓨즈 정보의 신호 비트를 상기 카운트 클럭 신호에 응답하여 순차적으로 쉬프트시킴으로써 상기 퓨즈 정보의 일정 부분을 생성하도록 구성된 복수의 플립플롭을 포함하는 반도체 장치의 퓨즈 정보 저장 회로.
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