CN102804157B - 存储器装置中的写入时序的校准 - Google Patents
存储器装置中的写入时序的校准 Download PDFInfo
- Publication number
- CN102804157B CN102804157B CN201080036626.8A CN201080036626A CN102804157B CN 102804157 B CN102804157 B CN 102804157B CN 201080036626 A CN201080036626 A CN 201080036626A CN 102804157 B CN102804157 B CN 102804157B
- Authority
- CN
- China
- Prior art keywords
- phase
- reference signal
- signal
- data signals
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 claims abstract description 37
- 238000012545 processing Methods 0.000 claims description 76
- 230000003139 buffering effect Effects 0.000 claims description 70
- 238000005070 sampling Methods 0.000 claims description 33
- 238000005259 measurement Methods 0.000 claims description 19
- 230000007704 transition Effects 0.000 claims description 16
- 230000008676 import Effects 0.000 claims description 14
- 238000006073 displacement reaction Methods 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 description 24
- 238000004891 communication Methods 0.000 description 21
- 238000004590 computer program Methods 0.000 description 11
- 210000001367 artery Anatomy 0.000 description 8
- 210000003462 vein Anatomy 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 238000013508 migration Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
一种校准存储器装置中的写入时序的方法及系统。举例而言，方法能包含接收数据讯号、写入时脉讯号及参考讯号。方法亦能包含侦测参考讯号随着时间的推移的相位位移。参考讯号的相位位移能用来校准数据讯号及写入时脉讯号间的相位差，其中，存储器装置基于校准的数据讯号及写入时脉讯号的写入时序而恢复来自数据讯号的讯号。
Description
技术领域
本发明的实施例一般是关于存储器装置中的写入时序的校准，尤其是关于基于参考讯号而校准存储器装置的写入时序。
背景技术
举例而言，处理单元及存储器装置间的数据通讯一般包含将数据沿着讯号路径(例如电线及轨迹)来传送。在具有同步接口的存储器装置中，处理单元可将时脉讯号以及数据讯号传送至存储器装置。时脉讯号被用来判定数据讯号何时该由存储器装置来锁存，从而将存储器装置与处理单元同步。为了正确数据恢复，存储器装置必须在让时脉讯号去取样数据讯号的一段时间内接收时脉讯号(即，时脉讯号必须在对应于数据讯号的数据眼(dataeye)的一段时间内取样数据讯号)。否则，存储器装置可能不会恢复正确数据值。
真实世界中的变量，例如温度及颤动，能导致从处理单元数据讯号及时脉讯号传送至存储器装置中的衰减，从而引发数据讯号完整性的损耗。此能造成存储器装置的不佳的或不精确的数据恢复。当计算机系统中的工作频率增加时，必须将数据更快地从处理单元传送至存储器装置。据此，存储器装置不但需要在较快的速率取样数据，而且需要在正确的时间取样数据。
发明内容
本发明的实施例包含一种校准存储器装置中的写入时序的方法。方法能包含接收数据讯号、写入时脉讯号及参考讯号。参考讯号相对于数据讯号能具有二分之一的单位间隔的相位位移。方法亦能包含侦测参考讯号中的相位位移，其中，能基于参考讯号中的边缘转变而侦测相位位移。能基于侦测一个或更多个边缘转变而计算参考讯号的相位，参考讯号的相位能随着时间的推移而位移。再者，方法亦能包含基于参考讯号的相位位移而校准数据讯号及写入时脉讯号间的相位差，其中，存储器装置基于数据讯号及写入时脉讯号的校准的写入时序而恢复来自数据讯号的数据。
本发明的实施例还包含另一种校准存储器装置中的写入时序的方法。方法能包含以下：传送数据讯号、写入时脉讯号及参考讯号至存储器装置；以及基于参考讯号中的相位位移而校准数据讯号及写入时脉讯号间的相位差。
本发明的实施例还包含一种配置来校准存储器装置中的写入时序的系统。系统能包含以下：处理单元，配置来传送数据讯号、写入时脉讯号及参考讯号；以及存储器装置，配置来基于数据讯号及写入时脉讯号的写入时序而恢复来自数据讯号的数据并基于参考讯号中的相位位移而校准数据讯号及写入时脉讯号间的相位差。
本发明的实施例还包含另一种配置来校准存储器装置中的写入时序的系统。系统能包含以下：存储器装置，配置来接收数据讯号、写入时脉讯号及参考讯号并基于数据讯号及写入时脉讯号的写入时序而恢复来自数据讯号的数据；以及处理单元，配置来传送数据讯号、写入时脉讯号及参考讯号至存储器装置并基于参考讯号中的相位位移而校准数据讯号及写入时脉讯号间的相位差。
本发明的实施例还包含另一种配置来校准存储器装置中的写入时序的系统。系统能包含以下：处理单元，配置来传送数据讯号、写入时脉讯号及参考讯号；以及存储器装置，配置来基于数据讯号及写入时脉讯号的写入时序而恢复来自数据讯号的数据并传送对应于基于参考讯号中的相位位移的数据讯号及写入时脉讯号间的相位差的讯息至处理单元。处理单元亦能配置来基于来自存储器装置的讯息而校准数据讯号及写入时脉讯号间的相位差。
以下将搭配附加图式详细叙述本发明的进一步的特征及优点以及本发明的各种实施例的结构及操作。应注意到，本发明并非限于描述在此的特定实施例。此种实施例呈现在此仅是作为说明目的。基于在此所含的教示，对于本领域的技术人士来说，其它实施例将变得明白可见。
附图说明
合并在此且形成为说明书的部分的附加图式，绘示出本发明的实施例，且连同描述来进一步解释本发明的原理以及使相关领域的技术人士来制造及使用本发明。
图1绘示具有处理单元及存储器装置的例示性计算机系统。
图2绘示由存储器装置所表现的正确数据恢复的例示性写入时序图。
图3绘示并非由存储器装置所表现的正确数据恢复的例示性写入时序图。
图4绘示配置来校准存储器装置中的写入时序的计算机系统的实施例。
图5绘示数据讯号、参考讯号及写入时脉的写入时序图的实施例。
图6绘示配置来校准存储器装置中的写入时序的计算机系统的另一个实施例。
图7绘示配置来校准存储器装置中的写入时序的计算机系统的再一个实施例。
图8绘示校准存储器装置中的写入时序的方法的实施例。
图9绘示可在其中执行本发明的实施例的例示性计算机系统。
具体实施方式
以下具体实施方式参考绘示出与本发明一致的例示性实施例的附加图式。在本发明的精神及范畴内，可能有其它实施例，且可对实施例作修改。因此，具体实施方式并非意图来限制本发明。更确切地说，本发明的范畴是由附加权利要求书所定义。
对于本领域的技术人士，如下所述的本发明，能在绘示于图式中的软件、硬件、固件、及/或实体的许多不同实施例中执行，是明白可见的。因此，将以理解到实施例的修改及变化是可能的方式来叙述在此详细呈现的本发明的实施例的操作行为。
图1绘示具有处理单元及存储器装置的例示性计算机系统100。计算机系统100包含处理单元110、存储器装置120、数据总线1307至1300及时脉140(即，写入时脉)。
处理单元110将数据透过数据总线1307至1300传送至存储器装置120。举例而言，处理单元110可为中央处理单元(CPU)、图形处理单元(GPU)或存储器控制器。为了例示性目的，将数据总线1307至1300绘示成8位数据总线。基于在此的描述，相关领域的技术人士将会了解到可变更数据总线1307至1300的总线宽度(即，16位、32位等)。
存储器装置120储存从处理单元110传送来的数据。(从处理单元110传送来的)数据的接收及储存被了解为“写入”至存储器装置120。存储器装置120能配置有同步界面，于同步界面中，在处理数据总线1307至1300上的数据之前，存储器装置120等待写入时脉140。举例而言，存储器装置120能产生与接收的写入时脉140对齐的内部时脉讯号，以从数据总线1307至1300中提取数据。
图2绘示由存储器装置120所表现的正确数据恢复的计算机系统100的例示性写入时序图200。写入时序图200包含数据讯号1300的数据眼及写入时脉140的时序，其中，数据眼定义一段时间210，在其中写入时脉140能用来取样数据讯号1300(即，在时间210期间内能发生由存储器装置120所表现的正确数据恢复)。举例而言，数据眼是指具有有效二进制值的数据讯号1300的一部分。在此，写入时脉140的中央对齐于数据讯号1300且当写入时脉140为高时(或具有为“1”的逻辑值)在数据眼内取样数据讯号1300。
图3绘示并非由存储器装置120所表现的正确数据恢复的计算机系统100的例示性写入时序图300。类似于写入时序图200，写入时序图300包含数据讯号1300的数据眼及写入时脉140的时序。然而，写入时脉140相对于数据讯号1300具有相对相位差310(或时序偏差(timingskew))，其中，相对相位差310可能不会提供足够的时间量给存储器装置120来取样数据讯号1300(即，足够的时间量给存储器装置120来锁存数据讯号1300)。举例而言，会因各种因素而引起数据讯号1300及写入时脉140间的相对相位差310的变化，例如计算机系统100中的温度及颤动。在例示性写入时序图300中，当写入时脉140取样数据讯号1300时(即，当写入时脉140为高或具有为“1”的逻辑值时)，能通过数据眼210的中心与写入时脉140的中心间的差来定义相对相位差310。
当计算机系统100的工作频率增加时，存储器装置120不只需要以较快的频率取样数据总线1307至1300，而且需要在正确时间取样数据。写入时脉140应最佳地与数据总线1307至1300对齐以确保数据的正确取样。为了将写入时脉140与数据总线1307至1300对齐，能在计算机系统100中执行额外讯号以校准数据总线1307至1300及写入时脉140间的相对相位差310(或时序偏差)，使得存储器装置120正确地恢复从处理单元110传送来的数据。
图4绘示配置来校准存储器装置中的写入时序的计算机系统400的实施例。计算机系统400包含处理单元410(即，CPU、GPU、北桥装置等)、存储器装置420、参考讯号430、数据总线1307至1300及写入时脉140。在一个实施例中，处理单元410及存储器装置420为在电路板上的集成电路(IC)装置，以参考讯号430、数据总线1307至1300及写入时脉140通讯耦合两个IC装置，其中，参考讯号430、数据总线1307至1300及写入时脉140能为电线、互连线或电路板线路，在另一个实施例中，处理单元410及存储器装置420是整合在单一个IC装置上，以参考讯号430、数据总线1307至1300及写入时脉140将处理单元410通讯耦合至存储器装置420。
数据总线1307至1300及写入时脉140是连接至处理单元410及存储器装置420的输入/输出(I/O)端口，其用来将数据写入至存储器装置420。I/O端口将处理单元连接至存储器装置(即，DQ及写入时脉引脚)对于相关领域的技术人士来说是已知的。在实施例中，参考讯号430能连接至处理单元410中的新或现有I/O端口及至存储器装置420中的新或现有对应I/O端口以实施以下叙述的功能。如以下进一步所述，依据本发明的实施例，参考讯号430能为单向或双向讯号。
在进一步的实施例中，参考讯号430能连接至处理单元410中的现有I/O端口及至存储器装置420中的现有对应I/O端口，其中，处理单元410及存储器装置420中的现有I/O端口能用于一个或更多个功能。举例而言，在操作的非写入模式中，现有I/O端口能用来执行处理单元410及存储器装置420的现有功能。如以下进一步所述，在操作的写入模式中，I/O端口能用来与处理单元410及存储器装置420间的参考讯号430通讯。基于此处的描述，相关领域的技术人士将理解到参考讯号430能连接至处理单元410及存储器装置420中的新或现有I/O端口的任何组合。
在实施例中，处理单元410为GPU。或者，在另一个实施例中，处理单元能为CPU或存储器控制器。处理单元410包含相位内插器411及413、数据缓冲4127至4120、讯号缓冲414、时脉缓冲416和锁相回路(PLL)415。相位内插器411及413基于来自PLL415的时脉输出而将预定的相位分别导入至数据总线1307至1300及参考讯号430。PLL415的时脉输出亦用来产生写入时脉140。此外，数据缓冲4127至4120、讯号缓冲414及时脉缓冲416分别驱动数据总线1307至1300、参考讯号430及写入时脉140从处理单元410至存储器装置420。相位内插器、PLL及缓冲对于相关领域的技术人士来说是已知的。
基于此处的描述，相关领域的技术人士将理解到，在本发明的范畴及精神内，本发明的实施例能以其它类型的处理单元来执行。再者，相关领域的技术人士将理解到，数据缓冲4127至4120的数目是基于数据总线的尺寸，其中，数据缓冲的数目能依据数据总线的尺寸而变更。
参考图4，在实施例中，存储器装置420为动态随机存取存储器(DRAM)装置。存储器装置420包含相位内插器421及424、数据缓冲4227至4220、讯号缓冲425、时脉缓冲426、滤波器423、和缓冲427。数据缓冲4227至4220、讯号缓冲425及时脉缓冲426分别接收来自处理单元410的数据总线1307至1300、参考讯号430及写入时脉140且将接收的讯号重建(即，放大)为有效电压电位。当越过各自从处理单元410至存储器装置420的讯号路径时，接收的讯号可能受讯号衰减或数据完整性损失所影响。缓冲427驱动缓冲的输出从时脉缓冲426至相位内插器421及424。来自数据缓冲4227至4220及讯号缓冲425的缓冲的输出亦分别提供至相位内插器421及424。
基于此处的描述，相关领域的技术人士将理解到，本发明的实施例能以其它类型的存储器装置来执行。这些其它类型的存储器装置是在本发明的范畴及精神内。
在实施例中，于写入操作期间，数据总线1307至1300传达欲写入至存储器装置420的数据，而写入时脉140及参考讯号430被存储器装置420用来同步取样数据总线1307至1300。为了促进解释在存储器装置420中的写入时序，将定义数据总线1307至1300、写入时脉140及参考讯号430。再者，为了易于解释，将使用数据讯号1300而非整个数据总线1307至1300。基于以下的描述，相关领域的技术人士将理解到，本发明的实施例同样适用于1307至1300。
图5绘示数据讯号1300、参考讯号430及写入时脉140的写入时序图的实施例。在实施例中，参考讯号430的边缘对齐于数据讯号1300且为单向讯号。又，在实施例中，参考讯号430具有与数据讯号1300大致上相同的数据图形，使得参考讯号430能用来侦测数据讯号1300中的相位位移。在另一个实施例中，参考讯号430具有类时脉(clock-like)图形以最大化能被用来侦测计算机系统400中的相位位移的数据取样的数目(即，参考讯号430中可侦测的边缘转变的数目)。以下进一步叙述参考讯号430中的边缘转变的侦测。基于此处的描述，相关领域的技术人士将理解到，参考讯号430的数据图形可基于计算机系统400的设计而改变。
依据本发明的实施例，参考讯号430相对于数据讯号1300而从数据讯号1300相位位移二分之一的单位间隔(UI)，其中，UI是指数据讯号1300中的转变间的最小时间间隔(即，高至低或低至高的转变)。在参考讯号430并非边缘对齐于数据讯号1300的例子中(即，参考讯号430的中央对齐于数据讯号1300)，在参考讯号430能用来侦测数据讯号1300中的相位位移之前，数据讯号1300能位移最多二分之一的UI。因此，在参考讯号相对于数据讯号1300位移二分之一的UI时，能以较佳的灵敏度来侦测数据讯号1300中的相位位移(即，以参考讯号430中的最小相位位移)。再者，在实施例中，写入时脉140的中央对齐于数据讯号1300。如相关领域的技术人士所知，能通过(在图4中的)PLL415和相位内插器411及413来产生数据讯号1300、参考讯号430及写入时脉140间的相对相位位移。因此，在从处理单元410至存储器装置420的讯号的转变之前先将数据讯号1300、参考讯号430及写入时脉140间的相对相位位移导入至各讯号。
参考图4，存储器装置420基于侦测参考讯号430中的一个或更多个边缘转变而侦测参考讯号430中的相位位移。尤其，相位内插器424取样来自讯号缓冲425的缓冲的输出且侦测缓冲的输出的相位，其中，写入时脉140(透过缓冲427的输出)被用作时脉以取样参考讯号430。能通过侦测一个或更多个参考讯号430中的边缘转变来计算参考讯号430的相位。随着时间的推移，滤波器423将(参考讯号430的)相位测量与相位内插器424比较并计算相位误差讯号。侦测讯号的边缘转变、测量讯号的相位及随着时间的推移计算讯号中的相位误差的方法及技术对于相关领域的技术人士来说是已知的。
来自滤波器423的相位误差讯号能用来校准数据讯号1300及写入时脉140间随着时间的推移的相对相位差。在实施例中，相位误差讯号被提供给相位内插器421及424两者。对于相位内插器421，相位误差讯号能用来将相位延迟导入在数据讯号1300或写入时脉140、或数据讯号1300及写入时脉140两者中。举例而言，参考图3，相位误差讯号能用来将相位延迟导入在写入时脉140中，使得写入时脉140的中央对齐于数据讯号1300(类似于图2的写入时序图200)。或者，相位误差讯号能用来将相位延迟导入在数据讯号1300中，使得使得数据讯号1300的中央对齐于写入时脉140。在实施例中，对于相位内插器424，相位误差讯号能用来将相位延迟导入在写入时脉140中，以校准参考讯号430的取样，因而在相位内插器424及滤波器423间产生返馈机制，以更新随着时间的推移的相位误差讯号。又在另一个实施例中，为了如上所述的时序对齐目的，相位误差讯号能用来将相位延迟导入在数据讯号1300及写入时脉140两者中。对于相关领域的技术人士来说，将相位延迟导入在数据讯号1300及写入时脉140中的方法及技术是已知的。
总体而言，关于图4，存储器装置420取样参考讯号430并随着时间的推移基于参考讯号430中的相位位移而产生相位误差讯号。相位误差讯号能被相位内插器421用来延迟数据讯号1300或写入时脉140或者数据讯号1300及写入时脉140两者，使得当写入时脉140被相位内插器421用来取样数据讯号1300时，写入时脉140能最佳地对齐于数据讯号1300。
在本发明的另一个实施例中，在数据讯号1300或写入时脉140被传送至写入操作的存储器装置之前，相位误差讯号能由处理单元来计算并施加至数据讯号1300或写入时脉140或者数据讯号1300及写入时脉140两者。图6绘示配置来校准存储器装置中的写入时序的计算机系统600的另一个实施例。计算机系统600包含处理单元610、存储器装置620、参考讯号430、数据总线1307至1300及写入时脉140。
在实施例中，类似于图4的计算机系统400，处理单元610及存储器装置620为在电路板上的IC装置，以参考讯号430、数据总线1307至1300及写入时脉140通讯耦合两个IC装置，其中，参考讯号430、数据总线1307至1300及写入时脉140能为电线、互连线或电路板线路。在另一个实施例中，处理单元610及存储器装置620是整合在单一个IC装置上，以参考讯号430、数据总线1307至1300及写入时脉140将处理单元610通讯耦合至存储器装置620。
在实施例中，存储器装置620包含数据缓冲4227至4220、讯号缓冲425及680、时脉缓冲426、取样器660及670和缓冲427。取样器660及670分别取样数据总线1307至1300及参考讯号430，其中，写入时脉140(透过缓冲427的输出)被用作时脉以取样讯号。取样器660及670的例子是锁存，对于相关领域的技术人士来说这是已知的。一旦取样器670取样参考讯号430，取样的讯号透过讯号缓冲680传送回处理单元610。
依据本发明的实施例，取样的讯号能透过用来将参考讯号430从处理单元610传送至存储器装置620的相同I/O端口从存储器装置620传送至处理单元610。若相同I/O端口被用来将取样的讯号从存储器装置620传送至处理单元610，则参考讯号430被视为双向讯号。或者，在另一个实施例中，取样的讯号能透过在处理单元610及存储器装置620中来自那些用来将参考讯号430从处理单元610传送至存储器装置620的I/O端口的不同I/O端口从存储器装置620传送至处理单元610。
在接收来自存储器装置620的取样的讯号时，处理单元610以类似于关于图4的上述方式来处理取样的讯号。在实施例中，处理单元610包含滤波器630、相位内插器411及640、数据缓冲4127至4120、讯号缓冲414及650、时脉缓冲416和PLL。处理单元610侦测来自存储器装置620中取样的参考讯号的相位位移。尤其，相位内插器640接收来自讯号缓冲650的取样的(来自取样器670)及缓冲的参考讯号。由此缓冲的讯号，相位内插器640侦测缓冲的讯号的相位，其中，PLL415的时脉输出被用作时脉以取样缓冲的讯号。类似于图4，能通过侦测在缓冲的讯号中的一个或多个边缘转变来计算缓冲的讯号的相位。随着时间的推移，滤波器630比较来自相位内插器640的相位测量并计算相位误差讯号。
来自滤波器630的相位误差讯号能用来校准数据讯号1300及写入时脉140间的相对相位。在实施例中，相位误差讯号被提供至相位内插器411中。相位误差讯号能用来将相位延迟导入至数据讯号1300或写入时脉140中或者数据讯号1300及写入时脉140两者中。举例而言，相位误差讯号能用来将相位延迟导入在写入时脉140中，使得当写入时脉140及数据讯号1300到达存储器装置620时，写入时脉140的中央对齐于数据讯号1300。或者，相位误差讯号能用来将相位延迟导入在数据讯号1300中，使得在数据讯号1300及写入时脉140到达存储器装置620时，数据讯号1300的中央对齐于写入时脉140。又在另一个实施例中，为了如上所述的时序对齐目的，相位误差讯号能用来将相位延迟导入在数据讯号1300及写入时脉140两者中。
总体而言，关于图6，在参考讯号430来回往返存储器装置620的讯号路径之后，处理单元610取样参考讯号430。在实施例中，当将导入至数据讯号1300或写入时脉140中或者数据讯号1300及写入时脉140两者中时，来自滤波器630的相位误差讯号考虑到参考讯号430的完整讯号路径。相位误差讯号能被相位内插器411用来延迟数据讯号1300或写入时脉140或者数据讯号1300及写入时脉140两者，使得当写入时脉140被用来在存储器装置620处取样数据讯号1300时，写入时脉140能最佳地对齐于数据讯号1300。
在本发明的另一个实施例中，在数据讯号1300或写入时脉140从处理单元被传送至写入操作的存储器装置之前，相位误差讯号能由存储器装置来计算并施加至数据讯号1300或写入时脉140或者数据讯号1300及写入时脉140两者。图7绘示配置来校准存储器装置中的写入时序的计算机系统700的另一个实施例。计算机系统700包含处理单元710、存储器装置720、参考讯号430、数据总线1307至1300及写入时脉140。
类似于图4的存储器装置420，存储器装置720基于侦测参考讯号430中的一个或更多个边缘转变而侦测参考讯号430中的相位位移。存储器装置720包含相位内插器421及424、数据缓冲4227至4220、讯号缓冲425及680、时脉缓冲426、滤波器423和缓冲427。相位内插器421及424、数据缓冲4227至4220、讯号缓冲425、时脉缓冲426、滤波器423和缓冲427以与关于图4的前述类似方式来操作。再者，缓冲680以与关于图6的前述类似方式来操作。
相位内插器424取样来自讯号缓冲425的缓冲的输入并侦测缓冲的输出的相位，其中，写入时脉140(透过缓冲427的输出)被用作时脉以取样参考讯号430。参考讯号430的相位能通过侦测参考讯号430中的一个或更多个边缘转变来计算。随着时间的推移，滤波器423将(参考讯号430的)相位测量与相位内插器424比较并计算相位误差讯号。
在本发明的实施例中，来自滤波器423的相位误差讯号透过讯号缓冲680从存储器装置720传送至处理单元710。在接收来自存储器装置720的相位误差讯号时，处理单元710校准数据讯号1300及写入时脉140间的相对相位差。在实施例中，处理单元710包含相位内插器411及640、数据缓冲4127至4120、讯号缓冲414及650、时脉缓冲416和PLL415。相位内插器411、数据缓冲4127至4120、讯号缓冲414、时脉缓冲416及PLL415以与关于图4的前述类似方式来操作。再者，相位内插器640及讯号缓冲650以与关于图6的前述类似方式来操作。
在实施例中，相位内插器411及640透过讯号缓冲650接收来自存储器装置720的相位误差讯号。相位误差讯号能用来将相位延迟导入至数据讯号1300或写入时脉140中或者数据讯号1300及写入时脉140两者中。举例而言，相位误差讯号能用来将相位延迟导入在写入时脉140中，使得当写入时脉140及数据讯号1300到达存储器装置720时，写入时脉140的中央对齐于数据讯号1300。或者，相位误差讯号能用来将相位延迟导入在数据讯号1300中，使得在数据讯号1300及写入时脉140到达存储器装置720时，数据讯号1300的中央对齐于写入时脉140。又在另一个实施例中，为了如上所述的时序对齐目的，相位误差讯号能用来将相位延迟导入在数据讯号1300及写入时脉140两者中。
总体而言，关于图7，存储器装置720取样参考讯号430并随着时间的推移基于参考讯号430中的相位位移而产生相位误差讯号。此相位误差讯号能从存储器装置720传送至处理单元710，使得相位内插器411及640(在处理单元610中)能使用相位误差讯号来延迟数据讯号1300或写入时脉140或者数据讯号1300及写入时脉140两者，使得当写入时脉140被用来在存储器装置720处取样数据讯号1300时，写入时脉140能最佳地对齐于数据讯号1300。
图8绘示校准存储器装置中的写入时序的方法800的实施例。举例而言，方法800能发生使用计算机系统400、计算机系统600或计算机系统700。于步骤810中，数据讯号、写入时脉讯号及参考讯号被存储器装置所接收，例如分别在图4及6中的存储器装置420及存储器装置620。在实施例中，参考讯号的数据图形大致上类似于数据讯号的数据图形。再者，在实施例中，参考讯号相对于数据讯号具有相位位移二分之一UI。
在步骤820中，侦测参考讯号的相位位移。在实施例中，类似于关于图4的上述方法，能基于参考讯号中的边缘转变来侦测相位位移。能基于侦测参考讯号中的一个或更多个边缘转变来计算参考讯号的相位，其中，随着时间的推移，参考讯号的相位会位移。在实施例中，随着时间的推移的参考讯号的相位位移能用来产生参考讯号的相位差或相位误差讯号。
在步骤830中，基于步骤820中的相位位移来校准数据讯号及写入时脉讯号间的相位差。于校准数据讯号及写入时脉讯号间的相位差中，能校准数据讯号或写入时脉讯号的延迟，使得讯号彼此中央对齐。在实施例中，能基于步骤820中侦测到的相位位移来校准写入时脉讯号的相位延迟，使得校准数据讯号及写入时脉讯号彼此中央对齐。或者，在另一个实施例中，能基于步骤820中侦测到的相位位移来校准数据讯号的相位延迟，使得校准数据讯号及写入时脉讯号彼此中央对齐。又在另一个实施例中，能基于步骤820中侦测到的相位位移来校准数据讯号及写入时脉讯号的相位延迟，使得数据讯号及写入时脉讯号彼此中央对齐。由于参考讯号的相位位移随着时间的推移而改变，校准数据讯号及写入时脉讯号间的相位延迟亦随着时间的推移而改变。
本发明的各种态样能在软件、固件、硬件或其组合中执行。图9绘示在其中本发明的实施例或其一部分可实施成计算机可读取编码的例示性计算机系统900。举例而言，由图8的流程图800所绘示的方法能在系统900中执行。本发明的各种实施例叙述在此例示性计算机系统900中。在阅读本描述后，对于相关领域的技术人士来说，如何使用其它计算机系统/或计算机架构来实施本发明的实施例，是明白可见的。
应注意到，在某种程度上透过使用计算机可读取编码，包含一般程序语言(例如C或C++)、例如VerilogHDL，VHDL，AlteraHDL(AHDL)的硬件描述语言(HDL)或者其它程序及/或图形撷取工具(例如电路撷取工具)，可完成本发明的各种实施例的仿真、合成及/或制造。此计算机可读取编码能放置在任何已知的计算机可用介质中，包含半导体、磁盘、光盘(例如CD-ROM、DVD-ROM)。据此，编码能在包含互联网的通讯网络上传送。应理解到，上述系统及技术所达成的功能及/或提供的结构能呈现在核心(例如GPU核心)中，其体现在程序编码中且能被转化成硬件作为集成电路的产生的一部分。
计算机系统900包含一个或更多个处理器，例如处理器904。处理器904可为特定目的或一般目的处理器。处理器904连接至通讯基础设施906(即，公车或网络)。
计算机系统900更包含主要存储器908，较佳为随机存取存储器(RAM)且更包含次要存储器910。举例而言，次要存储器910能包含硬盘驱动器912、可移动存储驱动器914及/或记忆棒。可移动存储驱动器914能包含软盘驱动器、磁带驱动器、光盘驱动器、闪存等。可移动存储驱动器914以已知的方式从读取及/或写入可移动存储单元918。可移动存储单元918能包括软盘、磁带、光盘等，其由可移动存储驱动器914所读取及写入。相关领域的技术人士亦将理解到，可移动存储单元918包含在其中储存有计算机软件及/或数据的计算机可用存储介质。
在其它实施例中，次要存储器910能包含其它类似装置以让计算机程序或其它指令加载至计算机系统900。举例而言，此种装置能包含可移动存储单元922及接口920。此种装置的例子能包含程序匣及匣接口(例如那些在视频游戏装置中发现的)、可移动的存储器芯片(即，EPROM或PROM)及相关插座和让软件及数据从可移动存储单元922传送至计算机系统900的其它可移动存储单元922及接口920。
计算机系统900更能包含通讯接口924。通讯接口924让软件及数据在计算机系统900及外部装置间传送。通讯接口924能包含调制解调器(modem)、网络接口(例如，以太网络卡)、通讯端口、PCMCIA插槽及卡等。透过通讯接口924传送的软件及数据为可为能由通讯接口924所接收的电子、电磁、光学或其它讯号的讯号的形式。此些讯号为透过通讯路径926而提供至通讯接口924。通讯路径926传达讯号且能使用电线或电缆、光纤、电话线、手机连接、RF链路或其它通讯频道来执行。
在此文件中，术语“计算机程序介质”及“计算机可用介质”通常用来指向介质，例如可移动存储单元918、可移动存储单元922及安装在硬盘驱动器912中的硬盘。计算机程序介质及计算机可用介质亦能指向存储器，例如主要存储器908及次要存储器910，其能为存储器半导体(即，DRAM等)。此些计算机程序产品提供软件至计算机系统900。
计算机程序(亦称作计算机控制逻辑)是储存在主要存储器908及/或次要存储器910中。亦可透过通讯接口924来接收计算机程序。此种计算机程序，当执行时，让计算机系统900能执行此处所述的本发明的实施例。尤其，计算机程序，当执行时，让处理器904能执行本发明的实施例的工艺，例如上述的图8的流程图800所绘示的方法中的步骤。据此，此种计算机程序呈现计算机系统900的控制器。在使用软件来实施本发明的实施例中，软件能储存在计算机程序产品中且加载至使用可移动存储驱动器914、接口920、硬盘驱动器912或通讯接口924的计算机系统900中。
本发明的实施例亦关于包含储存在计算机可用介质上的软件的计算机程序产品。此种软件，当在一个或更多个数据处理装置中执行时，令数据处理装置如处所述地操作。本发明的实施例应用任何现在已知或未来的计算机可用或可读介质。计算机可用介质包含，但不限于，主要存储装置(即，任何类型的随机存取存储器)、次要存储装置(即，硬盘、软盘、CDROMS、ZIP磁盘、磁带、磁存储装置、光存储装置、MEMS、纳米技术的存储装置等)和通讯介质(即，有线及无线通讯网络、局域网络、广域网络、内部网络等)。
虽然先前已叙述本发明的各种实施例，应理解到，其仅作为例子来呈现，而非作为限制条件。相关领域的技术人士将理解到，能在其中作出各种形式及细节上的改变，而不会背离附加权利要求书中定义的本发明的精神及范畴。应理解到，本发明并非限于此些例子。本发明适用于描述在此的任何组件。据此，本发明的广度及范畴应非被任何上述例示性实施例所限制，而应依据权利要求书及其等效来定义。
Claims (27)
1.一种校准存储器装置中的写入时序的方法，包括：
接收数据讯号、写入时脉讯号及参考讯号；
计算取样参考讯号随着时间的推移的相位测量；
比较所述取样的参考讯号随着所述时间的推移的所述计算的相位测量；
基于随着所述时间的推移的所述比较的相位测量产生相位位移；
基于所述相位位移产生相位误差讯号；以及
基于所述相位误差讯号而校准所述数据讯号及所述写入时脉讯号间的相位差，其中，所述存储器装置基于所述数据讯号及所述写入时脉讯号的校准的写入时序而恢复来自所述数据讯号的数据。
2.如权利要求1所述的方法，其中，接收所述数据讯号、所述写入时脉讯号及所述参考讯号包括接收相对于所述数据讯号具有二分之一的单位间隔的相位位移的所述参考讯号。
3.如权利要求1所述的方法，其中，产生所述相位位移包括接收具有随着时间的推移而位移的相位的所述参考讯号。
4.如权利要求1所述的方法，其中，产生所述相位位移包括：
侦测所述参考讯号中的一个或更多个边缘转变；以及
基于侦测所述一个或更多个边缘转变而计算所述参考讯号的相位测量。
5.如权利要求4所述的方法，其中，计算所述相位测量包括：
计算所述参考讯号随着所述时间的推移的相位测量；以及
比较所述参考讯号随着时间的推移的相位以产生所述相位位移。
6.如权利要求1所述的方法，其中，校准所述相位差包括将相位延迟导入在所述数据讯号及所述写入时脉讯号中的至少一者中。
7.如权利要求6所述的方法，其中，将所述相位延迟导入包括将所述写入时脉讯号的中央对齐于所述数据讯号。
8.如权利要求6所述的方法，其中，将所述相位延迟导入包括基于在所述参考讯号中随着时间的推移的所述相位位移而修改所述相位延迟。
9.一种校准存储器装置中的写入时序的方法，包括：
传送数据讯号、写入时脉讯号及参考讯号至所述存储器装置；
计算取样参考讯号随着时间的推移的相位测量；
比较所述取样参考讯号随着所述时间的推移的所述计算的相位测量；
基于所述比较的相位测量计算相位误差讯号；以及
基于所述相位误差讯号而校准所述数据讯号及所述写入时脉讯号间的相位差。
10.如权利要求9所述的方法，其中，传送所述数据讯号、所述写入时脉讯号及所述参考讯号包括传送相对于所述数据讯号具有二分之一的单位间隔的相位位移的所述参考讯号。
11.如权利要求9所述的方法，其中，校准所述相位差包括：
接收来自所述存储器装置的所述参考讯号的取样的版本；
取样所述取样的参考讯号；
侦测所述取样的参考讯号的相位；以及
比较所述取样的参考讯号随着时间的推移的所述相位以计算相位误差讯号。
12.如权利要求11所述的方法，其中，侦测所述取样的参考讯号的所述相位包括侦测所述参考讯号中的一个或更多个边缘转变。
13.如权利要求12所述的方法，其中，比较所述取样的参考讯号的所述相位包括基于侦测所述一个或更多个边缘转变而计算所述参考讯号的相位测量。
14.如权利要求9所述的方法，其中，校准所述相位差包括基于所述参考讯号中的相位位移而将相位延迟导入在所述数据讯号及所述写入时脉讯号中的至少一者中。
15.一种配置来校准存储器装置中的写入时序的系统，包括：
处理单元，配置来传送数据讯号、写入时脉讯号及参考讯号；以及
存储器装置，配置来：
基于所述数据讯号及所述写入时脉讯号的写入时序而恢复来自所述数据讯号的数据，
计算取样参考讯号随着时间的推移的相位测量，
比较所述取样的参考讯号随着所述时间的推移的所述计算的相位测量，
基于随着所述时间的推移的所述比较的相位测量产生相位位移，
基于所述相位位移产生相位误差讯号，以及
基于所述相位误差讯号而校准所述数据讯号及所述写入时脉讯号间的相位差。
16.如权利要求15所述的系统，其中，所述处理单元包括中央处理单元、图形处理单元及存储器控制器中的至少一者。
17.如权利要求15所述的系统，其中，所述处理单元配置来传送相对于所述数据讯号具有二分之一的单位间隔的相位偏移的所述参考讯号。
18.如权利要求15所述的系统，其中，所述处理单元包括配置来驱动所述参考讯号沿着讯号路径至所述存储器装置的缓冲。
19.如权利要求15所述的系统，其中，所述存储器装置包括动态随机存取存储器装置。
20.如权利要求15所述的系统，其中，所述存储器装置包括：
缓冲，配置来接收来自所述处理单元的所述参考讯号；
第一相位内插器，配置来取样所述缓冲的输出并侦测所述输出的相位，其中，所述写入时脉讯号被用来取样所述输出；
滤波器，配置来比较所述取样的输出随着时间的推移的所述相位并计算相位误差讯号；以及
第二相位内插器，配置来接收所述相位误差讯号并基于所述相位误差讯号而校准所述数据讯号及所述写入时脉讯号间的相对相位。
21.如权利要求20所述的系统，其中，所述第一相位内插器配置来接收所述相位误差讯号并基于所述相位误差讯号而校准所述写入时脉讯号的相位以将所述写入时脉讯号对齐于所述数据讯号。
22.如权利要求20所述的系统，其中，所述第二相位内插器配置来将相位延迟导入在所述数据讯号及所述写入时脉讯号中的至少一者中。
23.一种配置来校准存储器装置中的写入时序的系统，包括：
存储器装置，配置来接收数据讯号、写入时脉讯号及参考讯号并基于所述数据讯号及所述写入时脉讯号的写入时序而恢复来自所述数据讯号的数据；以及
处理单元，配置来：
传送所述数据讯号、所述写入时脉讯号及所述参考讯号至所述存储器装置，
计算取样参考讯号随着时间的推移的相位测量，
比较所述取样的参考讯号随着所述时间的推移的所述计算的相位测量，
基于随着所述时间的推移的所述比较的相位测量产生相位位移，
基于所述相位位移产生相位误差讯号，以及
基于所述相位误差讯号而校准所述数据讯号及所述写入时脉讯号间的相位差。
24.如权利要求23所述的系统，其中，所述存储器装置包括：
第一缓冲，配置来接收来自所述处理单元的所述参考讯号；
取样器，配置来取样所述第一缓冲的输出，其中，所述写入时脉讯号被用来取样所述输出；以及
第二缓冲，配置来将所述取样的输出从所述存储器装置传送至所述处理单元。
25.如权利要求23所述的系统，其中，所述处理单元包括：
第一缓冲，配置来传送所述参考讯号至所述存储器装置；
第二缓冲，配置来接收来自所述存储器装置的所述参考讯号的取样的版本；
第一相位内插器，配置来取样所述取样的参考讯号并侦测所述取样的参考讯号的相位；
滤波器，配置来比较所述取样的参考讯号随着时间的推移的所述相位并计算相位误差讯号；以及
第二相位内插器，配置来接收所述相位误差讯号并基于所述相位误差讯号而校准所述数据讯号及所述写入时脉讯号间的相对相位。
26.如权利要求25所述的系统，其中，所述第二相位内插器配置来将相位延迟导入在所述数据讯号及所述写入时脉讯号中的至少一者中。
27.如权利要求26所述的系统，其中，所述相位延迟包括在所述写入时脉讯号中的相位延迟，使得当所述写入时脉讯号及所述数据讯号到达所述存储器装置时，所述写入时脉讯号及所述数据讯号彼此中央对齐。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/490,454 US8730758B2 (en) | 2009-06-24 | 2009-06-24 | Adjustment of write timing in a memory device |
| US12/490,454 | 2009-06-24 | ||
| PCT/US2010/033889 WO2010151378A1 (en) | 2009-06-24 | 2010-05-06 | Adjustment of write timing in a memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102804157A CN102804157A (zh) | 2012-11-28 |
| CN102804157B true CN102804157B (zh) | 2015-12-16 |
Family
ID=42556809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201080036626.8A Active CN102804157B (zh) | 2009-06-24 | 2010-05-06 | 存储器装置中的写入时序的校准 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8730758B2 (zh) |
| EP (1) | EP2446365B1 (zh) |
| JP (1) | JP5666575B2 (zh) |
| KR (2) | KR101710151B1 (zh) |
| CN (1) | CN102804157B (zh) |
| WO (1) | WO2010151378A1 (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8730758B2 (en) | 2009-06-24 | 2014-05-20 | Advanced Micro Devices, Inc. | Adjustment of write timing in a memory device |
| US8489912B2 (en) * | 2009-09-09 | 2013-07-16 | Ati Technologies Ulc | Command protocol for adjustment of write timing delay |
| US8760945B2 (en) | 2011-03-28 | 2014-06-24 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
| US9235537B2 (en) * | 2011-10-26 | 2016-01-12 | Rambus Inc. | Drift detection in timing signal forwarded from memory controller to memory device |
| WO2013066774A1 (en) | 2011-11-01 | 2013-05-10 | Rambus Inc. | Data transmission using delayed timing signals |
| CN103257309B (zh) * | 2012-02-17 | 2015-10-07 | 安凯(广州)微电子技术有限公司 | ddr系列pcb板时序补偿方法、系统及终端 |
| US9721627B2 (en) * | 2013-10-04 | 2017-08-01 | Cavium, Inc. | Method and apparatus for aligning signals |
| CN106470346A (zh) * | 2015-08-18 | 2017-03-01 | 晨星半导体股份有限公司 | 具有时序校准功能的传输流处理器以及时序校准装置与方法 |
| US10218360B2 (en) * | 2016-08-02 | 2019-02-26 | Altera Corporation | Dynamic clock-data phase alignment in a source synchronous interface circuit |
| JP2021150843A (ja) | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路、受信装置、及び受信装置の制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187598B1 (en) * | 2005-04-05 | 2007-03-06 | Advanced Micro Devices, Inc. | Device having an interface and method thereof |
| CN1930559A (zh) * | 2004-01-27 | 2007-03-14 | 辉达公司 | 对高速gpu存储器接口的数据采样时钟边缘布置训练 |
| CN101241750A (zh) * | 2002-08-23 | 2008-08-13 | 尔必达存储器株式会社 | 存储系统和数据传输方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2935694B2 (ja) * | 1997-04-25 | 1999-08-16 | 松下電器産業株式会社 | 半導体集積回路およびシステム、並びにクロック信号とデータ信号との間のスキューを低減する方法 |
| US7259606B2 (en) | 2004-01-27 | 2007-08-21 | Nvidia Corporation | Data sampling clock edge placement training for high speed GPU-memory interface |
| KR100564635B1 (ko) | 2004-10-25 | 2006-03-28 | 삼성전자주식회사 | 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법 |
| US7209396B2 (en) * | 2005-02-28 | 2007-04-24 | Infineon Technologies Ag | Data strobe synchronization for DRAM devices |
| JP2008226374A (ja) * | 2007-03-14 | 2008-09-25 | Fujitsu Ltd | 半導体集積回路 |
| JP2008225956A (ja) * | 2007-03-14 | 2008-09-25 | Fujitsu Ltd | 半導体集積回路装置およびタイミング調整方法 |
| WO2008130703A2 (en) * | 2007-04-19 | 2008-10-30 | Rambus, Inc. | Clock synchronization in a memory system |
| KR101499176B1 (ko) * | 2008-04-08 | 2015-03-06 | 삼성전자주식회사 | 클럭 신호의 위상 튜닝 방법 및 그 장치 |
| US8730758B2 (en) | 2009-06-24 | 2014-05-20 | Advanced Micro Devices, Inc. | Adjustment of write timing in a memory device |
-
2009
- 2009-06-24 US US12/490,454 patent/US8730758B2/en active Active
-
2010
- 2010-05-06 EP EP10719499.5A patent/EP2446365B1/en active Active
- 2010-05-06 CN CN201080036626.8A patent/CN102804157B/zh active Active
- 2010-05-06 WO PCT/US2010/033889 patent/WO2010151378A1/en active Application Filing
- 2010-05-06 JP JP2012517529A patent/JP5666575B2/ja active Active
- 2010-05-06 KR KR1020157035962A patent/KR101710151B1/ko active IP Right Grant
- 2010-05-06 KR KR1020127001481A patent/KR101580659B1/ko active IP Right Grant
-
2014
- 2014-04-02 US US14/243,283 patent/US9508408B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101241750A (zh) * | 2002-08-23 | 2008-08-13 | 尔必达存储器株式会社 | 存储系统和数据传输方法 |
| CN1930559A (zh) * | 2004-01-27 | 2007-03-14 | 辉达公司 | 对高速gpu存储器接口的数据采样时钟边缘布置训练 |
| US7187598B1 (en) * | 2005-04-05 | 2007-03-06 | Advanced Micro Devices, Inc. | Device having an interface and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US8730758B2 (en) | 2014-05-20 |
| KR101580659B1 (ko) | 2015-12-28 |
| US20140211571A1 (en) | 2014-07-31 |
| EP2446365A1 (en) | 2012-05-02 |
| US20100329045A1 (en) | 2010-12-30 |
| KR20120106699A (ko) | 2012-09-26 |
| US9508408B2 (en) | 2016-11-29 |
| JP2012531664A (ja) | 2012-12-10 |
| JP5666575B2 (ja) | 2015-02-12 |
| CN102804157A (zh) | 2012-11-28 |
| KR101710151B1 (ko) | 2017-02-24 |
| WO2010151378A1 (en) | 2010-12-29 |
| KR20160003323A (ko) | 2016-01-08 |
| EP2446365B1 (en) | 2017-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102804157B (zh) | 存储器装置中的写入时序的校准 | |
| US8489912B2 (en) | Command protocol for adjustment of write timing delay | |
| KR101617374B1 (ko) | 에러 검출 기법들에 의거한 메모리 쓰기 타이밍의 조정 | |
| CN109254941B (zh) | 基于fpga的串行信号时钟同步方法、串转并方法及装置 | |
| US11762017B2 (en) | Performing scan data transfer inside multi-die package with SERDES functionality | |
| JPH0329438A (ja) | デジタル・データ転送回路 | |
| CN102929808B (zh) | 一种高可靠性的跨时钟域数据传输电路 | |
| US20210111861A1 (en) | Deskewing method for a physical layer interface on a multi-chip module | |
| WO2006135812A2 (en) | Method and apparatus for source synchronous testing | |
| US8671304B2 (en) | Adjustment of write timing based on a training signal | |
| US8711018B2 (en) | Providing a feedback loop in a low latency serial interconnect architecture | |
| CN104866638B (zh) | 用于dram系统的验证方法 | |
| US6604203B1 (en) | Arrangement and method for self-synchronization data to a local clock | |
| EP1646882A1 (en) | Integrated circuit with bit error test capability | |
| CN213458042U (zh) | 一种前仿真中对亚稳态的模拟处理电路 | |
| JP4338720B2 (ja) | ビット同期回路 | |
| CN106160994A (zh) | 一种基于盲过采样的三维声波测井数据自同步传输装置 | |
| EP1150451A2 (en) | Method and apparatus for initializing a synchronizer | |
| JP4929742B2 (ja) | 同時双方向回路、該回路を備えた大規模集積回路並びに信号同時伝送方法 | |
| JP2007243984A (ja) | 同時双方向データ送受信システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |