KR101580659B1 - 메모리 디바이스에서 기입 타이밍의 조정 - Google Patents

메모리 디바이스에서 기입 타이밍의 조정 Download PDF

Info

Publication number
KR101580659B1
KR101580659B1 KR1020127001481A KR20127001481A KR101580659B1 KR 101580659 B1 KR101580659 B1 KR 101580659B1 KR 1020127001481 A KR1020127001481 A KR 1020127001481A KR 20127001481 A KR20127001481 A KR 20127001481A KR 101580659 B1 KR101580659 B1 KR 101580659B1
Authority
KR
South Korea
Prior art keywords
phase
signal
memory device
reference signal
data
Prior art date
Application number
KR1020127001481A
Other languages
English (en)
Other versions
KR20120106699A (ko
Inventor
밍-주 에드워드 리
샤디 엠. 바라캣
워렌 프리츠 크루거
지아오링 수
토안 덕 팜
아론 존 니그렌
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20120106699A publication Critical patent/KR20120106699A/ko
Application granted granted Critical
Publication of KR101580659B1 publication Critical patent/KR101580659B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)

Abstract

메모리 디바이스의 기입 타이밍을 조정하기 위한 방법 및 시스템이 제공된다. 예를 들면, 상기 방법은 데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 수신하는 단계를 포함할 수 있다. 또한, 상기 방법은 시간의 경과에 대하여 상기 기준 신호의 위상 쉬프트를 검출하는 단계를 포함한다. 상기 기준 신호의 위상 쉬프트는 데이터 신호와 기입 클럭 신호 간의 위상 차이를 조정하는데 사용될 수 있으며, 메모리 디바이스는 데이터 신호와 기입 클럭 신호의 조정된 기입 타이밍에 근거하여 상기 데이터 신호로부터 데이터를 복원한다.

Description

메모리 디바이스에서 기입 타이밍의 조정{ADJUSTMENT OF WRITE TIMING IN A MEMORY DEVICE}
일반적으로, 본 발명의 실시예들은 메모리 디바이스에서 기입 타이밍(write timing)의 조정에 관한 것이다. 좀더 상세하게는, 본 발명의 실시예들은 기준 신호에 근거하여 메모리 디바이스의 기입 타이밍을 조정하는 것에 관련된다.
프로세싱 유닛과 메모리 디바이스 사이의 데이터 통신은 가령, 와이어들 및 트레이스들(traces)과 같은 신호 경로들을 따라 데이터를 전송하는 것을 포함하는 것이 일반적이다. 동기(synchronous) 인터페이스를 구비한 메모리 디바이스에서, 프로세싱 유닛은 클럭 신호를 데이터 신호와 함께 메모리 디바이스로 전송할 수 있다. 클럭 신호는 메모리 디바이스에 의해서 데이터 신호가 언제 래치되어야만 하는지를 결정하는데 이용되며, 따라서 메모리 디바이스를 프로세싱 유닛에 동기화시킬 수 있다. 적절한 데이터 복원을 위해서, 메모리 디바이스는 클럭 신호가 데이터 신호를 샘플링하는 것을 허용하는 시간 기간(time period) 내에서 클럭 신호를 수신해야만 한다(예컨대, 클럭 신호는 데이터 신호의 데이터 아이(data eye)에 대응하는 시간 기간 내에서 데이터 신호를 샘플링해야만 한다). 그렇지 않은 경우, 메모리 디바이스는 올바른 데이터 값을 복원하지 못할 수도 있다.
가령, 온도와 지터(jitter) 등과 같은 실제의 변동들은, 프로세싱 유닛으로부터 메모리 디바이스로 전송된 데이터 신호와 클럭 신호에서 감쇠를 유발할 수 있으며 따라서, 데이터 신호 완전성(data signal integrity)의 손실을 야기할 수 있다. 이러한 점은 메모리 디바이스에 의한 불충분한 혹은 부정확한(poor or inaccurate) 데이터 복원을 유발할 수 있다. 컴퓨터 시스템의 동작 주파수가 증가함에 따라, 프로세싱 유닛으로부터 메모리 디바이스로 데이터를 좀더 빨리 전송해야할 필요가 생기고 있다. 따라서, 메모리 디바이스는 좀더 고속에서 데이터를 샘플링해야할 필요가 있으며 또한, 적절한 시간에서 데이터를 샘플링할 필요가 있다.
본 발명의 실시예들은 메모리 디바이스에서 기입 타이밍을 조정하기 위한 방법을 포함한다. 상기 방법은, 데이터 신호, 기입 클럭 신호, 및 기준 신호를 수신하는 단계를 포함할 수 있다. 기준 신호는 데이터 신호에 대하여 1/2 단위 간격(one-half unit interval)의 위상 쉬프트(phase shift)를 포함할 수 있다. 상기 방법은 또한, 기준 신호의 위상 쉬프트를 검출하는 단계를 포함하며, 상기 위상 쉬프트는 상기 기준 신호에서의 에지 천이(edge transition)에 근거하여 검출될 수 있다. 기준 신호의 위상은 하나 이상의 에지 천이들의 검출에 근거하여 계산될 수 있으며, 여기서 기준 신호의 위상은 시간이 지나감에 따라 쉬프트할 수 있다. 또한, 상기 방법은 기준 신호의 위상 쉬프트에 근거하여 데이터 신호와 기입 클럭 신호 사이의 위상 차이를 조정하는 단계를 더 포함하며, 여기서 메모리 디바이스는 데이터 신호 및 기입 클럭의 조정된 기입 타이밍에 근거하여 데이터 신호로부터 데이터를 복원한다.
또한, 본 발명의 실시예들은 메모리 디바이스에서 기입 타이밍을 조정하기 위한 다른 방법을 더 포함한다. 상기 방법은 다음을 포함하는바, 데이터 신호, 기입 클럭 신호, 및 기준 신호를 메모리 디바이스로 전송하는 단계, 그리고 기준 신호에서의 위상 쉬프트에 근거하여 데이터 신호와 기입 클럭 신호 사이의 위상 차이를 조정하는 단계를 포함한다.
본 발명의 실시예들은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 시스템을 포함한다. 이러한 시스템은, 데이터 신호, 기입 클럭 신호 그리고 기준 신호를 전송하도록 구성된 프로세싱 유닛; 그리고 데이터 신호의 기입 타이밍과 기입 클럭 신호에 근거하여 데이터 신호로부터 데이터를 복원하도록 구성되며 그리고 기준 신호에서의 위상 쉬프트에 근거하여 데이터 신호와 기입 클럭 신호 사이의 위상 차이를 조정하도록 구성된 메모리 디바이스를 포함할 수 있다.
또한, 본 발명의 실시예들은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 또 다른 시스템을 더 포함한다. 상기 시스템은, 데이터 신호, 기입 클럭 신호 그리고 기준 신호를 수신하고 그리고 데이터 신호의 기입 타이밍과 기입 클럭 신호에 근거하여 데이터 신호로부터 데이터를 복원하도록 구성된 메모리 디바이스; 그리고 데이터 신호, 기입 클럭 신호 그리고 기준 신호를 메모리 디바이스로 전송하도록 구성되며 그리고 기준 신호에서의 위상 쉬프트에 근거하여 데이터 신호와 기입 클럭 신호 사이의 위상 차이를 조정하도록 구성된 프로세싱 유닛을 포함할 수 있다.
또한, 본 발명의 실시예들은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 또 다른 시스템을 더 포함한다. 상기 시스템은, 데이터 신호, 기입 클럭 신호 그리고 기준 신호를 전송하도록 구성된 프로세싱 유닛; 그리고 데이터 신호의 기입 타이밍과 기입 클럭 신호에 근거하여 데이터 신호로부터 데이터를 복원하도록 구성되며 그리고 기준 신호에서의 위상 쉬프트에 근거하여 데이터 신호와 기입 클럭 신호 사이의 위상 차이에 대응하는 정보를 프로세싱 유닛으로 전송하도록 구성된 메모리 디바이스를 포함할 수 있다.
본 발명의 다양한 실시예들의 구성 및 동작 뿐만 아니라 본 발명의 다른 피처들 및 장점들은 첨부된 도면들을 참조하여 아래에 상세히 설명될 것이다. 본 명세서에 서술된 특정 실시예만으로 본 발명이 한정되지 않음을 유의해야 한다. 본 명세서에 제공된 이러한 실시예들은 단지 예시적인 것일 뿐이다. 본 명세서에 개시된 바에 기초하면 해당 기술분야의 당업자들에게 또 다른 실시예들이 명백해질 것이다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부된 도면들은 본 발명의 실시예들을 예시하며, 그리고 발명의 상세한 설명과 함께 본 발명의 원리들을 설명하는데 이용되며 그리고 해당 기술분야의 당업자가 본 발명을 이용할 수 있게 한다.
도1은 프로세싱 유닛과 메모리 디바이스를 구비한 컴퓨터 시스템의 일례를 예시한다.
도2는 메모리 디바이스에 의한 적절한 데이터 복원을 나타내는 기입 타이밍도의 일례를 예시한 도면이다.
도3은 메모리 디바이스에 의한 적절한 데이터 복원을 나타내지 않는 기입 타이밍도의 일례를 예시한 도면이다.
도4는 메모리 디바이스에서 기입 타이밍을 조정하도록 된 컴퓨터 시스템의 일실시예를 예시한다.
도5는 데이터 신호, 기준 신호, 그리고 기입 클럭에 대한 기입 타이밍도의 일례를 예시한다.
도6은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 컴퓨터 시스템의 다른 실시예를 예시한다.
도7은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 컴퓨터 시스템의 또 다른 실시예를 예시한다.
도8은 메모리 디바이스에서 기입 타이밍을 조정하기 위한 방법의 일례를 예시한다.
도9는 본 발명의 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템을 도시한다.
다음의 상세한 설명은 첨부된 도면들을 참고하며, 첨부된 도면들은 본 발명에 부합하는 실시예들의 일례들을 예시한다. 다른 실시예들도 가능하며, 그리고 본 발명의 사상 및 범위 내에서 실시예들에 대한 수정이 이루어질 수도 있다. 따라서, 다음의 상세한 설명은 본 발명을 한정하는 것이 아니다. 이와 달리, 본 발명의 범위는 첨부된 특허청구범위에 의해서 정의된다.
해당 기술분야의 당업자들에게는 다음과 같은 점이 자명할 것인바, 아래에 설명된 바와 같은 본 발명은 소프트웨어, 하드웨어, 펌웨어 및/또는 도면들에 예시된 엔티티들의 매우 다양한 실시예들로 구현될 수 있다. 따라서, 본 명세서에 상세하게 제공된 수준에서 실시예들에 대한 변형들 및 수정들이 가능하다는 이해에 근거하여 본 발명의 실시예들의 작동 거동(operational behavior)이 서술될 것이다.
도1은 프로세싱 유닛과 메모리 디바이스를 구비한 예시적인 컴퓨터 시스템(100)을 도시한다. 컴퓨터 시스템(100)은 프로세싱 유닛(110), 메모리 디바이스(120), 데이터 버스(1307 - 1300), 및 클럭(140)(에컨대, 기입 클럭)을 포함한다.
프로세싱 유닛(110)은 데이터 버스(1307 - 1300)를 통하여 데이터를 메모리 디바이스(120)로 전송한다. 프로세싱 유닛(110)은 예를 들어, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 혹은 메모리 콘트롤러가 될 수 있다. 예시적인 목적으로, 데이터 버스(1307 - 1300)는 8-비트 데이터 버스로서 예시되었다. 본 명세서의 설명에 근거하여, 해당 기술분야의 당업자라면, 데이터 버스(1307 - 1300)의 버스 폭이 변할 수 있음(예컨대, 16-비트, 32-비트 등등)을 능히 이해할 것이다.
메모리 디바이스(120)는 프로세싱 유닛(110)으로부터 전송된 데이터를 저장한다. 데이터(프로세싱 유닛으로부터 전송된 데이터)를 수신 및 저장하는 것은 메모리 디바이스(120)에 데이터를 "기입(writing)" 하는 것으로 지칭된다. 메모리 디바이스(120)는 동기식 인터페이스를 구비할 수 있는바, 이 경우, 메모리 디바이스(120)는 데이터 버스(1307 - 1300) 상의 데이터를 프로세싱하기 전에, 기입 클럭(140)(write clock)을 기다린다. 예를 들어, 메모리 디바이스(120)는 데이터 버스(1307 - 1300)로부터 데이터를 추출하기 위해서, 수신된 기입 클럭(140)에 정렬되는 내부 클럭 신호를 생성할 수 있다.
도2는 컴퓨터 시스템(100)에 대한 예시적인 기입 타이밍도(200)를 도시한 것으로, 이는 메모리 디바이스(120)에 의한 적절한 데이터 복원을 나타낸다. 기입 타이밍도(200)는 데이터 신호(1300)에 대한 데이터 아이(data eye)와 기입 클럭 신호(140)를 위한 타이밍들을 포함하는바, 여기서 상기 데이터 아이는 데이터 신호(1300)를 샘플링하는데 기입 클럭이 이용될 수 있는 시간 기간(210)을 정의한다(즉, 상기 시간 기간 210 내에서 메모리 디바이스 120에 의해서 적절한 데이터 복원이 이루어질 수 있다). 데이터 아이는 예를 들어, 유효 이진값(valid binary value)을 갖는 데이터 신호(1300)의 일부분을 참조한다. 여기서, 기입 클럭(140)은 데이터 신호(1300)의 중앙에 정렬되며 그리고 기입 클럭(140)이 HIGH 일 때(또는 논리 "1" 값을 가질 때) 데이터 아이 내에서 데이터 신호(1300)를 샘플링한다.
도3은 컴퓨터 시스템(100)에 대한 예시적인 기입 타이밍도(300)를 도시한 것으로, 메모리 디바이스(120)에 의한 적절한 데이터 복원이 이루어지지 않는 경우를 나타낸다. 기입 타이밍도(200)와 유사하게, 기입 타이밍도(300)는 데이터 신호(1300)의 데이터 아이와 기입 클럭(140)을 위한 타이밍들을 포함한다. 하지만, 기입 클럭(140)은 데이터 신호(1300)에 대하여 상대적인 위상 차이(310)(혹은, 타이밍 스큐(timing skew))를 가지며, 이러한 위상 차이(130)는 데이터 신호(1300)를 샘플링하기에 충분한 시간(예컨대, 메모리 디바이스(120)가 데이터 신호(1300)를 래치하기에 충분한 시간)을 메모리 디바이스(120)에 제공하지 못할 수도 있다. 예컨대, 컴퓨터 시스템(100)의 온도 및 지터와 같은 다양한 인자들에 의해서, 데이터 신호(1300)와 기입 클럭(140) 간의 상대적인 위상 차이(310)에서의 변동이 야기될 수 있다. 예시적인 기입 타이밍도(300)에서, 상대적인 위상 차이(310)는 기입 클럭(140)이 데이터 신호를 샘플링할 때(기입 클럭 140이 HIGH 일 때, 혹은 논리 "1" 값을 가질 때)의 데이터 아이(210)의 중앙과 기입 클럭(140)의 중앙 간의 차이에 의해서 정의될 수 있다.
컴퓨터 시스템(100)의 동작 주파수가 증가함에 따라, 메모리 디바이스(120)는 더 빠른 주파수에서 데이터 버스(1307 - 1300)를 샘플링할 필요가 있을 뿐만 아니라 적절한 시간에서 데이터를 샘플링할 필요가 있다. 데이터의 적절한 샘플링을 보장하기 위해서, 기입 클럭(140)은 데이터 버스(1307 - 1300)에 최적으로 정렬되어야 한다. 기입 클럭(140)을 데이터 버스(1307 - 1300)에 정렬시키기 위하여, 데이터 버스(1307 - 1300)와 기입 클럭(140) 간의 상대적인 위상 차이(혹은 타이밍 스큐)를 조정하는 추가적인 신호가 컴퓨터 시스템(100)에 구현될 수 있는바, 따라서 메모리 디바이스(120)는 프로세싱 유닛(100)으로부터 전송된 데이터를 적절히 복원할 수 있다.
도4는 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 컴퓨터 시스템(400)에 대한 일실시예를 도시한다. 컴퓨터 시스템(400)은 프로세싱 유닛(410)(예컨대, CPU, GPU, 노스브리지 디바이스 등등), 메모리 디바이스(420), 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)을 포함한다. 일실시예에서, 프로세싱 유닛(410)과 메모리 디바이스(420)는 회로 보드(circuit board) 상의 집적회로(IC) 디바이스들이고, 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)은 상기 2개의 IC 디바이스들에 통신가능하게 접속되며, 여기서 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)은 와이어들(wires), 배선들(interconnects), 혹은 회로 보드 트레이스들(traces)이 될 수 있다. 다른 실시예에서, 프로세싱 유닛(410)과 메모리 디바이스(420)는 단일 IC 디바이스 상에 집적되며, 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)은 프로세싱 유닛(410)을 메모리 디바이스(420)에 통신가능하게 접속한다.
데이터 버스(1307 - 1300)와 기입 클럭(140)은, 메모리 디바이스(420)에 데이터를 기입하는데 이용되는 프로세싱 유닛(410)과 메모리 디바이스(420)의 입/출력(I/O) 포트에 연결된다. 프로세싱 유닛을 메모리 디바이스에 연결하는 입/출력 포트들(예컨대, DQ 및 기입 클럭 핀)은 해당 기술분야의 당업자들에 공지되어 있다. 일실시예에서, 기준 신호(430)는 프로세싱 유닛(410)의 신규 I/O 포트 혹은 기존의 I/O 포트 중 하나에 연결되고 그리고 메모리 디바이스(420)의 대응하는 신규 I/O 포트 혹은 기존의 I/O 포트 중 하나에 연결될 수 있는바, 이는 아래에 설명된 기능들을 수행하기 위한 것이다. 아래에 좀더 상세히 설명되는 바와 같이, 기준 신호(430)는 본 발명의 실시예에 따라 단방향(unidirectional) 신호 혹은 양방향 신호가 될 수 있다.
다른 실시예에서, 기준 신호(430)는 프로세싱 유닛(410)의 기존의 입/출력 포트와 메모리 디바이스(420)의 기존의 대응 입/출력 포트에 연결될 수 있으며, 여기서 프로세싱 유닛(410)과 메모리 디바이스(420)의 기존 입/출력 포트는 하나 이상의 기능들을 위해서 이용될 수 있다. 예를 들어, 기입 모드가 아닌 동작(non-write mode of operation)에서, 기존의 입/출력 포트는 프로세싱 유닛(410)과 메모리 디바이스(420)의 기존의 기능을 구현하는데 이용될 수 있다. 기입 모드 동작에서, 입/출력 포트는 프로세싱 유닛(410)과 메모리 디바이스(420) 사이에서 기준 신호(430)를 통신하는데 이용될 수 있는바, 이에 대해서는 상세히 후술될 것이다. 본 명세서의 서술에 근거하여, 해당 기술분야의 당업자라면, 기준 신호(430)가 프로세싱 유닛(410)과 메모리 디바이스(420)의 신규 혹은 기존의 입/출력 포트의 임의의 조합에 연결될 수도 있음을 능히 이해할 것이다.
일실시예에서, 프로세싱 유닛(410)은 GPU 이다. 대안적으로는, 다른 실시예에서 프로세싱 유닛(410)은 CPU 혹은 메모리 콘트롤러가 될 수 있다. 프로세싱 유닛(410)은 위상 보간기(phase interpolator)(411, 413), 데이터 버퍼(4127 ~ 4120), 신호 버퍼(414), 클럭 버퍼(416), 및 위상 고정 루프(PLL)(415)를 포함한다.
위상 보간기(phase interpolator)(411, 413)는 PLL(415)로부터의 클럭 출력에 근거하여, 데이터 버스(1307 ~ 1300)와 기준 신호(430)에 소정의 위상들을 각각 도입(introduce)한다. PLL(415)의 클럭 출력은 또한 기입 클럭(140)을 생성하는데 이용된다. 또한, 데이터 버퍼(4127 ~ 4120), 신호 버퍼(414) 그리고 클럭 버퍼(416)는 프로세싱(410)으로부터 메모리 디바이스(420)쪽으로 데이터 버스(1307 ~ 1300), 기준 신호(430), 기입 클럭(140)을 각각 구동한다. 위상 보간기, PLL, 버퍼 등은 해당 기술분야의 당업자에게 공지되어 있다.
본 명세서의 설명에 근거하여, 해당 기술분야의 당업자라면, 본 발명의 범위 및 사상 내에 있는 다른 유형들의 프로세싱 유닛들을 이용하여 본 발명의 실시예들이 구현될 수도 있음을 능히 인식할 것이다. 또한, 해당 기술분야의 당업자라면 데이터 버퍼(4127 ~ 4120)의 개수가 데이터 버스의 사이즈에 기초함을 능히 이해할 것이며, 데이터 버퍼들의 개수는 데이터 버스의 사이즈에 따라 변할 수 있다.
도4를 참조하면, 일실시예에 따른 메모리 디바이스(420)는 동적 랜덤 액세스 메모리(DRAM) 디바이스이다. 메모리 디바이스(420)는 위상 보간기(421, 424), 데이터 버퍼(4227 ~ 4220), 신호 버퍼(425), 클럭 버퍼(426), 필터(423), 및 버퍼(427)를 포함한다. 데이터 버퍼(4227 ~ 4220), 신호 버퍼(425), 및 클럭 버퍼(426)는 프로세싱 유닛(410)으로부터 데이터 버스(1307 ~ 1300), 기준 신호(430), 및 기입 클럭(140)을 각각 수신하며 그리고 수신된 신호들을 유효한 전압 레벨로 재생성한다(예컨대, 증폭한다). 수신된 신호들은, 프로세싱 유닛(410)으로부터 메모리 디바이스(420)로의 각각의 신호 경로들을 따라 전송될 때에, 신호 감쇠 혹은 데이터 완전성의 손실을 경험할 수도 있다. 버퍼(427)는 클럭 버퍼(426)로부터의 버퍼링된 출력을 위상 보간기(421, 424) 쪽으로 구동한다. 또한, 데이터 버퍼(4227 ~ 4220) 및 신호 버퍼(425)로부터의 버퍼링된 출력들은 위상 보간기(421, 424)로 각각 공급된다.
본 명세서의 설명에 근거하여, 해당 기술분야의 당업자는 다른 유형들의 메모리 디바이스들을 이용하여 본 발명의 실시예들이 구현될 수도 있음을 능히 인식할 것이다. 이들 다른 유형들의 메모리 디바이스들은 본 발명의 범위 및 사상 내에 있다.
일실시예에서는, 기입 동작 동안, 데이터 버스(1307 - 1300)는 메모리 디바이스(420)에 기입될 데이터를 운반하며, 반면에 기입 클럭(140)과 기준 신호(430)는 데이터 버스(1307 - 1300)의 샘플링을 동기화시키기 위하여 메모리 디바이스(420)에 의해 이용된다. 메모리 디바이스(420)에서의 기입 타이밍에 대한 설명을 용이하게 하기 위하여, 데이터 버스(1307 - 1300), 기입 클럭(140) 및 기준 신호(430)가 정의될 것이다. 또한, 설명의 편의를 위하여, 전체 데이터 버스(1307 - 1300) 대신에 데이터 신호(1300)가 이용될 것이다. 아래의 설명에 근거하여, 해당 기술분야의 당업자라면 본 발명의 실시예들이 데이터 버스(1307 - 1300)에도 동일하게 적용가능함을 능히 이해할 것이다.
도5는 데이터 신호(1300), 기준 신호(430), 및 기입 클럭(140)에 대한 기입 타이밍도의 일례를 예시한다. 일실시예에서, 기준 신호(430)는 데이터 신호(1300)에 에지 정렬되며(edge aligned) 그리고 단방향 신호이다. 또한, 일실시예에서, 기준 신호(430)는 데이터 신호(1300)와 실질적으로 동일한 데이터 패턴을 갖는바, 따라서 기준 신호(430)는 데이터 신호(1300)에서의 위상 쉬프트(phase shift)를 검출하는데 이용될 수 있다. 다른 실시예에서, 기준 신호(430)는, 컴퓨터 시스템(400)에서의 위상 쉬프트를 검출하는데 이용될 수 있는 데이터 샘플들의 개수(예컨대, 기준 신호 430에서의 검출가능한 에지 천이들의 개수)를 최대화 시키도록, 클럭-유사 패턴을 갖는다. 기준 신호(430)에서의 에지 천이들의 검출은 아래에 상세히 설명된다. 본 명세서의 설명에 근거하여, 해당 기술분야의 당업자라면 통신 시스템(400)의 설계에 따라 기준 신호(430)의 데이터 패턴이 변할 수도 있음을 능히 이해할 것이다.
데이터 신호(1300)에 대하여, 기준 신호(430)는 본 발명의 일실시예에 따라 데이터 신호(1300)로부터 1/2 단위 간격(unit interval:UI) 만큼 위상 쉬프트(phase shift)되는바, 여기서 단위 간격(UI)은 데이터 신호(1300)에서의 천이(예컨대, HIGH 에서 LOW 로 혹은 LOW 에서 HIGH 로 천이) 사이의 최소 시간 간격을 지칭한다. 기준 신호(430)가 데이터 신호(1300)에 에지 정렬되지 않는 일례(예컨대, 기준 신호(430)가 데이터 신호(1300)에 중앙 정렬(center aligned)되는 일례)에서는, 기준 신호(430)가 데이터 신호(1300)에서의 위상 쉬프트를 검출하는데 이용될 수 있기 이전에, 데이터 신호(1300)가 1/2 단위 간격(UI)만큼 쉬프트될 수 있다. 따라서, 데이터 신호(1300)에 대하여 기준 신호를 1/2 단위 간격 쉬프트함으로써, 데이터 신호(1300)에서의 위상 쉬프트가 더 우수한 민감도(예컨대, 기준 신호 430에서의 최소 위상 쉬프트로)로 검출될 수 있다. 또한, 본 발명의 일실시예에서는 기입 클럭(140)이 데이터 신호(1300)에 중앙 정렬된다. 데이터 신호(1300), 기준 신호(430), 및 기입 클럭(140) 간의 상대적인 위상 쉬프트들은 해당 기술분야의 당업자에게 알려진 바와 같이, PLL(415) 및 위상 보간기들(411, 413)(도4)에 의해서 생성될 수 있다. 따라서, 데이터 신호(1300), 기준 신호(430), 및 기입 클럭(140) 간의 상대적인 위상 쉬프트들은, 프로세싱 유닛(410)으로부터 메모리 디바이스(420)로 신호들을 전송하기 전에, 각각의 신호에 도입된다.
도4를 참조하면, 메모리 디바이스(420)는 기준 신호(430)에서의 하나 이상의 에지 천이들에 대한 검출에 근거하여, 기준 신호(430)에서의 위상 쉬프트들을 검출한다. 특히, 위상 보간기(424)는 신호 버퍼(425)로부터의 버퍼링된 출력을 샘플링하며 그리고 상기 버퍼링된 출력의 위상을 검출하는바, 이 경우 기준 신호(430)를 샘플링하기 위한 클럭으로서 기입 클럭(140)(버퍼 427의 출력을 통하여)이 이용된다. 기준 신호(430)에서의 하나 이상의 에지 천이들에 대한 검출에 의해서, 기준 신호(430)의 위상이 계산될 수 있다. 시간의 경과에 대하여(over time), 필터(423)는 위상 보간기(424)로부터의 위상 측정치들(기준 신호 430의)을 비교하며 그리고 위상 에러 신호를 계산한다. 신호의 에지 천이들을 검출하는 방법 및 기법들, 신호의 위상을 측정하는 방법 및 기법들, 및 시간의 경과에 대하여(over time) 신호의 위상 에러를 계산하는 방법 및 기법들은 해당 기술분야의 당업자에게 알려져 있다.
필터(423)로부터의 위상 에러 신호는, 시간의 경과에 대하여 데이터 신호(1300)와 기입 클럭(140) 간의 상대적인 위상 차이를 조정하는데 이용될 수 있다. 일실시예에서, 위상 에러 신호는 위상 보간기들(421, 424) 둘다에 공급된다. 위상 보간기(421)의 경우, 위상 에러 신호는 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입하는데 이용될 수 있다. 예를 들어, 도3을 참조하면, 기입 클럭(140)이 데이터 신호(1300)에 대하여 중앙 정렬되도록(도2의 기입 타이밍도 200과 유사해지도록), 위상 지연을 기입 클럭(140)에 도입하는데 위상 에러 신호가 이용될 수 있다. 대안적으로는, 데이터 신호(1300)가 기입 클럭(140)에 중앙 정렬되도록, 위상 지연을 데이터 신호(1300)에 도입하는데 위상 에러 신호가 이용될 수 있다. 위상 보간기(424)의 경우, 일실시예에서는 기준 신호(430)에 대한 샘플링을 조정하기 위하여 기입 클럭(140)에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있으며 따라서, 시간의 경과에 대하여 위상 에러 신호를 업데이트하기 위하여 위상 보간기(424)와 필터(423) 사이에 피드백 매커니즘을 생성할 수 있다. 또 다른 대안예에서는, 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있는데, 이는 전술한 바와 같은 타이밍 정렬을 위한 것이다. 데이터 신호(1300) 및 기입 클럭(140)에 위상 지연을 도입하는 방법 및 기법들은 해당 기술분야의 당업자에게 알려져 있다.
도4에 관하여 요약하면, 메모리 디바이스(420)는 기준 신호(430)를 샘플링하고 그리고 시간의 경과에 대한 기준 신호(430)에서의 위상 쉬프트들에 근거하여 위상 에러 신호를 생성한다. 이러한 위상 에러 신호는 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다를 지연시키기 위해서 위상 보간기(421)에 의해 이용될 수 있으며, 따라서 데이터 신호(1300)를 샘플링하기 위하여 위상 보간기(421)에 의해서 이용되는 때, 기입 클럭(140)은 데이터 신호(1300)에 최적으로 정렬될 수 있다.
본 발명의 다른 실시예에서, 위상 에러 신호는 프로세싱 유닛에 의해서 계산될 수 있으며 그리고 기입 동작을 위해서 데이터 신호(1300) 혹은 기입 클럭(140)이 메모리 디바이스로 전송되기 전에, 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다에 적용될 수 있다. 도6은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 컴퓨터 시스템(600)의 또 다른 일례를 예시한다. 컴퓨터 시스템(600)은 프로세싱 유닛(610), 메모리 디바이스(620), 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)을 포함한다.
도4의 컴퓨터 시스템(400)과 유사하게, 프로세싱 유닛(610)과 메모리 디바이스(620)는 회로 보드(circuit board) 상의 IC 디바이스들이고, 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)은 상기 2개의 IC 디바이스들에 통신가능하게 접속되며, 여기서 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)은 와이어들(wires), 배선들(interconnects), 혹은 회로 보드 트레이스들(traces)이 될 수 있다. 다른 실시예에서, 프로세싱 유닛(610)과 메모리 디바이스(620)는 단일 IC 디바이스 상에 집적되며, 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)은 프로세싱 유닛(610)을 메모리 디바이스(620)에 통신가능하게 접속한다.
일실시예에서, 메모리 디바이스(620)는 데이터 버퍼(4227 ~ 4220), 신호 버퍼(425, 680), 클럭 버퍼(426), 샘플러들(660, 670), 및 버퍼(427)를 포함한다. 샘플러들(660, 670)은 데이터 버스(1307 - 1300)와 기준 신호(430)를 각각 샘플링하며, 여기서 기입 클럭(140)(버퍼 427의 출력을 통하여)이 상기 신호들을 샘플링하기 위한 클럭으로서 이용된다. 샘플러들(660, 670)의 일례는 래치이며, 이는 해당 기술분야의 당업자에게 알려져 있다. 샘플러(670)가 기준 신호(430)를 샘플링하면, 샘플링된 신호는 신호 버퍼(680)를 통하여 프로세싱 유닛(610)으로 다시 전송된다.
본 발명의 일실시예에 따르면, 샘플링된 신호는, 프로세싱 유닛(610)으로부터 메모리 디바이스(620)로 기준 신호(430)를 전송하는데 이용되었던 동일한 입/출력 포트를 통하여, 메모리 디바이스(620)로부터 프로세싱 유닛(610)으로 전송될 수 있다. 샘플링된 신호를 메모리 디바이스(620)로부터 프로세싱 유닛(610)으로 전송하는데 동일한 입/출력 포트들이 이용된다면, 기준 신호(430)는 양방향 신호로 간주된다. 대안적인 다른 실시예에서, 샘플링된 신호는, 프로세싱 유닛(610)과 메모리 디바이스(620)에 있는 입/출력 포트들(프로세싱 유닛(610)으로부터 메모리 디바이스(620)로 기준 신호(430)를 전송하는데 사용되었던 입/출력 포트들과는 다름)을 통하여 메모리 디바이스(620)로부터 프로세싱 유닛(610)으로 전송될 수 있다.
샘플링된 신호를 메모리 디바이스(620)로부터 수신하면, 프로세싱 유닛(610)은 도4와 관련하여 앞서 설명한 것과 유사한 방식으로 상기 샘플링된 신호를 프로세싱한다. 일실시예에서, 프로세싱 유닛(610)은 필터(630), 위상 보간기들(411, 640), 데이터 버퍼(4127 ~ 4120), 신호 버퍼들(414, 650), 클럭 버퍼(416), 및 PLL(415)을 포함한다. 프로세싱 유닛(610)은 메모리 디바이스(620)로부터의 샘플링된 기준 신호에서의 위상 쉬프트들을 검출한다. 특히, 위상 보간기(640)는 상기 샘플링되고(샘플러 670에 의해) 그리고 버퍼링된 기준 신호를 신호 버퍼(650)로부터 수신한다. 이러한 버퍼링된 신호로부터, 위상 보간기(640)는 버퍼링된 신호의 위상을 검출하며, 이 경우 PLL(415)의 클럭 출력이, 버퍼링된 신호를 샘플링하기 위한 클럭으로서 이용된다. 도4와 유사하게, 버퍼링된 신호의 위상은, 버퍼링된 신호의 하나 이상의 에지 천이들을 검출함에 의해서 계산될 수 있다. 시간의 경과에 대하여, 필터(630)는 위상 보간기(640)로부터의 위상 측정치들을 비교하며 그리고 위상 에러 신호를 계산한다.
필터(630)로부터의 위상 에러 신호는 데이터 신호(1300)와 기입 클럭(140) 간의 상대적인 위상차를 조정하는데 이용될 수 있다. 일실시예에서, 위상 에러 신호는 위상 보간기(411)로 공급된다. 위상 에러 신호는, 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입하는데 이용될 수 있다. 예를 들어, 데이터 신호(1300)와 기입 클럭(140)이 메모리 어레이(620)에 도달한 때에, 기입 클럭(140)이 데이터 신호(1300)에 대하여 중앙 정렬되도록, 기입 클럭(140)에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있다. 대안적으로는, 데이터 신호(1300)와 기입 클럭(140)이 메모리 어레이(620)에 도달한 때에, 데이터 신호(1300)가 기입 클럭(140)에 중앙 정렬되도록, 데이터 신호(1300)에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있다. 또 다른 실시예에서는, 전술한 바와 같은 타이밍 정렬을 위해서, 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있다.
도6에 관하여 요약하면, 기준 신호(430)가 메모리 디바이스(620)로의 신호 경로 및 메모리 디바이스(620)로부터의 신호 경로를 지나온 이후에, 프로세싱 유닛(610)은 기준 신호(430)를 샘플링한다. 일실시예에서, 필터(630)로부터의 위상 에러 신호는, 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입할 때, 기준 신호(430)의 완결된(complete) 신호 경로를 고려한다. 위상 에러 신호는 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다를 지연시키기 위해서 위상 보간기(411)에 의해서 이용될 수 있는바, 따라서 메모리 디바이스(620)에서 데이터 신호(1300)를 샘플링하기 위하여 이용되는 때, 기입 클럭(140)은 데이터 신호(1300)에 최적으로 정렬될 수 있다.
본 발명의 다른 실시예에서, 위상 에러 신호는 메모리 디바이스에 의해서 계산될 수 있으며 그리고 기입 동작을 위해서 데이터 신호(1300) 혹은 기입 클럭(140)이 프로세싱 유닛으로부터 메모리 디바이스로 전송되기 전에, 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다에 적용될 수 있다. 도7은 메모리 디바이스에서 기입 타이밍을 조정하도록 구성된 컴퓨터 시스템(700)의 또 다른 일례를 예시한다. 컴퓨터 시스템(700)은 프로세싱 유닛(710), 메모리 디바이스(720), 기준 신호(430), 데이터 버스(1307 - 1300), 및 기입 클럭(140)을 포함한다.
도4의 메모리 디바이스(420)와 유사하게, 메모리 디바이스(720)는 기준 신호(430)에서의 하나 이상의 에지 천이들에 대한 검출에 근거하여, 기준 신호(430)에서의 위상 쉬프트들을 검출한다. 메모리 디바이스(720)는 위상 보간기들(421, 424), 데이터 버퍼(4227 ~ 4220), 신호 버퍼(425, 680), 클럭 버퍼(426), 필터(423), 및 버퍼(427)를 포함한다. 위상 보간기들(421, 424), 데이터 버퍼(4227 ~ 4220), 신호 버퍼(425), 클럭 버퍼(426), 필터(423), 및 버퍼(427)는 도4와 관련하여 전술한 것과 유사한 방식으로 동작한다. 또한, 버퍼(680)는 도6과 관련하여 전술한 것과 유사한 방식으로 동작한다.
위상 보간기(424)는 신호 버퍼(425)로부터의 버퍼링된 출력을 샘플링하며 그리고 상기 버퍼링된 출력의 위상을 검출하는바, 여기서 기입 클럭(140)(버퍼 427의 출력을 통하여)이 기준 신호(430)를 샘플링하는 클럭으로서 이용된다. 기준 신호(430)의 위상은 기준 신호(430)의 하나 이상의 에지 천이들을 검출함에 의해서 계산될 수 있다. 시간의 경과에 대하여, 필터(423)는 위상 보간기(424)로부터의 위상 측정치들(기준 신호 430의)을 비교하며 그리고 위상 에러 신호를 계산한다.
본 발명의 일실시예에서, 필터(423)로부터의 위상 에러 신호는 신호 버퍼(680)를 통하여 메모리 디바이스(720)로부터 프로세싱 유닛(710)으로 전송된다. 메모리 디바이스(720)로부터 위상 에러 신호를 수신하면, 프로세싱 유닛(710)은 데이터 신호(1300)와 기입 클럭(140) 간의 상대적인 위상 차이를 조정한다. 일실시예에서, 프로세싱 유닛(710)은 위상 보간기(411, 640), 데이터 버퍼(4127 ~ 4120), 신호 버퍼(414, 650), 클럭 버퍼(416), 및 위상 고정 루프(PLL)(415)를 포함한다. 위상 보간기(411), 데이터 버퍼(4127 ~ 4120), 신호 버퍼(414), 클럭 버퍼(416), 및 PLL(415)는 도4와 관련하여 전술한 것과 유사한 방식으로 동작한다. 또한, 위상 보간기(640)와 신호 버퍼(650)는 도6과 관련하여 전술한 것과 유사한 방식으로 동작한다.
일실시예에서, 위상 보간기(411, 640)는 신호 버퍼(650)를 통해 메모리 디바이스(720)로부터 위상 에러 신호를 수신한다. 위상 에러 신호는, 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입하는데 이용될 수 있다. 예를 들어, 데이터 신호(1300)와 기입 클럭(140)이 메모리 어레이(720)에 도달한 때에, 기입 클럭(140)이 데이터 신호(1300)에 대하여 중앙 정렬되도록, 기입 클럭(140)에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있다. 대안적으로는, 데이터 신호(1300)와 기입 클럭(140)이 메모리 어레이(720)에 도달한 때에, 데이터 신호(1300)가 기입 클럭(140)에 중앙 정렬되도록, 데이터 신호(1300)에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있다. 또 다른 실시예에서는, 전술한 바와 같은 타이밍 정렬을 위해서, 데이터 신호(1300)와 기입 클럭(140) 둘다에 위상 지연을 도입하는데 위상 에러 신호가 이용될 수 있다.
도7에 관하여 요약하면, 메모리 디바이스(720)는 기준 신호(430)를 샘플링하며 그리고 시간의 경과에 대한 기준 신호(430)에서의 위상 쉬프트들에 근거하여 위상 에러 신호를 생성한다. 위상 보간기들(411, 640)(프로세싱 유닛 610의)이 데이터 신호(1300)와 기입 클럭(140) 중 어느 하나 혹은 데이터 신호(1300)와 기입 클럭(140) 둘다를 지연시키기 위해서 위상 에러 신호를 이용할 수 있도록 이러한 위상 에러 신호는 메모리 디바이스(720)로부터 프로세싱 유닛(710)으로 전송될 수 있는바, 따라서 메모리 디바이스(720)에서 데이터 신호(1300)를 샘플링하기 위하여 이용되는 때, 기입 클럭(140)은 데이터 신호(1300)에 최적으로 정렬될 수 있다.
도8은 메모리 디바이스에서 기입 타이밍을 조정하기 위한 방법(800)의 일실시예를 예시한 도면이다. 상기 방법(800)은 예컨대, 컴퓨터 시스템(400), 컴퓨터 시스템(600) 혹은 컴퓨터 시스템(700)을 이용하여 구현될 수 있다. 단계 810에서, 데이터 신호, 기입 클럭 신호 및 기준 신호는 가령, 도4 및 도6의 메모리 디바이스(420)와 메모리 디바이스(620)와 같은 메모리 디바이스에 의해서 수신된다. 일실시예에서, 기준 신호의 데이터 패턴은 데이터 신호의 데이터 패턴과 실질적으로 유사하다. 또한, 일실시예에서, 기준 신호는 데이터 신호에 대하여 1/2 단위간격(UI)의 위상 쉬프트를 갖는다.
단계 820에서, 기준 신호의 위상 쉬프트가 검출된다. 일실시예에서는, 기준 신호에서의 에지 천이들에 근거하여 상기 위상 쉬프트가 검출될 수 있는데, 이는 도4와 관련하여 앞서 설명된 방법과 유사하다. 기준 신호의 위상은, 기준 신호에서의 하나 이상의 에지 천이들의 검출에 근거하여 계산될 수 있는바, 여기서 기준 신호의 위상은 시간의 경과에 대하여 변동(shift)될 수 있다. 일실시예에서, 시간의 경과에 대한 기준 신호의 위상 쉬프트는 기준 신호의 위상 차이, 혹은 위상 에러 신호를 생성하는데 이용될 수 있다.
단계 830에서, 데이터 신호와 기입 클럭 신호 간의 위상 차이가 단계 820에서 검출된 위상 쉬프트에 근거하여 조정된다. 데이터 신호와 기입 클럭 신호 간의 위상 차이를 조정함에 있어서, 상기 신호들이 서로 중앙 정렬되도록 데이터 신호와 기입 클럭 신호 중 어느 하나의 위상 지연이 조정될 수 있다. 일실시예에서는, 데이터 신호와 기입 클럭 신호가 서로 중앙 정렬되도록, 기입 클럭 신호의 위상 지연이 단계 820에서 검출된 위상 쉬프트에 근거하여 조정될 수 있다. 대안적인 다른 실시예에서는, 데이터 신호와 기입 클럭 신호가 서로 중앙 정렬되도록, 데이터 신호의 위상 지연이 단계 820에서 검출된 위상 쉬프트에 근거하여 조정될 수 있다. 또 다른 실시예에서는, 데이터 신호와 기입 클럭 신호가 서로 중앙 정렬되도록, 데이터 신호와 기입 클럭 신호 둘다의 위상 지연들이 단계 820에서 검출된 위상 쉬프트에 근거하여 조정될 수 있다. 기준 신호의 위상 쉬프트가 시간이 지나감에 따라 변화하기 때문에, 데이터 신호와 기입 클럭 신호 사이의 위상 지연도 또한 시간이 흘러감에 따라 변화한다.
본 발명의 다양한 양상들은 소프트웨어, 펌웨어, 하드웨어, 혹은 이들의 조합으로 구현될 수 있다. 도9는 본 발명의 실시예들 혹은 그 일부들이 컴퓨터-판독가능 코드로서 구현될 수 있는 컴퓨터 시스템(900)의 일례를 예시한다. 예를 들어, 도8의 순서도(800)에 예시된 방법은 시스템(900)에서 구현될 수 있다. 본 발명의 다양한 실시예들이 이러한 예시적인 컴퓨터 시스템(900)에 관하여 설명된다. 이러한 내용을 숙독한 이후에는, 다른 컴퓨터 시스템들 및/또는 컴퓨터 아키텍쳐들을 이용하여 본 발명의 실시예들을 어떻게 구현할지가 해당 기술분야의 당업자들에게 자명해질 것이다.
범용 프로그래밍 언어(가령, C 혹은 C++), 혹은 가령, 베릴로그 HDL(Verilog HDL), VHDL, 알테라 HDL(AHDL)과 같은 하드웨어 기술 언어(Hardware Description Language : HDL) 혹은 이용가능한 다른 프로그래밍 및/또는 스키매틱 캡처 툴(schematic capture tools)(가령, 회로 캡처 툴)을 포함하는 컴퓨터 판독가능한 코드의 사용을 통하여, 본 발명의 다양한 실시예들에 대한 시뮬레이션, 합성(synthesis) 및/또는 제조가 부분적으로 이루어질 수도 있음을 유의해야 한다. 이러한 컴퓨터 판독가능 코드는 반도체, 자기 디스크, 광 디스크(가령, CD-ROM, DVD-ROM)를 포함하는 임의의 공지된 컴퓨터-사용가능 매체(computer-usable medium)에 배치될 수 있다. 이와 같이, 상기 코드는 인터넷을 포함하는 통신 네트워크를 통하여 전송될 수 있다. 전술한 시스템들 및 기법들에 의해서 획득되는 기능들 및/또는 제공되는 구조들은 코어(가령, GPU 코어)에 제공될 수 있는바, 이는 프로그램 코드로 구체화되며 그리고 집적회로 제조의 일부로서 하드웨어로 변환될 수 있음을 유의해야 한다.
컴퓨터 시스템(900)은 가령, 프로세서(904)와 같은 하나 이상의 프로세서들을 포함한다 프로세서(904)는 특정한 목적의 프로세서 혹은 범용 프로세서가 될 수도 있다. 프로세서(904)는 통신 인프라스트럭처(906)(예컨대, 버스 혹은 네트워크)에 연결된다.
또한, 컴퓨터 시스템(900)은 바람직하게는 랜덤 액세스 메모리(RAM)인 메인 메모리(908)를 포함하며, 그리고 보조 메모리(910)를 포함할 수도 있다. 보조 메모리(910)는 예를 들어, 하드 디스크 드라이브(912), 착탈가능한 저장 드라이브(914), 및/또는 메모리 스틱을 포함할 수 있다. 착탈가능한 저장 드라이브(914)는 플로피 디스크 드라이브, 자기 테이프 드라이브, 광 디스크 드라이브, 플래시 메모리 등등을 포함할 수 있다. 착탈가능한 저장 드라이브(914)는 착탈가능한 저장 유닛(918)에 잘 알려진 방식으로 데이터를 기입하거나 혹은 이로부터 데이터를 판독한다. 착탈가능한 저장 유닛(918)은 플로피 디스크, 자기 테이프, 광 디스크 등을 포함하며, 이들은 착탈가능한 저장 드라이브(914)에 의해 판독되거나 기입될 수 있다. 해당 기술분야의 당업자들에게 이해되는 바와 같이, 착탈가능한 저장 유닛(918)은 컴퓨터 소프트웨어 혹은 데이터가 저장되어 있는 컴퓨터-사용가능 저장 매체를 포함한다.
대안적인 구현예에서, 보조 메모리(910)는 컴퓨터 프로그램들 혹은 다른 명령들이 컴퓨터 시스템(900)에 로딩될 수 있게 하는 다른 유사한 디바이스들을 포함할 수 있다. 이러한 디바이스들은, 예를 들어, 착탈가능한 저장 유닛(922)과 인터페이스(920)를 포함할 수 있다. 이러한 디바이스들의 일례들은, 프로그램 카트리지와 카트리지 인터페이스(가령, 비디오 게임 디바이스들에 적용되는 것들), 착탈가능한 메모리 칩(가령, EPROM 혹은 PROM)과 관련 소켓, 그리고 다른 착탈가능한 저장 유닛들(922)과 인터페이스(920)를 포함하는바, 상기 인터페이스는 착탈가능한 저장 유닛(922)으로부터 컴퓨터 시스템(900)으로 소프트웨어와 데이터가 전송될 수 있게 한다.
또한, 컴퓨터 시스템(900)은 통신 인터페이스(924)를 포함한다. 통신 인터페이스(924)는 컴퓨터 시스템(900)과 외부 디바이스들 사이에서 소프트웨어 및 데이터가 전송될 수 있게 한다. 통신 인터페이스(924)는 모뎀, 네트워크 인터페이스(예컨대, 이더넷 카드), 통신 포트들, PCMCIA 슬롯 및 카드 등등을 포함할 수 있다. 통신 인터페이스(924)를 통해 전송된 소프트웨어와 데이터는 전기 신호, 전자기 신호, 광 신호 혹은 통신 인터페이스(924)에 의해서 수신가능한 다른 형태의 신호들이 될 수 있다, 이들 신호들은 통신 경로(communication path)(926)를 통하여 통신 인터페이스(924)에 제공된다. 통신 경로(926)는 신호들을 운반하며 그리고 와이어, 혹은 케이블, 광 섬유(fiber optics), 전화선, 휴대폰 링크, RF 링크, 혹은 다른 통신 채널들을 이용하여 구현될 수 있다.
본 명세서에서, "컴퓨터 프로그램 매체" 와 "컴퓨터-사용가능 매체" 라는 용어들은, 착탈가능한 저장 유닛(918), 착탈가능한 저장 유닛(922), 그리고 하드 디스크 드라이브(912)에 장착된 하드 디스크 등과 같은 매체들을 일반적으로 지칭하는데 이용된다. 또한, 컴퓨터 프로그램 매체와 컴퓨터-사용가능 매체는 메인 메모리(908) 및 보조 메모리(910)와 같은 메모리들을 지칭할 수도 있으며, 이는 메모리 반도체들(예컨대, DRAM 등등)이 될 수도 있다. 이러한 컴퓨터 프로그램 제품들(computer program products)은, 컴퓨터 시스템(900)에 소프트웨어를 제공한다.
컴퓨터 프로그램들(컴퓨터 콘트롤 로직이라고도 함)은 메인 메모리(908) 및/또는 보조 메모리(910)에 저장된다. 또한, 컴퓨터 프로그램들은 통신 인터페이스(924)를 통해 수신될 수도 있다. 이러한 컴퓨터 프로그램들은, 실행되었을 때, 컴퓨터 시스템(900)으로 하여금 전술한 본 발명의 실시예들을 구현할 수 있게 한다. 특히, 컴퓨터 프로그램들은, 실행되었을 때, 프로세서(904)로 하여금, 가령 도8의 순서도(800)에 예시된 방법들의 단계들과 같은 본 발명에 따른 실시예들의 프로세스들을 구현할 수 있게 한다. 따라서, 이러한 컴퓨터 프로그램들은 컴퓨터 시스템(900)의 콘트롤러들을 나타낸다. 소프트웨어를 이용하여 본 발명의 실시예들이 구현되는 경우, 소프트웨어는 컴퓨터 프로그램 제품에 저장될 수 있으며 그리고 착탈가능한 저장 드라이브(914), 인터페이스(920), 하드 드라이브(912), 혹은 통신 인터페이스(924)를 이용하여 컴퓨터 시스템(900)으로 로딩될 수 있다.
본 발명의 실시예들은 또한, 임의의 컴퓨터-사용가능 매체에 저장된 소프트웨어를 포함하는 컴퓨터 프로그램 제품에 관한 것이다. 이러한 소프트웨어는, 하나 이상의 데이터 프로세싱 디바이스에서 실행되었을 때, 데이터 프로세싱 디바이스가 전술한 바와 같이 동작하게 한다. 본 발명의 실시예들은 현재 알려진 혹은 미래의 임의의 컴퓨터-사용가능 혹은 컴퓨터-판독가능 매체를 포함한다. 컴퓨터-사용가능 매체들의 일례들은, 주요 저장 디바이스들(예컨대, 임의 유형의 랜덤 액세스 메모리), 보조 저장 디바이스들(예컨대, 하드 드라이브, 플로피 디스크, CD ROM, ZIP 디스크들, 테이프들, 자기 저장 디바이스들, 광 저장 디바이스들, MEMS, 나노기술의 저장 디바이스들 등등), 및 통신 매체들(예컨대, 유선 및 무선 통신 네트워크, 근거리 통신망(Local Area Network : LAN), 광역 통신망(Wide Area Network : WAN), 인트라넷 등등)을 포함하지만, 이에 한정되는 것은 아니다.
본 발명의 다양한 실시예들이 앞서 설명되었지만, 이들 실시예들은 단지 일례로서 제공된 것이며, 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 해당 기술분야의 당업자라면, 특허청구범위에 정의된 바와 같은 본 발명의 사상 및 범위를 벗어남이 없이도, 형태 및 세부내용에 다양한 변경들이 가해질 수도 있음을 능히 이해할 것이다. 본 발명은 이러한 일례들만으로 한정되지 않음을 유의해야 한다. 본 발명은 본 명세서에 설명된 바와 같이 동작하는 임의의 요소에 적용가능하다. 따라서, 본 발명의 범위 및 사상은 전술한 예시적인 임의의 실시예들로 한정되지 않아야 하며, 다음의 특허청구범위 및 그 등가물에 따라 정의되어야 한다.

Claims (29)

  1. 메모리 디바이스의 기입 타이밍 조정 방법으로서,
    상기 메모리 디바이스에 의해서, 프로세싱 유닛으로부터 데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 수신하는 단계와;
    상기 메모리 디바이스에 의해서, 상기 기준 신호를 버퍼링하는 단계와;
    상기 메모리 디바이스에 의해서, 상기 버퍼링된 기준 신호를 샘플링하는 단계와;
    시간 기간에 대해(over a period of time) 상기 샘플링된 기준 신호의 위상 측정치들(phase measurements)을 계산하는 단계와;
    상기 시간 기간에 대해 상기 샘플링된 기준 신호의 상기 계산된 위상 측정치들을 비교하는 단계와;
    상기 시간 기간에 대해 상기 메모리 디바이스에 의해서, 상기 비교된 위상 측정치들에 근거하여 위상 쉬프트를 생성하는 단계와;
    상기 메모리 디바이스에 의해서, 상기 위상 쉬프트에 근거하여 위상 에러 신호를 생성하는 단계와; 그리고
    상기 메모리 디바이스에 의해서, 상기 위상 에러 신호에 근거하여 상기 데이터 신호와 상기 기입 클럭 신호 간의 위상 차이를 조정하는 단계
    를 포함하며,
    상기 메모리 디바이스는 상기 데이터 신호와 상기 기입 클럭 신호의 조정된 기입 타이밍에 근거하여 상기 데이터 신호로부터 데이터를 복원하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  2. 제1항에 있어서,
    상기 데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 수신하는 단계는,
    상기 데이터 신호에 대해 1/2 단위 간격(one-half unit interval)의 위상 쉬프트를 가진 기준 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  3. 제1항에 있어서,
    상기 위상 쉬프트를 생성하는 단계는,
    시간에 대해(over time) 쉬프트되는 위상을 갖는 상기 기준 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  4. 제1항에 있어서,
    상기 위상 쉬프트를 생성하는 단계는,
    상기 기준 신호의 하나 이상의 에지 천이들(edge transitions)을 검출하는 단계와; 그리고
    상기 하나 이상의 에지 천이들의 검출에 근거하여 상기 기준 신호의 위상 측정치를 계산하는 단계
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  5. 제4항에 있어서,
    상기 위상 측정치를 계산하는 단계는,
    시간에 대해(over time) 상기 기준 신호의 위상 측정치를 계산하는 단계와; 그리고
    위상 쉬프트를 생성하도록 시간에 대해 상기 기준 신호의 위상을 비교하는 단계
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  6. 제1항에 있어서,
    상기 위상 차이를 조정하는 단계는, 상기 데이터 신호 및 상기 기입 클럭 신호 중 적어도 하나에 위상 지연을 도입하는(introducing) 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  7. 제6항에 있어서,
    상기 위상 지연을 도입하는 단계는,
    상기 기입 클럭 신호를 상기 데이터 신호에 중앙 정렬(center aligning)시키는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  8. 제6항에 있어서,
    상기 위상 지연을 도입하는 단계는,
    시간에 대한 상기 기준 신호의 위상 쉬프트에 근거하여 상기 위상 지연을 변경하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  9. 메모리 디바이스의 기입 타이밍 조정 방법으로서,
    데이터 신호, 기입 클럭 신호, 및 기준 신호를 상기 메모리 디바이스로 전송하는 단계와;
    상기 메모리 디바이스로부터 버퍼링되고 샘플링된 기준신호를 수신하는 단계와;
    시간 기간에 대해 상기 샘플링된 기준 신호의 위상 측정치들을 계산하는 단계와;
    상기 시간 기간에 대해 상기 샘플링된 기준 신호의 상기 계산된 위상 측정치들을 비교하는 단계와;
    상기 비교된 위상 측정치들에 근거하여 위상 에러 신호를 계산하는 단계와; 그리고
    상기 위상 에러 신호에 근거하여 상기 데이터 신호와 상기 기입 클럭 신호 간의 위상 차이를 조정하는 단계
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  10. 제9항에 있어서,
    상기 데이터 신호, 기입 클럭 신호, 및 기준 신호를 전송하는 단계는,
    상기 데이터 신호에 대해 1/2 단위 간격의 위상 쉬프트를 갖는 상기 기준 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  11. 제9항에 있어서,
    상기 위상 차이를 조정하는 단계는,
    상기 기준 신호의 위상 쉬프트에 근거하여 상기 데이터 신호 및 상기 기입 클럭 신호 중 적어도 하나에 위상 지연을 도입하는(introducing) 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍 조정 방법.
  12. 메모리 디바이스의 기입 타이밍을 조정하는 시스템으로서,
    데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 전송하도록 된 프로세싱 유닛과; 그리고
    상기 프로세싱 유닛으로부터 상기 데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 수신하고, 상기 데이터 신호와 상기 기입 클럭 신호의 기입 타이밍에 근거하여 상기 데이터 신호로부터 데이터를 복원하고, 상기 전송된 기준 신호를 버퍼링하고, 상기 버퍼링된 기준 신호를 샘플링하고, 시간 기간에 대해 상기 샘플링된 기준 신호의 위상 측정치들을 계산하고, 상기 시간 기간에 대해 상기 샘플링된 기준 신호의 상기 계산된 위상 측정치들을 비교하고, 상기 시간 기간에 대해 상기 비교된 위상 측정치들에 근거하여 위상 쉬프트를 생성하고, 상기 위상 쉬프트에 근거하여 위상 에러 신호를 생성하고, 상기 위상 에러 신호에 근거하여 상기 데이터 신호와 상기 기입 클럭 신호 간의 위상 차이를 조정하도록 된, 메모리 디바이스
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  13. 제12항에 있어서,
    상기 프로세싱 유닛은,
    중앙 처리 유닛, 그래픽 처리 유닛, 및 메모리 콘트롤러 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  14. 제12항에 있어서,
    상기 프로세싱 유닛은, 상기 데이터 신호에 대해 1/2 단위 간격의 위상 옵셋(offset)을 갖는 기준 신호를 전송하는 것을 수신하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  15. 제12항에 있어서,
    상기 프로세싱 유닛은, 소정의 신호 경로를 따라 상기 기준 신호를 상기 메모리 디바이스로 드라이브(drive)하도록 된 버퍼를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  16. 제12항에 있어서,
    상기 메모리 디바이스는 다이내믹 랜덤 액세스 메모리(DRAM)를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  17. 제12항에 있어서,
    상기 메모리 디바이스는,
    상기 프로세싱 유닛으로부터 상기 기준 신호를 수신하는 버퍼;
    상기 버퍼의 출력을 샘플링하고 그리고 상기 출력의 위상을 검출하는 제 1 위상 보간기(interpolator), 상기 기입 클럭 신호는 상기 출력을 샘플링하는데 사용되며;
    시간에 대하여 상기 샘플링된 출력의 위상을 비교하고 그리고 위상 에러 신호를 계산하는 필터; 및
    상기 위상 에러 신호를 수신하고 그리고 상기 위상 에러 신호에 근거하여 상기 데이터 신호와 상기 기입 클럭 신호 간의 상대적 위상을 조정하는 제 2 위상 보간기
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  18. 제17항에 있어서,
    상기 제 1 위상 보간기는 상기 위상 에러 신호를 수신하고 그리고 상기 위상 에러 신호에 근거하여 상기 기입 클럭 신호의 위상을 조정하며, 이에 의해서 상기 기입 클럭 신호를 상기 데이터 신호에 정렬시키는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  19. 제17항에 있어서,
    상기 제 2 위상 보간기는 상기 데이터 신호와 상기 기입 클럭 신호 중 적어도 하나에 위상 지연을 도입하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  20. 메모리 디바이스의 기입 타이밍을 조정하는 시스템으로서,
    데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 전송하도록 된 프로세싱 유닛; 및
    메모리 디바이스를 포함하고,
    상기 메모리 디바이스는,
    상기 프로세싱 유닛으로부터 상기 기준 신호를 수신하는 버퍼;
    상기 버퍼의 출력을 샘플링하고 그리고 상기 출력의 위상을 검출하는 제 1 위상 보간기, 상기 기입 클럭 신호는 상기 출력을 샘플링하는데 사용되며;
    시간에 대하여 상기 샘플링된 출력의 위상을 비교하고 그리고 위상 에러 신호를 계산하는 필터; 및
    상기 위상 에러 신호를 수신하고 그리고 상기 위상 에러 신호에 근거하여 상기 데이터 신호와 상기 기입 클럭 신호 간의 상대적 위상을 조정하는 제 2 위상 보간기
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 시스템.
  21. 메모리 디바이스의 기입 타이밍을 조정하는 방법으로서,
    상기 메모리 디바이스에 의해서, 데이터 신호, 기입 클럭 신호, 그리고 기준 신호를 수신하는 단계;
    상기 메모리 디바이스의 제 1 위상 보간기에 의해서, 상기 기준 신호를 샘플링하는 단계;
    상기 제 1 위상 보간기에 의해서, 상기 기준 신호의 위상을 검출하는 단계, 상기 기입 클럭 신호는 상기 기준 신호를 샘플링하는데 사용되며;
    상기 메모리 디바이스의 필터에 의해서, 시간에 대하여 상기 샘플링된 기준 신호의 위상을 비교하는 단계;
    상기 필터에 의해서, 상기 비교에 근거하여 위상 에러 신호를 계산하는 단계;
    상기 메모리 디바이스의 제 2 위상 보간기에 의해서, 상기 위상 에러 신호를 수신하는 단계; 및
    상기 제 2 위상 보간기에 의해서, 상기 위상 에러 신호에 근거하여 상기 데이터 신호와 상기 기입 클럭 신호 간의 상대적 위상을 조정하는 단계
    를 포함하는 것을 특징으로 하는 메모리 디바이스의 기입 타이밍을 조정하는 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
KR1020127001481A 2009-06-24 2010-05-06 메모리 디바이스에서 기입 타이밍의 조정 KR101580659B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/490,454 US8730758B2 (en) 2009-06-24 2009-06-24 Adjustment of write timing in a memory device
US12/490,454 2009-06-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020157035962A Division KR101710151B1 (ko) 2009-06-24 2010-05-06 메모리 디바이스에서 기입 타이밍의 조정

Publications (2)

Publication Number Publication Date
KR20120106699A KR20120106699A (ko) 2012-09-26
KR101580659B1 true KR101580659B1 (ko) 2015-12-28

Family

ID=42556809

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020127001481A KR101580659B1 (ko) 2009-06-24 2010-05-06 메모리 디바이스에서 기입 타이밍의 조정
KR1020157035962A KR101710151B1 (ko) 2009-06-24 2010-05-06 메모리 디바이스에서 기입 타이밍의 조정

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020157035962A KR101710151B1 (ko) 2009-06-24 2010-05-06 메모리 디바이스에서 기입 타이밍의 조정

Country Status (6)

Country Link
US (2) US8730758B2 (ko)
EP (1) EP2446365B1 (ko)
JP (1) JP5666575B2 (ko)
KR (2) KR101580659B1 (ko)
CN (1) CN102804157B (ko)
WO (1) WO2010151378A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8730758B2 (en) 2009-06-24 2014-05-20 Advanced Micro Devices, Inc. Adjustment of write timing in a memory device
US8489912B2 (en) 2009-09-09 2013-07-16 Ati Technologies Ulc Command protocol for adjustment of write timing delay
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US9235537B2 (en) 2011-10-26 2016-01-12 Rambus Inc. Drift detection in timing signal forwarded from memory controller to memory device
EP2774151B1 (en) 2011-11-01 2019-08-14 Rambus Inc. Data transmission using delayed timing signals
CN103257309B (zh) * 2012-02-17 2015-10-07 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
US9721627B2 (en) * 2013-10-04 2017-08-01 Cavium, Inc. Method and apparatus for aligning signals
CN106470346A (zh) * 2015-08-18 2017-03-01 晨星半导体股份有限公司 具有时序校准功能的传输流处理器以及时序校准装置与方法
US10218360B2 (en) * 2016-08-02 2019-02-26 Altera Corporation Dynamic clock-data phase alignment in a source synchronous interface circuit
JP2021150843A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 半導体集積回路、受信装置、及び受信装置の制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7155627B2 (en) 2002-08-23 2006-12-26 Elpida Memory, Inc. Memory system and data transmission method
US7209396B2 (en) 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2935694B2 (ja) * 1997-04-25 1999-08-16 松下電器産業株式会社 半導体集積回路およびシステム、並びにクロック信号とデータ信号との間のスキューを低減する方法
US7259606B2 (en) 2004-01-27 2007-08-21 Nvidia Corporation Data sampling clock edge placement training for high speed GPU-memory interface
CN1930559A (zh) * 2004-01-27 2007-03-14 辉达公司 对高速gpu存储器接口的数据采样时钟边缘布置训练
KR100564635B1 (ko) 2004-10-25 2006-03-28 삼성전자주식회사 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법
US7187598B1 (en) 2005-04-05 2007-03-06 Advanced Micro Devices, Inc. Device having an interface and method thereof
JP2008226374A (ja) * 2007-03-14 2008-09-25 Fujitsu Ltd 半導体集積回路
JP2008225956A (ja) * 2007-03-14 2008-09-25 Fujitsu Ltd 半導体集積回路装置およびタイミング調整方法
US8159887B2 (en) * 2007-04-19 2012-04-17 Rambus Inc. Clock synchronization in a memory system
KR101499176B1 (ko) * 2008-04-08 2015-03-06 삼성전자주식회사 클럭 신호의 위상 튜닝 방법 및 그 장치
US8730758B2 (en) 2009-06-24 2014-05-20 Advanced Micro Devices, Inc. Adjustment of write timing in a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7155627B2 (en) 2002-08-23 2006-12-26 Elpida Memory, Inc. Memory system and data transmission method
US7209396B2 (en) 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices

Also Published As

Publication number Publication date
KR101710151B1 (ko) 2017-02-24
US20140211571A1 (en) 2014-07-31
US8730758B2 (en) 2014-05-20
JP2012531664A (ja) 2012-12-10
CN102804157B (zh) 2015-12-16
KR20120106699A (ko) 2012-09-26
WO2010151378A1 (en) 2010-12-29
EP2446365B1 (en) 2017-09-20
KR20160003323A (ko) 2016-01-08
US9508408B2 (en) 2016-11-29
EP2446365A1 (en) 2012-05-02
US20100329045A1 (en) 2010-12-30
JP5666575B2 (ja) 2015-02-12
CN102804157A (zh) 2012-11-28

Similar Documents

Publication Publication Date Title
KR101580659B1 (ko) 메모리 디바이스에서 기입 타이밍의 조정
US8489912B2 (en) Command protocol for adjustment of write timing delay
US8159887B2 (en) Clock synchronization in a memory system
KR101617374B1 (ko) 에러 검출 기법들에 의거한 메모리 쓰기 타이밍의 조정
KR100543646B1 (ko) 동기식 버스 인터페이스를 위한 자동 지연 검출과 수신기 조정 방법 및 시스템
CA2338320C (en) Integrated data clock extractor
WO2017087085A1 (en) Self-test for source-synchronous interface
US8671304B2 (en) Adjustment of write timing based on a training signal
JP2003283475A (ja) ビット同期回路
US8711018B2 (en) Providing a feedback loop in a low latency serial interconnect architecture
US6604203B1 (en) Arrangement and method for self-synchronization data to a local clock
US7795941B2 (en) Frame pulse signal latch circuit and phase adjustment method
US6744834B1 (en) Method and apparatus for initializing a synchronizer for same frequency, phase unknown data across multiple bit-sliced interfaces
JP4338720B2 (ja) ビット同期回路
JP2003224550A (ja) タイミング信号発生回路、信号伝送システム、および、タイミング信号発生方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181115

Year of fee payment: 4