KR100543646B1

KR100543646B1 - 동기식 버스 인터페이스를 위한 자동 지연 검출과 수신기 조정 방법 및 시스템

Info

Publication number: KR100543646B1
Application number: KR1020037011524A
Authority: KR
Inventors: 조나단 양 첸
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2001-04-02
Filing date: 2002-03-28
Publication date: 2006-01-20
Also published as: DE60202856T2; DE60202856D1; WO2002080414A3; WO2002080414A2; JP3966511B2; ATE288599T1; TW561330B; US6892314B2; KR20030088034A; JP2004530203A; EP1374077B1; AU2002304613A1; EP1374077A2; US20020144189A1

Abstract

동기식 통신 버스 시스템을 위한 자동 지연 검출 및 수신기 조정 방법은 검출 단계 동안 상기 시스템의 수신기로 테스트 패턴을 전송하며, 각각의 버스에 대하여 가장 긴 지연 타임을 결정하기 위하여 테스트 패턴을 사용하며, 상기에서 결정된 가장 긴 지연 타임에 기초한 타임에 입력 신호를 수신하기 위하여 각각의 비트 라인에 대하여 수신기를 조정한다.

동기식 버스 인터페이스, 지연 검출 및 보정

Description

동기식 버스 인터페이스를 위한 자동 지연 검출과 수신기 조정 방법 및 시스템 { METHOD AND SYSTEM OF AUTOMATIC DELAY DETECTION AND RECEIVER ADJUSTMENT FOR SYNCHRONOUS BUS INTERFACE }

본 발명은 일반적으로 동기식 버스 트랜잭션(synchronous bus transacions)에 관한 것이며, 좀더 구체적으로는, 인터페이스의 지연이 시스템 사이클 타임보다 큰 시스템에 관한 것이다.

동기식 디지털 시스템에서, 특히 컴퓨터 시스템에서, 서브시스템간의 인터페이스(일반적으로 칩대칩 인터페이스) 버스로서, 상기 서브시스템에서 요구되는 높은 대역폭을 만족시키기 위하여 동기식 버스가 선호되며 통상적으로 사용된다. 동기식 버스 트랜잭션이 원활히 수행되기 위해서는, 송신기측(바이너리 라인의 다중 비트)과 수신기측이 공통의 클럭 발진기(clock oscillator)로부터의 동기 클럭으로 작동하여야 하며, 고 주파수 시스템을 위하여 될 수 있는한 송수신기 양측 모두 위상 동기 루프(Phase Locked Loop: PLL) 회로를 거쳐야 한다. 또한, 수신기측은 동기화를 유지하기 위하여 동일한 클럭 사이클에서 버스의 모든 신호 비트를 포착(capture)하여야 한다.
송신기 플립-플롭 또는 래치로부터 수신기 플립-플롭(FF)(마이너스 FF 셋업 타임)으로의 최악의 경우를 가정한 지연(worst-case delay)이 한 사이클 타임(클럭 주기)보다 작고 최상의 경우를 가정한 지연(best-case delay)이 FF 홀드 타임보다 클때, 인터페이스를 거치는 동기식 버스 트랜잭션은 한 사이클 지연된다. 이것이 가장 간단한 동기식 버스 인터페이스이다. 그러나, 최악의 경우를 가정한 지연이 한 사이클보다 크고 버스의 비트/라인간의 지연의 차이가 상기 사이클 타임보다 큰, 고 주파수 동기식 시스템에서는 동기식 버스 트랜잭션이 더욱 더 어려워진다.
이러한 동기식 버스 트랜잭션 지연 문제는 주로 두 가지 접근법에 의하여 처리되어 왔다. 첫 번째 접근법은 작은 지연을 갖는 비트 라인에 별도의 지연(와이어의 길이를 연장하여)을 추가함으로써 동기식 버스의 모든 비트를 미세조정(fine tune)하는 것이다. 이 접근법은 인터페이스의 물리적 설계 요구를 힘들게 하고 시스템 설계를 복잡하게 한다; 데이터를 포착하기 위한 사이클을 결정하기가 여전히 어렵고, 이것은 고 주파수에서도 마찬가지이다.
두 번째로 알려진 접근법은 신호 비트와 클럭을 정렬(align)하거나(1999년 10월에 출원되어 2003년 11월 25일 등록공개된 IBM의 미국 특허번호 6,654,897의 "Dynamic Wave-pipelined Interface Appatus and Methods Therefor"와 같이), 수신기측에서 신호 버퍼링 및 로테이션하는(1999년 10월에 출원되어 2001년 12월 25일 등록공개된 IBM의 미국 특허번호 6,334,163의 "An Elastic Interface Apparatus and Method Therefor"와 같이) 다양한 소스-동기 기술들을 이용하는 것이다. 이러한 소스-동기 인터페이스와 버퍼링 기술은 매우 정교한 반면 복잡하기도 하며 실행에 있어서도 본 발명에 따른 방법과 시스템보다 많은 회로소자들을 필요로한다.

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본 발명은 다중-사이클 지연이 있는 동기식 버스에 대한 자동 지연 검출 및 수신기 조정에 대한 방법이다. 본 발명의 주요 어플리케이션(application)은 동기식 시스템에 있어서 집적회로 칩들간의 신호와 데이터 전송에 대한 것이며, 칩 인터페이스에만 제한되지는 않는다.
본 발명의 방법에 따라 구현된 시스템은 송신기로부터 수신기로의 모든 신호(또는 데이터) 비트의 지연이 검출 및 보정 주기동안의 계획된 포착 사이클 타임(한 사이클일 필요는 없음)보다 더 큰지를 결정할 수 있으며, 이러한 지연 정보를 수신기 회로에 저장할 수 있다. 다음으로 수신기는 지연 정보에 기초하여 적절한 사이클 타임에서 수신 신호를 개별적으로 조정한다. 따라서, 본 발명에 따라 구현되는 동기식 인터페이스는 특정 버스 인터페이스의 지연 제한에 기초하여 최적화된 인터페이스를 통해 최소한의 사이클로 데이터를 전송할 수 있게 되어 최상의 대역폭을 달성시키는 것이 가능하다.
각각의 수신기의 수신 타임(각각의 수신기 플립-플롭 또는 래치의 포착 타임)은 송신기로부터 수신기로의 지연에 기초하여 조정되기 때문에, 내부 논리부(internal logic) 수신 칩에 신호를 전송하는 수신기 플립-플롭의 포착 클럭 에지(edge)보더 한 사이클 먼저 모든 데이터 비트가 반드시 수신기에 도착할 필요는 없다.
이러한 동기식 버스 트랜잭션을 위한 자동 지연 검출 및 수신기 조정 방법은 고 주파수 전송을 허용하며 종래의 동기식 버스 트랜잭션보다 버스 비트의 오정렬(misalignment)에 있어서 더욱 향상된 허용오차(tolerance)를 달성한다.

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본 발명의 목적과 특성은 도면들과 이에 따른 상세한 설명을 읽음으로써 이해될 수 있을 것이다.
도 1은 전형적인 동기식 버스 인터페이스의 블럭도를 나타내고 있다.
도 2는 본 발명의 원리에 따라 정렬된 버스 인터페이스의 송신기측 내의 지연 검출을 위한 회로소자를 나타내고 있다.
도 3은 버스 인터페이스의 수신기측 내의 지연 검출과 보정과 정상 동작을 위한 회로소자를 나타내고 있다.
도 4는 본 발명에 따라 하나의 수신기 버스 비트에 대한 시스템의 최악 지연 검출 논리부(Worst Delay Detect Logic)의 구현을 나타내고 있다.
도 5는 최악의 경우를 가정한 지연이 1.5 클럭 주기보다 작을 때의 도 2 및 도 3의 시스템의 논리 시간도를 나타내고 있다.

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도 1에 도시된 동기식 버스 인터페이스(100)가 있는 디지털 시스템에서, 송신기 서브시스템(102)은 하나 또는 그 이상의 집적회로 칩( 칩 A와 같은)을 포함하며, 수신기 서브시스템(104)은 하나 또는 그 이상의 집적회로 칩( 칩 B와 같은)을 포함하며, 공통의 클럭 기준(reference)(106)에 의해 클럭 동기화를 유지한다. 이러한 공통 클럭 소스(source)(106)는 일반적으로 클럭/크리스탈 발진기(oscillator) 회로소자 또는 칩에 의해 제공된다. 상기 두 가지 서브시스템(102, 104)은 클럭 분배 기술을 통해, 대부분의 경우 고 주파수 시스템에서의 위상 동기 루프(phase locked loop : PLL)(108A, 108B)를 통해 클럭 스큐(skew)를 최소화한다. 도 1은 송신기로서 칩 A(102)와 수신기로서 칩 B(104)를 나타낸다. 그러나, 양방향(bi-directional) 버스 인터페이스에서는 도 1에 도시된 칩 A 또는 칩 B와 같은 서브시스템은 송신기 및 수신기이다. 도 1은 송신기 플립-플롭(FF)(104-I 내지 104-N)으로 구성된 한방향(unidirectional) N-비트 버스 인터페이스 또는 레벨 센시티브 스캔 디자인(level sensitive scan design : LSSD)의 마스터-슬레이브 래치 쌍(master-slave latch pairs)을 나타내며, 칩 A(102)는 칩 B(104)의 수신기 플립-플롭(FF)(106-I 내지 106-N) 또는 래치에 신호를 전송한다.
송신기로부터 수신기로의 지연을 결정하기 위하여, 본 발명의 원리에 따라 먼저 지연 검출 (delay detection)과 보정 단계(calibration phase)를 통해 시스템이 정렬된다. 이 단계 중, 도 2에 도시된 송신기(202)는 수천개의 사이클에 대한 테스트 패턴의 스트림(stream)을 시작(launches)한다. 가장 간단한 테스트 패턴은 도 2에 도시된 보정 패턴 발생기(Calibration Pattern Generator, 204)에 의해 발생된 "10101..." 같은 토글 패턴(toggle pattern)이다. "110110..." 패턴과 같은 다양한 테스트 패턴이 시스템의 지연 검출과 보정의 정확성과 신뢰성을 향상시키기 위하여 사용될 수 있다. 보정 패턴 발생기(204)의 플립-플롭(208)으로의 세트(set) 신호(206)는 테스트 패턴이 도 3의 최악 지연 검출 논리부(Worst Delay Detect Logic, 306)의 선택(select) 신호(350)와 동기화되어야 한다는 것을 나타낸다. 테스트 패턴은 수천개의 테스트 사이클에 있어서 최악의 경우를 가정한 지연(가장 긴)을 결정하기 위하여 수신기측(304, 도 3에 도시됨)에서 사용된다.
도 3은 본 발명에 따른 최악 지연 검출 논리부 회로(306)가 포함된 수신기 회로를 나타내고 있다. 지연 검출과 보정 단계 중에, 버스의 모든 비트에 대한 최악 지연 검출 논리부의 출력 신호(wc_ok, 308)가 결정된다. 수신기 비트에 수신된 테스트 패턴의 지연이 지연 검출 단계 동안에 목표된 포착 클럭 에지보다 더욱 크다면, 이 비트에 대한 신호 wc_ok(308)는 논리 0으로 클리어(clear)된다. 만약 그렇지 않다면, 논리 1로 유지된다. 모든 최악 지연 탐지 논리부 회로(350)로부터의 출력 신호(wc_ok's)는 수신기의 먹스(MUX, 312-I 내지 312-N)와 플립-플롭2(FF2, 314-I 내지 314-N)를 선택하기 위해서, 도 3에 도시된 클럭 및 신호 선택 제어 논리부(Clock & Signal Select Control Logic, 310)에서 사용된다.
모든 wc_ok 신호가 논리 1에 있는 경우, 도 3에 도시된 클럭 및 신호 선택 제어 논리부(310)의 NAND 게이트(316) 출력(318)은 논리 0이다. 플립-플롭1(FF1, 320-I 내지 320-N)의 출력을 대신해서 입력 버스 신호 Bit[0:N]가 플립-플롭2(FF2, 314-I 내지 314-N)의 입력으로 선택된다. 최악 지연 검출 논리부(306-I 내지 306-N)에 사용되는 동일 클럭이 버스 신호 Bit[0:N]를 포착하기 위해서 플립-플롭2(FF2)의 클럭으로 선택된다.
최악 지연 검출 논리부(306)의 하나 또는 그 이상의 출력 신호가 논리 0에 있다면, 도 3에 도시된 NAND 게이트(316)의 출력은 논리 1로 세트된다. 최악 지연 검출 논리부 출력 wc_ok(308)가 논리 1에 있는 버스 비트는 이전(early) 타임에서의 이전 비트를 포착하기 위하여 FF2의 입력으로 FF1의 출력을 선택할 것이다. 최악 지연 검출 논리부 출력 wc_ok(308)가 논리 0에 있는 버스 비트는 이후(late) 타임에서 이후 비트를 포착하기 위하여 FF2의 입력으로 곧바로 버스 비트를 선택할 것이다. 역 클럭(inverted clock, 341)은 칩(304)의 내부 논리부(360)뿐만 아니라 FF2를 위한 클럭으로 선택된다. 그 후 시스템은 정상 작동을 위하여 준비된다.
시스템의 지연 검출과 보정 단계는 시스템이 버스 전송을 위하여 준비되기 전에 먼저 이루어져야만 한다. 보통 이러한 단계는 시스템의 전원이 처음 인가(powered up)되었을때 수천 사이클내에서 이루어진다. 시스템의 정상 작동중에는, 지연 검출과 보정 과정(procedure)이 다시 실행될 필요는 없다.
여기서 180°아웃-위상된(out-phased) 클럭(최악 지연 검출 논리부(360)의 하나 또는 그 이상의 출력 신호가 논리 0일때, 칩 B(360)의 FF2와 도 3에 도시된 내부 논리부에 대한 역 클럭)에 의해 작동하는 송신기 칩(202)과 수신기 칩(304)을 포함하는 서브시스템은 하나의 전형적인 구현이라는 것을 강조할 필요가 있다.
송신기 및 수신기내에 칩 내부 논리 블럭에 대한 아웃-위상된 클럭을 갖는 것이 불편하고 어려운 다중 서브시스템이 있는 시스템에서, 본 발명의 구현은 도 2에 도시된 송신기 플립-플롭(FF, 210-I 내지 210-N)과 도 3에 도시된 플립-플롭2(FF2, 314-I 내지 314-N)를 기준으로 하여 180°아웃-위상된 클럭으로 스위치하는 도 3에 도시된 수신기 플립-플롭1(FF1, 320-I 내지 320-N)과 최악 지연 검출 논리부의 하나 또는 그 이상의 출력 신호가 논리 0일때의 송신기 및 수신기의 내부 논리부(212, 360)를 갖추고 있을 것을 요한다. 이와 같은 대안적인(alternative) 구현에서, 송신기가 그것의 드라이버 플립-플롭(314-I 내지 314-N)을 위한 비-반전(non-inverting)(340) 또는 반전(inverting)(341) 클럭을 선택할 수 있도록 수신기로부터 송신기로의 또는 송수신기 간의 다른 통신 방법을 통한 1-비트 표시(indicator) 신호가 필요하다. 또한, 송신기 내부 논리부(212)로부터 드라이버 플립-플롭으로의 조합 논리 패스(combination logic paths)가 송신기 플립-플롭이 180°아웃-위상된 클럭에서 작동할 때의 플립-플롭 셋업(setup) 타임을 넘지 않도록 할것이 요구된다. 이와 같은 타이밍 문제를 처리하기 위한 많은 방법들이 알려져있다.
이 시스템의 가장 통상적인 어플리케이션(application)은 최악의 경우를 가장한 지연이 1.5 클럭 주기보다 작은 경우이다. 모든 버스 비트의 스큐(skew)는 종래의 동기식 버스 인터페이스에서 요구되는 1 클럭 주기보다 작은 것 대신에 거의 1.5 클럭 주기가 될 수 있다. 최상의 경우를 가장한 지연은 최악 지연 검출 논리부의 클럭 포착 에지 이전의 1 사이클내이어야 하며 최악의 경우를 가정한 지연은 동일한 클럭 에지에서 0.5 사이클 늦은것보다 크지 않을 것이 요구된다. 또한, 본 발명에 따른 시스템에서, 특정 환경(온도, 전압, 등등)에서 어떤 비트 패턴에 대한 버스 비트의 최상 및 최악의 경우를 가정한 지연은 0.5 클럭 주기보다 작아야만 한다.
최상 및 최악의 경우를 가정한 지연이 1/2과 2 클럭 주기 사이에 있는 버스 인터페이스에서, 최악 지연 검출 논리부의 클럭은 송신기 칩 클럭을 기준으로 아웃-위상(out of phase)될 필요가 있다. 또한 본 발명은 버스가 이전 단락(paragraph)에서 설명된 타이밍 조건을 만족시키는 동안 최악의 경우를 가정한 지연이 2 클럭 주기/사이클보다 큰 경우에도 사용될 수 있다. 구현(implementation)에 있어서, 상기 시스템이 작은 변경을 요할 경우에는 상기 송신기 또는 수신기 서브시스템의 클럭 주파수는 버스 트랜잭션 주파수의 배수(multiples) 또는 반(half)으로 될 수 있다.
이러한 방법과 시스템의 한 가지 변경은 버스 비트의 드라이버 클럭을 도 3에 도시된 수신기의 최악 지연 검출 논리부와 플립-플롭1(FF1, 320-I 내지 320-N)에 대한 클럭으로 보내는 것이다. 상기와 같이 함으로써, 플립-플롭1(FF1, 320-I 내지 320-N)은 소스-동기화(source-synchronized)되어 고 주파수에서 PLL 지터(jitter) 문제가 줄어든다는 이점이 있다. 수신기 드라이버 클럭은 수신기 클럭과 알려진 위상 관계를 가져야만한다.
또한, 좀더 정확한 지연 검출과 수신기 플립-플롭(FF) 포착 타임의 좀더 정교한 단계를 위하여 모든 버스 비트에 대하여 다른 클럭 위상에서 작동하는 다중의 최악 지연 검출 논리부 회로를 포함하는 것이 가능하다.
도 4는 도 3의 최악 지연 검출 논리부(306)의 전형적인 구현을 나타내고 있다. "10101..." 테스트 패턴과 대개는 상기 테스트 패턴보다 나쁜 실제 신호간의 최악의 경우를 가정한 지연 차이를 보상하기 위한 클럭 주기 부분(fraction)의 버스 비트를 지연시키기 위하여 선택적(optional) 지연 요소(402)가 추가된다. 도 4의 플립-플롭4(408)(스캔 초기화(initialize)는 선택적)로의 세트 신호(406)는 지연 검출과 보정 단계에 앞서 출력 wc_ok(308)을 논리 1로 세트하기 위하여 사용된다. 도 5에 도시된 바와 같이, 도 4의 선택 신호(410)는 "10101..." 테스트 패턴과 동기화된 토글(toggle) 패턴이어서 플립-플롭3(FF3, 412)는 지연 검출을 위한 교차(alternating) 사이클내의 테스트 패턴을 샘플링한다. 도 4의 보정된 신호(414)는 수신기 입력이 "10101..." 테스트 패턴일때만 인에이블(enabled, 논리 1)된다. 도 5에 도시된 바와 같이, 최악의 경우를 가정한 도착(arrival) 타임이 클럭 라이징(rising) 에지보다 빠른 Bit[0]에 대하여 최악 지연 검출 논리부 출력 wc_ok[0]은 논리 1로 유지되며, 최악의 경우를 가정한 도착(arrival) 타임이 도 4의 보정 신호(414)가 논리 1일때 지연 검출 단계 동안의 클럭 라이징 에지보다 늦은 Bit[N]에 대하여 최악 지연 검출 논리부 출력 wc_ok[N]은 논리 0으로 스위칭된다.
도 5에 도시된 바와 같이, 송신기 칩 A(202)는 지연 검출 단계 동안 모든 버스 비트에 "10101..." 테스트 패턴을 보낸다. 수신기 칩 B(304)에서의 Bit[0]의 파선(501)과 Bit[N]의 파선 (502) 파형은 가능한 가장 빠른 비트 도착 타임을 나타내며 실선(501A, 502A)은 가능한 가장 늦은 비트 도착 타임을 나타낸다. 도 5는 모든 버스 비트중 최악의 경우를 가정한 지연인 클럭 주기 1.5보다 작은 경우를 나타낸다.
지연 검출 단계에서 보정이 있은 후, 초기-도착 Bit[0]는 도 3의 플립-플롭1(FF1, 320-I)에 의해 포착되고, 말기-도착 버스 Bit[N]과 동기화 되도록 플립-플롭2(FF2, 320-I)로 전송된다. 버스 비트는 도 5에 도시된 토글 패턴을 대신하여 어떤 패턴이라도 될 수 있다.
본 발명은 바람직한 실시예로 설명되었지만, 당업자라면 현재 및 장래에, 이하의 청구항들의 범위안에 속하는 다양한 개선과 향상이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 이하의 청구항들은 기술된 본 발명의 적절한 보호를 유지할 수 있도록 해석되어야 한다.

삭제

Claims

다중 사이클 지연을 갖는 동기식 통신 버스 시스템을 위한 자동 지연 검출(automatic delay detection) 및 수신기 조정(receiver adjustment) 방법에 있어서,

(a)다중 버스 라인에 걸쳐 다중 지연을 갖는 상기 동기식 통신 버스 시스템을 위한 지연 검출 및 보정 단계(phase)를 정의하는 단계와,

(b)상기 지연 검출 및 보정 단계(phase) 동안에 각각의 버스 라인에 대하여 미리 결정된(predetermined) 버스 신호 테스트 패턴을 전송하는 단계와,

(c)상기 지연 검출 및 보정 단계(phase) 동안에 상기 다중 버스 라인의 각각의 버스 라인에 대하여 가장 긴 지연 타임을 결정하기 위하여 상기 미리 결정된 버스 신호 테스트 패턴을 사용하는 단계와,

(d)상기 검출 및 보정 단계(phase)가 완성된 후, 상기 단계(c)의 결정에 기초한 타임에서, 각각의 버스 라인에 대한 입력(incoming) 신호를 수신하기 위하여 상기 다중 버스 라인의 각각의 비트 라인에 대하여 수신기를 조정하는 단계

를 포함하는 자동 지연 검출 및 수신기 조정방법.
다중 버스 라인을 갖는 수신기 서브시스템 및 송신기 서브시스템을 포함하는 동기식 통신 버스 시스템내에서 상기 수신기 서브시스템내의 지연을 검출하고 모든 수신기들을 조정하기 위한 장치에 있어서,

상기 장치는

수신기 서브시스템 버스 라인의 각각의 비트에 대한 최악 지연 검출 회로(worst delay detection circuitry)와,

각각의 비트에 대한 상기 최악 지연 검출 회로와 결합된 제어회로 -상기 제어 회로는 각각의 비트에 대한 상기 최악 지연 검출 회로의 출력에 대한 함수(function)로서 2개의 수신기 경로(paths)중 하나를 선택하고, 상기 수신기 서브시스템내의 수신기 래치(latch)의 클럭 신호중 하나를 선택하도록 동작함-

를 포함하는 장치.
제 2항에 있어서, 상기 동기식 버스 시스템의 다른 클럭 위상을 사용할 수 있도록 적응된(adapted to), 두개 이상의 비트에 대한 최악 지연 검출 회로를 갖는 장치.