TW561330B - A method and system of automatic delay detection and receiver adjustment for synchronous bus interface - Google Patents
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Description
561330
發明之技術領域 本發明-般而言係與數位系統中之同步匯流排的作業有 關’更明確mm统中介面延遲時間大於一個 該專糸統運作循壤週期之系統有關。 發明之背景說明 在一同步數位系統中’尤其是在一電腦系統中,設計師 都喜好並普遍地在各種次系統之間裝設若干同步匯流排, 做為介面匯流排之用(通常多為各晶片和晶片之間的介面), 以達成該箅系統所需要之高寬度頻帶作業目的。為了能使 同步匯流排發揮正常作業功能,在一高頻系統中之信息發 送端(多位元二進制線路)及接收端均須在一共用時取振^器 所產生並經由相位鎖定環路提供之同步時序上作業。另一 項要求乃是,在接收機之一端必須能夠按照相同之時序週 期接收匯流排上傳送之一切信號位元以保持同步操作。 如果由信號發送端正反器或閃鎖電路至接收機端正反器 (F F)之間的最壞情況延遲時間(減除F F準備時間)小於一循 環週期時間(時脈期間),且其最佳延遲時間大於FF之保持 時間時,則在該介面上之該同步匯流排操作亦會有一個循 環週期的延遲。這就是最簡單之同步匯流排介面。但是, 在问額同步系統中,如果其最壞延遲情況大於一個循環週 期,且在該匯流排中各位元/線路間之延遲時差大於該循環 週期時,同步匯流之操作即會變得更困難。 這一個同步匯流作業的問題,過去一直是以兩種不同的 方法因應。第一種方法係在位元線路上添加附加延遲時間 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公 561330 A7
(利用延遲導線長度之方式),對一匯流排之各位元線路進行 細調處理。此種方法加深了介面實體設計條件上的問題, 並增加了系統設計上的複雜性;即使在高額作業時利用此 種方法,仍難確定應在那一個循環週期内捕捉資料b
裝 第一種已知方法不同的信源同步技術校準信號位元資料 與時脈之同步關係(例如:IBM公司一九九九年十月所提出 之第AT998212號專利申請案,發明名稱:「動態管線處理 式介面裝置及其操作方法」其中所揭露之技術),以及在接 收機一端象信號緩衝及旋轉技術(例如:IBM公司一九九九 年十月所提出之第AT998208號專利申請案,發明名稱: 「一種彈性介面裝置及其方法」中所發表之技術若干此 等信源同步介面及緩衝技術之内容非常精細,但是這些技 訂
術也是非常複雜而且所需要的電路結構比本發明所揭示的 電路更大。 發明之概述 本發明係一種可供一具有多循環週期延遲時間之同步匯 流排使用之自動延遲偵測及接收機調整方法。本發明之主 要用途係在一同步系統中各積體電路晶片間之信號與資料 之傳送,但本發明之應用對象並非侷限於各種晶圓間之介 面作業。 採用本方法之系統能夠測定海一信號(或資料)位元在一偵 測和校準作業期間内自信號發送器端至接收機端之間的延 遲時間是否大於預先設定之信號(資料)捕捉週期,並將此一 延遲資料儲存在接收機電路中。然後,各接收機乃可根據 A4細 2夢29二) 561330 A7 B7 五、發明説明(3 該等延遲時間貝料分別加以調整,俾可於適當之循環週期 時間内接收信號。因此,採用本發明方法之任一同步介面 應能在-個已根據延遲時間極限調整好的特定匯流排介面 内以最低循環週期次數傳送資料,而達成可能之最佳操作 頻帶效果。 '因為每一接收機之接收時間(亦即每一接收機正反器或閃 鎖電路之資料捕捉時間)係依據個別之發射機至接收機間的 延遲時間調疋其信號捕捉時間-,故並無必要在用以將所接 f信號傳廣至接收晶片内部、务邏輯電路之接收機正反器的 資料捕捉時序邊限之前必須將所有資料位元送達該接收 機。 本發明揭露之此一可供同步匯流排操作使用之自動延遲 偵測及接收機調整方法,可用以執行高頻率資料傳送任 務,並可獲致比傳統式同步匯流排操作更能達成匯流排資 料位元調準不當現象之更佳容許。 附圖之簡單說明 閱讀詳細說明並參閱下列附圖,將可瞭解本發明之各項 目的與特徵。 、 圖1所示係一典型同步匯流排介面之方塊圖; 圖2所示係依本發明原則所設計之一種匯流排介面中信號 、發送端内之延遲偵測電路圖;、 圖3所示係該匯流排介面信號接收端之延遲偵測,校正, 及正常操作電路說明圖; 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 561330 A7 ---------Β7 五、發明説明(4 ) 圖4所示係依本發明原理就某一接收機匯流排位元在該系 統中執行「最壞延遲偵測邏輯作業」之操作方塊圖;及 圖5所示係說明當最壞延遲少於丨5個時脈週期下,附圖2 和附圖3所示系統中之邏輯時脈圖。 發明之詳細說明 在一種含有同步匯流排介面100的數位系統(如圖i所示者) 中,其L號發送器次系統1 〇 2包括一或多個積體電路晶片, 例如圖中之各晶片A,以及接收-機次系統丨04,包括一或多 個積體電辂晶片,例如圖中冬各晶片B,由一共同時脈參考 振盪器106保時二系統間之同步操作。此一共用時脈信號源 106通常係由一時脈/晶體振盪器電路或晶片提供:兩個次 系統1 0 2和1 0 4均藉由若干時序分配技術將時脈偏差降低至 最小程度,在大多數情況下,於高頻系統中多使用相位鎖 定環路(PLL)108A和108B。圖1中係以晶片A 1〇2為信號 發送器並以晶片B 1 0 4為接收機。但在一雙向匯流排介面 中,只利用一個次系統,例如晶片A或晶片B,既擔任信號 發送器角色又擔任接收機角色,圖1所示係一單向Ν·位元介 面,其中在晶片A 102内之信號發送器中之各正反器(ff) 104-1至104-N,或各主閂鎖電路對(屬於一種電平掃描設 計或「LSSD」),係將系統傳送至接收機各正反器(ff) 106-1至106-N或晶片B104内文各閂鎖電路。 為測定信號發送機至接收機間之延遲時間,依本發明原 則設計之一種系統,先進行一延遲偵測和校正階段之操 作。在此一階段中,圖2中之信號發送器202在數千個循環 中國國家標準(CNS) A4規格(210X297公釐) 561330 A7 ____________ 五、發明説明(5 ) 週期内發射-串列測試圖。最簡單之測試圖是_種由圖2中 斤示技正圖型產生為邏輯電路204所產生的切換式圖型 「loioi」。有許多其他各種測試圖型,例如一「11〇丨1〇」 圖型也可用以改善系統之延遲偵測與校正作業之精確性。 迗至该校正圖型產生器2〇4中FF(正反器)2〇8之信號組(同 步L號)2 0 6,係用以顯示,各測試圖應利用圖3所示「最 壞延遲偵測邏輯電路3 〇 6之選擇信號3 5 0加以同步化處理。 各項測試圖型係由圖3中之接收機部份(3〇4)用以確定在數 千次測試弗環週期内之各項最壞延遲情況(最長延遲時 間)。 圖3所示係本發明所揭露含有「最壞情況(最長)莩遲偵測 邏輯電路3 06之接收機内各電路。在延遲偵測及校正階段 中’係針對匯流排每一位元測定「最壞延遲偵測邏輯電 路」之輸出信號wc一ok 3 08。如果接收機位元中所接收的 測試圖型信號延遲時間大於延遲偵測階段作業期間之預定 信號捕捉時脈計時邊限時,該位元之信號wc_〇k 3 08即被 確定以一邏輯〇代表之。否則,該信號仍以邏輯1代表之。 由所有「最壞延遲偵測邏輯電路」50輸出之信號(各wc_ok 信號)係由圖3示之時脈及信號選擇控制邏輯電路3 1 〇用以在 各接收機之多工器MUX’s 312-1至312-N中及正反器FF2,s ,314-I至314 - N中選擇適用之多工器和時脈。 如果所有輸出信號wc_ok*s均在邏輯1狀態,則圖3中之 該時脈及信號選擇控制邏輯電路3 1 0的NAN D閘極3 1 6和輸 出318的邏輯狀態即為〇 ^此時,所選擇之FF2’s 314-1至 本纸银尺度適用中國國家標準(CNS) A4規格(210X297公釐) 561330 A7 B7 五、發明説明( ) 6 3 14-N的輸入信號即為輸入之匯流排信號Bit[0:N]而非 ??1、32 0-1至3204各正反器之輸出信號。而且,各「最 壞延遲偵測邏輯電路3 06-1至3 06-N所使用之相同時脈週期 即被選擇為各正反器(FF2)用以捕捉該匯流排信號位元 Bit[0:N]之作業時脈週期。 如果該「最壞延遲偵測邏輯電路306」之一或多個輸出信 號是處於邏輯狀態0時,則圖3中之NAND閘極3 16.的輸出乃 被設定在邏輯狀態1。此時,「·最壞延遲偵測邏輯電路輸出 信號wc一pk 308」處於邏輯狀態1之匯流排位元將會選擇 F FI的輸出信號做為ρ ρ 2的輸入信號,用以在開始操作時即 可捕捉輸入信號之開始位元。而「最壞延遲偵測邏輯電路 輸出信號wc-ok 308」處於邏輯狀態〇之各匯流排位元即直 接選擇性匯流排位元做為FF2之輸入信號,用以在一較遲時 間點上捕捉後來之信號位元。且倒反時脈信號3 4 1乃被選擇 為該晶片304中各正反器(FF2,s)以及内部邏輯電路3 60之 作業時脈信號。此時,該系統乃可準備進行正常操作。 糸統之延遲偵測及校正階段之作業必須在系統準備妥當 可供匯流排傳送信號之前先行完成。通常此一階段之作業 係於系統接通電源之後幾千次作業循環週期内完成。在系 統正常作業期間内,無須再執行此一階段之延遲偵測及校 正程序。 、 兹強調者乃係,使信號發送機晶片2〇2和接收機晶片3〇4 兩個系統以1 8 0 反相時脈信號操作(亦即「最壞延遲偵測 邏輯電路306之一或多個輸出信號處於邏輯〇狀態時,ff2 ---------. 9 - 本紙張尺度適用巾S S家鮮(CNS) A4規格(21GX297公釐)-- 裝 訂 線 561330 A7 B7 五、發明説明(7 ) 晶片B 360和内部邏輯電路之輸入信號為倒反時脈信號之情 況下」的方式乃係本發明一種典型的實行方式。但在一含 有多個次系統之系統中,如果不方便或難以對各信號發送 器及接收機晶片之内部邏輯電路區塊提供180。反相時脈信 號時’則在該「最壞延遲偵測邏輯電路的一或多個輸出信 號處於邏輯0狀態之情況下,就需要將圖2所示信號發送器 中各正反器FF,s 2 10-1至21 0-N以及圖3所示接收機中各正 反器FFl’s 320-1至3 20-N,換至使用與圖3中各正反器 FF2 s 3 1升-I至314-N以及信巧虎發送器及接收機内部邏輯電 路212及360時脈信號之相位有18〇。反相關係之時脈信 號,始可實行本發明的方法。在執行此種替代實行方法 時,需要由接收機將一個只有一位元之指標信號直接或經 由其他通訊方法送至該發送機,俾使發送機為其推動器 FF’s 314-1至314-N選擇非反相時脈信號34〇,或反時脈信 號341。另有一項必須確保之條件乃係,當該發送器各正反 器FF,4a 180。反相時脈信號操作時,自該信號發送器μ 部邏輯電路2 I2至其各推動器FF,S之間所使用的聯合邏輯路 徑不會違反各該推動器FF之操作準備時間之限制。關於此 一定時問題’有許多已知方法可供採用。 本系統最普遍的應用方式是在最壞延遲情況低於i 5個時 -脈循環週期時使用之。各匯流排位元間之偏斜程度可能幾 近1.5個時脈循環週期,而非如—般傳統式同步匯流排介面 所要求的小於-個時脈循環週期的標準。標準要求乃係, 在「最壞延遲偵測邏輯電路之杳祖姑 Μ电吟」之貝'枓捕捉時脈邊限之前的 _____- 10 - ^紙張尺度適用中國國家標準(CIsis) Α4規格(21〇><297公爱------- 裝 訂 線 、發明説明(8 之後須在一個時脈週期以内,而在該時脈邊限 =取=遲情況則不能超過。·5個時脈週期。本發明系 電準要求75係,在特定作«境條件下(如溫度, c机排位元的最佳及最壞延 遲滑况必須小於〇·5個時脈循環週期。 m 最佳和最祕遲情況在1/2和2料料期之間的 丨面而言’其最壞延遲邏輯電路所使用之時脈信號 相位必須與發送器晶片所使料時脈信號相位相反。最壞 延遲情況A於兩個時脈期間/.週期時,只要其匯流排符合前 項,明之;t時要求標準,也可使用本發明的方法。信號發 k-或接收機次系統之時脈信號頻率也可設定在释流排作 業頻率一分之一的倍數;在此種情況下’在實行本發明的 方法時僅須對系統加以輕微修改即可。 士本發明系統之另—實行方式乃是以推冑器時脈信號與匯 μ排各位元彳§號做為接收機「最壞延遲偵測邏輯電路及圖3 中各FFl’s 320-1至320_Ν之時脈信號。此一方式的優點乃 係,320]至320_N各FF係與原始信號同步,因而在高頻系 統中作業k ’減少發生PLL抖動問題。所接收到之推動器時 脈信號和接收機時脈信號之間的相位關係必須預先測定。 也可使多個「最壞延遲偵測邏輯」電路對每一匯流排位 元信號以不同頻率操作,俾能獲得更精確之延遲偵測效果 以及更精細之接收機正反器之信號捕捉時間分度。 圖4所示係圖3中「最壞延遲偵測邏輯電路3 〇 6之具體實例 設計方塊圖。其中增添了一個任選延遲元件4〇2,用以將匯 -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公爱) 裝 訂 線 561330 A7 B7
流排位元信號延遲成大約為一個時脈週期的一個分數之時 間差’用以補償該「1G1(H···」測試圖型和_個通常比該 測试圖型更差的真實信號二者之間的最壞情況延遲時間 差。圖4中送至FF4 408之「設定」信號4〇6(可選用掃描起 始信號在延㈣測及校正階段開始前先將輸出.信號wc — 〇k 308之邏輯值設定為}。如圖5所示,圖4中之「選擇」信號· 4 10是一切換圖型,並與測試圖型信號「1〇1〇1」同步,b 如此即可由FF3 412抽取交變循-環週期内之測試圖型信號樣 本。圖4 t之「校正」信號414僅在接收機的輸入信^為 「10101···」測試圖型信號時始能被啟動(至邏輯值丨)。如 圖5所示,於延遲偵測階段操作期間内當圖4中「校正」信 號4 14的邏輯狀態值為丨時,就最壞情況信號到達時間在時 脈信號波形上升邊緣開始之的位元[〇]信號而言,該「最壞 延遲偵測邏輯電路輸出信號wc — 〇k[〇]仍停留在邏輯ι狀 路輸出信號號wC-〇k[N]即被切換至邏輯〇狀態。 如圖5所不’在延遲偵測階段操作期間内,信號發送器晶 片A 202係將所有匯流排位元之「10 10 1···」測試圖型發送 出去圖5中在接收機晶片B 304處接收到之位元[〇]和位元 [N]二種信號波形中的虛線部〜份5〇1和5〇2,係表示最早可 月b位元之到達時間,而其實線部份5 〇 1 A各5 0 2 A,則係表 示最後位元之到達時間,由圖5可知,所有匯流排位元中之 最壞情況延遲時間均小於其時脈信號循環週期之丨5倍。 __ __- 12 - 本紙張尺奴財8 Η雜i|l(C_NS) M規格&謂97公釐〉
裝 態,而就「最壞情況信號」到達時間在該時脈信號上升邊 緣開始之後的位元[N]信號而言,該「最壞延遲偵測邏輯電 訂
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線
Claims (1)
- 561330 第〇911〇65〇2號專利申請案 As 中文申請專利範圍替換本年8月)驾一種自動延㈣測及接收機調整之方法,可制於任-含 有多重週期延遲之同步通訊匯流排系統, 各項步驟: j (a) 定義一延遲偵測及校正階段; (b) 於該延遲偵測及校正階段期 路發送一個預定之匯流排信號測試 間内,對每一匯流排線 圖型; (c)於延遲偵測及校正階段期 排信號測試圖型以便測定每條 間; 間内’利用該預定之匯流 匯流排線路之最長延遲時 ⑷依據在步驟⑷中測定之時間為每條位元線路調整 接收機以接收進來的信號;及 (e)將該匯流排系統置於一種正常通訊模式。 2. -種在-含有-發送m統和—接㈣次“之同步』 訊匯流排系統中可心在該接㈣次线巾㈣延遲及i 整所有接杈機之裝置,該項裝置包括:产 該匯流排系統之每一位元之最壞情況延遲偵測電路;^ 與每一位元之最壞情況延遲偵測電路相耦合之_ 路’其刼作以便為每一位元選擇二接收機路徑中其中_ 者,作為每—位元延遲㉝測電路輸出之―項函數収⑹ 一位元接收機閂鎖有關之時脈信號。 3. 如申請專利範圍第2項之裝置’其中至少有兩個位元有, 壞情況延遲仙電路’其用於使用該同步匯流排系統之〉 同時脈相位。 裝 訂 線 561330 第091106502號專利申請案 中文圖式替換頁(92年8月)圖2 -16-
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