JP2003283475A - ビット同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速の通信速度に対応可能で信頼性の高い、
かつ、テストが容易であるビット同期回路を提供する。 【解決手段】 ビットデータ伝送に際し、シリアルデー
タをクロック信号によって同期化するビット同期回路に
おいて、所定の基準クロックから、位相の異なる複数の
クロック信号を生成し、生成されたクロック信号が所定
数おきに取り出されてなるグループ毎に、シリアルデー
タからエッジ位置を検出し、そのエッジ位置をあらわす
エッジ信号を生成し、生成されたエッジ信号を基づき、
同期タイミング信号を生成し、生成された同期タイミン
グ信号に基づき、上記位相の異なる複数のクロック信号
の中から、シリアルデータを同期化するクロック信号に
適した書込み用クロック信号を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速シリアル通信
技術に用いられるビット同期回路及びそれが内蔵された
半導体装置に関する。

【０００２】

【従来の技術】周知の通り、高速シリアル通信技術で
は、一般的に、送信側と受信側で同じ周波数の基準クロ
ックを用いて、お互いに予め決められた送信及び受信速
度でデータが送受信される。送信側から送られたデータ
を受信側で正確に受信するためには、送信側と受信側と
が互いに同期して動作する必要がある。１つの方法とし
ては、データ信号とともに同期するためのクロック信号
を送信側及び受信側に供給する方法もあるが、近年の数
百ＭＨｚ〜数十ＧＨｚという高速なシリアル通信におい
ては、波形の歪み，反射，ケーブル及びボード上の信号
の干渉等の問題があることから、通信に使うクロック信
号をデータ信号と別に送る代わりに、送信側でデータ信
号に冗長なデータビットを付加して、一定時間にデータ
信号の遷移が保証されるような符号化が行われ、データ
信号が送信される。通常、受信側では、送信側から送ら
れてきたデータがタイミング情報を含んでいることか
ら、データがサンプリングされ、サンプリング後、余分
なビットが復号化される。

【０００３】例えば、送信側でＮＲＺ（Non‐Return to
Zero）コーディングされたデータを受信側で正確に受
信するためには、ビット同期回路を用いることにより、
データに対して、データのサンプリング用同期クロック
を生成する必要がある。そのため、通信速度に対してよ
り周波数の高いクロックをビット同期回路に入力し、通
常、クロックがデータの中央の位置に合うような同期ク
ロックが生成されるよう回路が構成される。近年では、
シリアル通信インターフェイスの通信速度が数百Ｍｂｐ
ｓ〜数Ｇｂｐｓまで高速化されており、高速且つ信頼性
の高い通信を実現すべく、ビット同期回路に関係して、
より高性能，高信頼性の回路が要求されている。

【０００４】図１０に、高速シリアル通信技術に用いら
れる従来のビット同期回路を示す。このビット同期回路
１００では、データ入力信号ＳＤＩＮとともに基準クロ
ック信号ＲＥＦＣＬＫが入力され、位相比較クロック生
成回路１１０において、その基準クロック信号ＲＥＦＣ
ＬＫから、通信速度に対応した周波数のビット動作クロ
ック信号（図１０には示さず）が生成され、更に、その
ビット動作クロック信号に基づき位相の異なる計８つの
クロック信号ＣＬＫ１〜ＣＬＫ８が生成される。

【０００５】図１１に、基準クロック信号，ビット動作
クロック信号、及び、ビット動作クロック信号に基づき
生成されるクロック信号のタイミングチャートを示す。
ＣＬＫ１〜ＣＬＫ８は、それぞれ、隣接するクロック信
号に対して１／８サイクルずつずれた位相を有してい
る。これらクロック信号ＣＬＫ１〜ＣＬＫ８は、それぞ
れ、別個のライン経由で、入力データエッジ検出部１２
０及びクロック選択部１４０へ入力される。

【０００６】入力データエッジ検出部１２０では、位相
の異なるクロック信号ＣＬＫ１〜ＣＬＫ８とともに、デ
ータ入力信号ＳＤＩＮが入力される結果、エッジ信号Ｅ
ＤＧＥ１〜ＥＤＧＥ８が検出される。これらエッジ信号
ＥＤＧＥ１〜ＥＤＧＥ８は、クロック判定部１３０に入
力される。クロック判定部１３０では、エッジ信号ＥＤ
ＧＥ１〜ＥＤＧＥ８に基づき認識されるエッジ位置か
ら、クロック選択信号ＣＫＳＬが生成される。このクロ
ック選択信号ＣＫＳＬは、クロック信号ＣＬＫ１〜ＣＬ
Ｋ８とともに、クロック選択部１４０に入力される。ク
ロック選択部１４０では、入力されたクロック信号ＣＬ
Ｋ１〜ＣＬＫ８及びクロック選択信号ＣＫＳＬに基づ
き、緩衝バッファ１５０に対するデータサンプリング用
のクロック信号である書込み用クロック信号ＷＲＣＫが
生成される。

【０００７】緩衝バッファ１５０は、単一ビットのフリ
ップフロップで構成されるバッファ又は多ビットのＦＩ
ＦＯであり、送信側と受信側とで予め決められた周波数
に対しての偏差やクロックジッタを吸収すべく用いられ
る。シリアル通信においては、一般的に、１ビット幅で
深さが数ビット〜数十ビットの非同期ＦＩＦＯが用いら
れる。緩衝バッファ１５０から出力される同期化された
データＳＤＯＵＴは、それ以降の回路で読み出され、受
信データとして処理される。

【０００８】図１２に、入力データエッジ検出部１２０
の構成を示す。この入力データエッジ検出部１２０は、
位相の異なる８つのクロック信号ＣＬＫ１〜ＣＬＫ８に
それぞれ対応したデータ・フリップフロップ（以下、フ
リップフロップと呼ぶ）１２１ａ〜１２１ｈと、フリッ
プフロップ１２１ａ〜１２１ｈと同数の排他的論理和
（ＥＸＯＲ）ゲート１２２ａ〜１２２ｈとを有してい
る。各フリップフロップ１２１ａ〜１２１ｈには、それ
に対応するクロック信号ＣＬＫ１〜ＣＬＫ８と、シリア
ルのデータ入力信号ＳＤＩＮとが入力される。また、各
フリップフロップ１２１ａ〜１２１ｈからの出力信号Ｄ
ＦＦ１〜ＤＦＦ８は、それぞれ、異なる２つのＥＸＯＲ
ゲートに入力される。例えば、フリップフロップ１２１
ｂの出力は、ＥＸＯＲゲート１２２ａ及び１２２ｂに入
力され、また、フリップフロップ１２１ｃの出力は、Ｅ
ＸＯＲゲート１２２ｃ及び１２２ｂに入力され、更に、
フリップフロップ１２１ｈの出力は、ＥＸＯＲゲート１
２２ｈ及び１２２ａに入力される。

【０００９】各ＥＸＯＲゲート１２２ａ〜１２２ｈから
出力される信号は、入力される２つのクロック信号の位
相差のタイミングでデータ入力信号ＳＤＩＮが変化した
場合に「ＨＩＧＨ」となり、エッジ位置を示す信号（以
下、エッジ信号という）ＥＤＧＥ１２，ＥＤＧＥ２３，
ＥＤＧＥ３４，ＥＤＧＥ４５，ＥＤＧＥ５６，ＥＤＧＥ
６７，ＥＤＧＥ７８，ＥＤＧＥ８９として出力される。
例えば、ＥＸＯＲゲート１２２ａから出力される信号
は、ＣＬＫ１とＣＬＫ２の位相差のタイミングでデータ
入力信号が変化した場合に「ＨＩＧＨ」レベルとなる。
ＥＸＯＲゲート１２２ａ〜１２２ｈから出力されるエッ
ジ信号ＥＤＧＥ１２〜ＥＤＧＥ８９は、別個のライン経
由で、クロック判定部１３０へ供給される。

【００１０】なお、この入力データエッジ検出部１２０
では、位相が異なるクロック信号を供給する８本のライ
ンを使用している例を挙げているが、これ以外の本数
で、若しくは、位相が異なるのではなく通信速度に対し
てより周波数の高いクロックでエッジ検出を行う方法も
考えられる。

【００１１】図１３に、緩衝バッファ１５０への書込み
用のクロック信号ＷＲＣＫの出力タイミングに関係する
各種信号のタイミングチャートを示す。この図１３から
分かるように、データ入力信号ＳＤＩＮの最初のエッジ
（立上りエッジ）は、クロック信号ＣＬＫ１のエッジ
（立上りエッジ）とＣＬＫ２のエッジ（立上りエッジ）
との間に位置し、データ入力信号ＳＤＩＮの２番目のエ
ッジ（立下りエッジ）は、クロック信号ＣＬＫ２のエッ
ジ（立上りエッジ）とＣＬＫ３のエッジ（立上りエッ
ジ）との間に位置し、また、データ入力信号ＳＤＩＮの
３番目のエッジは、クロック信号ＣＬＫ３のエッジ（立
上りエッジ）とＣＬＫ４のエッジ（立上りエッジ）との
間に位置し、更に、データ入力信号ＳＤＩＮの最後のエ
ッジ（立下りエッジ）は、クロック信号ＣＬＫ２のエッ
ジ（立上りエッジ）とＣＬＫ３のエッジ（立上りエッ
ジ）との間に位置している。

【００１２】データ入力信号ＳＤＩＮのエッジが検出さ
れれば、ＥＤＧＥ１２〜ＥＤＧＥ８９の対応する信号に
おいて、長い期間の検出パルスが出力されることにな
る。かかる長い検出パルスに基づき、ＥＤＧＥ１２に対
して、位相が約半サイクル遅れた、すなわち、入力デー
タの中央でサンプリングするためのＣＬＫ５が、また、
ＥＤＧＥ２３に対してはＣＬＫ６が、更に、ＥＤＧＥ３
４に対してはＣＬＫ７が、同期タイミング信号として出
力され、この同期タイミング信号とそのサイクルにエッ
ジの遷移がなければ、前サイクルと同じクロックが出力
される。最終的には、緩衝バッファ１５０へ出力される
書込み用のクロック信号ＷＲＣＫが生成される。

【００１３】なお、図１２に示す入力データエッジ検出
部１２０以降の構成、すなわち、クロック判定部１３
０，クロック選択部１４０のタイミングによる動作は公
知技術であるため、ここでの説明を省略する。

【００１４】次に、図１４を参照して、従来のビット同
期回路１００において起こる可能性のある問題について
説明する。まず、フリップフロップ１２１ａ〜１２１ｈ
を正常に動作させるには、クロックの前後で、ある期間
入力データを一定に保つ必要があるが、この所定期間中
に入力データが一定値でなかった場合には、フリップフ
ロップ１２１ａ〜１２１ｈからの出力信号ＤＦＦ１〜Ｄ
ＦＦ８が１でも０でもない不安定な値を示す可能性があ
り、このような現象は「メタスタビリティ」と呼ばれ
る。図１４に示す符号Ａ”が付された箇所では、本来、
フリップフロップ１２１ｂからの出力信号ＤＦＦ２は
「ＨＩＧＨ」レベルになるはずであるが、データ入力信
号ＳＤＩＮの遷移がフリップフロップ１２１ｂのセット
アップホールドのタイミング要求を満たしていないこと
から、その出力信号ＤＦＦ２が、メタスタビリティを伴
うメタステーブル状態になっている。ここでは、一例と
して、メタステーブル状態である出力信号ＤＦＦ２が、
太字の実線で示すように、出力変化している場合を示
す。

【００１５】また、図１４に示す符号Ｂ”が付された箇
所では、本来、フリップフロップ１２１ｆからの出力信
号ＤＦＦ６が「ＬＯＷ」レベルになるはずであるが、フ
リップフロップ１２１ｆへのデータ入力が、例えば半導
体装置の製造上の問題により、フリップフリップ１２１
ｆにおけるＳＤＩＮ入力側の抵抗値が異常に高くなるこ
と、若しくは、フリップフロップ１２１ｆに関わる信号
ラインのクロストーク、半導体装置の製造上のタイミン
グバラツキ等の原因によって遅くなることから、出力信
号ＤＦＦ６が「ＨＩＧＨ」レベルとなっている。

【００１６】符号Ａ及びＢにて示されるフリップフロッ
プからの出力信号の不具合が生じた場合、緩衝バッファ
１５０への書込み用のクロック信号ＷＲＣＫの生成にお
いては、回路の構成にも依存するものの、本来のタイミ
ングで出力されず、データを緩衝バッファ１５０でサン
プリングする際にタイミングエラーが生じて正常なサン
プリングができなかったり、ＷＲＣＫが出力されずデー
タが抜けたり、ＷＲＣＫが１サイクルに複数回発生し、
データを余分に取り込んでしまったりする等の問題が起
こる。この場合、同期タイミング信号及びクロック信号
ＷＲＣＫは、図１４に示す符号Ｃ”及びＤ”が付された
箇所で不具合を生じる。これにより、シリアルデータの
パケットデータの受信抜け、受信データのエラー等が生
じ、正常な受信ができないことになる。

【００１７】

【発明が解決しようとする課題】一般的に、ビット同期
回路の信頼性を低下させる問題としては、ビット同期回
路内にある入力データエッジ検出部で用いられるフリッ
プフロップの製造上の問題等よる特性のバラツキやフリ
ップフロップの故障に関する問題に加え、前述したよう
なメタスタビリティの問題が知られている。メタスタビ
リティは回路の誤動作を生じるため、回路の信頼性を向
上させるには、それが生じる確率を低下させること、若
しくは、メタスタビリティに対しても誤動作を起こらな
いビット同期回路を供給することが必要である。

【００１８】また、ビット同期回路が半導体装置に内蔵
された場合、装置の良否を判定するテスト方法として
は、通常、ＬＳＩテスタを用いて、装置に対してあるタ
イミングに同期した入力を加え、実際の出力とその期待
値を測定・比較し、期待値と同様の出力値が得られれ
ば、その装置を良品とし、期待値と異なれば、不良品と
判定する方法が用いられる。しかし、高速に且つシリア
ルデータに対して非同期に動作するビット同期回路で
は、ＬＳＩテスタ上で、システムクロックに対して非同
期の入力パターンをいくつも用意する必要があり、ま
た、その非同期の入力パターンを、受信データの期待値
でテストする際には、良品である場合にも、受信データ
の期待値が非同期の入力により期待値のサイクルがずれ
ることがある。更に、そのずれ方は、半導体装置の製造
のバラツキにより個々に異なる場合も想定されるため、
製品の良否を正確に選別可能なテストプログラムを作成
するには、プログラムのデバッグ（バグ等の障害を取り
除く作業）に相当の時間を要するという問題がある。従
来、この問題に対処し得る技術が求められている。

【００１９】なお、従来、ビット同期回路として、次の
ようなものが知られている。例えば、特公−第２５９５
８８７号には、完全デジタルで構成され、カウンタを用
いず高速化対応可能なビット同期回路が開示されてい
る。一般的なクロック多層化回路やＤフリップフロップ
を用いる点は、本発明と類似しているが、エッジ検出部
は１つしかもたないため、ビット同期回路内のフリップ
フロップがメタステーブル状態になった場合には、動作
上の不具合を起こす可能性があり、信頼性に欠けるとい
う問題がある。

【００２０】また、特開平９−３６８４９号公報には、
入力信号をサンプリングしｎ系列の信号とするデータサ
ンプル部と、サンプリングされたｎ系列信号の中から受
信バースト信号に同期した信号を選択する選択出力部と
を備え、データサンプル部からの信号の立上り及び立下
り検出を行い、入力データのデューティの変動に対し
て、最適なサンプリングを行うことができるビット同期
回路及びビット同期方式が開示されている。しかしなが
ら、このビット同期方式では、データ変化点の両エッジ
が用いられるため、サンプリング手段が高速に追従しな
いという問題がある。また、エッジ検出に対しては１つ
の回路しか使用されないため、ビット同期回路内のフリ
ップフロップがメタステーブル状態になった場合には、
動作上の不具合を起こす可能性があり、信頼性に欠ける
という問題がある。

【００２１】更に、特開平１０−２４７９０３号公報に
は、受信データ速度を上回る高速クロックを使用せず
に、受信データが散発的に発生しかつ入力タイミングが
不定な高速バースト信号に対応し、かつ、位相変動に良
好な追従性をもつビット同期回路が開示されている。位
相比較回路が１つしか使用されないため、信頼性に欠け
るという問題がある。

【００２２】本発明は、上記技術的課題に鑑みてなされ
たもので、高速な通信速度に対応可能で信頼性の高い、
かつ、テストが容易であるビット同期回路を提供するこ
とを目的とする。

【００２３】

【課題を解決するための手段】本願の請求項１に係る発
明は、ビットデータ伝送に際し、シリアルデータをクロ
ック信号によって同期化するビット同期回路において、
所定の基準クロックから、位相の異なる複数のクロック
信号を生成する位相比較クロック生成手段と、上記位相
比較クロック生成手段により生成されたクロック信号が
所定数おきに取り出されてなるグループ毎に設定され、
それぞれ、シリアルデータからエッジ位置を検出し、該
エッジ位置をあらわすエッジ信号を生成する複数のエッ
ジ検出手段と、上記各エッジ検出手段により生成された
エッジ信号を基づき、同期タイミング信号を生成するク
ロック判定手段と、上記クロック判定手段により生成さ
れた同期タイミング信号に基づき、上記位相の異なる複
数のクロック信号の中から、シリアルデータを同期化す
るクロック信号に適した書込み用クロック信号を選択す
るクロック選択手段とを有していることを特徴としたも
のである。

【００２４】また、本願の請求項２に係る発明は、上記
請求項１に係る発明において、上記クロック選択手段
が、上記エッジ検出手段により生成されたエッジ信号の
いずれかが異常をあらわす場合に、異常なエッジ信号に
ついて上記クロック判定手段により生成された同期タイ
ミング信号を使用せずに、上記書込み用クロック信号を
選択することを特徴としたものである。

【００２５】更に、本願の請求項３に係る発明は、上記
請求項１又は２に係る発明において、上記クロック判定
手段が、上記エッジ検出手段の１つにつき上記エッジ信
号が複数生成される場合には、そのサイクルでの同期タ
イミング信号を上記クロック選択手段に対して出力しな
いことを特徴としたものである。

【００２６】また、更に、本願の請求項４に係る発明
は、上記請求項１〜３に係る発明のいずれか一におい
て、上記クロック判定手段により生成される同期タイミ
ング信号が時間的に連続する場合には、連続している同
期タイミング信号のうち、エッジ検出位置の時間的に遅
い同期タイミング信号を用いて、上記書込み用クロック
信号を選択することを特徴としたものである。

【００２７】また、更に、本願の請求項５に係る発明
は、上記請求項１〜４に係る発明のいずれか一におい
て、上記クロック判定手段が、上記各エッジ検出手段に
より生成されるエッジ信号について異常がある場合に、
ビット同期回路がエラー状態にあることを示すステータ
ス信号を出力することを特徴としたものである。

【００２８】また、更に、本願の請求項６に係る発明
は、上記請求項５に係る発明において、上記クロック選
択手段が、上記ビット同期回路がエラー状態にあること
を示すステータス信号が出力された場合に、前サイクル
と同じタイミングでの上記書込み用クロック信号を選択
することを特徴としたものである。

【００２９】また、更に、本願の請求項７に係る発明
は、上記請求項１〜６に係る発明のいずれか一におい
て、上記エッジ検出手段に含まれる各構成が、位相の異
なるクロック信号及びシリアルデータ入力信号の入力端
子に対して対称となるように配置されていることを特徴
としたものである。

【００３０】また、更に、本願の請求項８に係る発明
は、上記請求項１〜７のいずれか一に記載のビット同期
回路が内蔵された半導体装置であり、上記各エッジ検出
手段により生成されるエッジ信号について異常がある場
合に、上記クロック判定手段により出力されるビット同
期回路がエラー状態にあることを示すステータス信号を
用いて、上記ビット同期回路の不良テストが実行可能で
あることを特徴としたものである。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態に係るビッ
ト同期回路を含むシリアル送受信装置のブロック図であ
る。このシリアル送受信装置１は、各種コンピュータ，
通信制御装置，端末等の機器に組み込まれ、通信回線経
由で他の機器と相互接続するためのＯＳＩ（Open Syste
m Interconnection）参照モデルを構成するプロトコル
層の１つである物理層をなすもので、他の機器との物理
的な接続を活性化・維持・非活性化し、ビットデータ伝
送のための機械的，電気的な制御を行う。

【００３２】データ受信時、シリアルデータ「Ｄａｔａ
＋」及び「Ｄａｔａ−」が、外部からアナログＩ／Ｆ部
９に含まれるレシーバ２経由でビット同期回路１０へ入
力されると、ビット同期回路１０では、内部クロック発
生器７及び外部発振子８により生成された基準クロック
に対して、レシーバ２からの１，０出力に基づき、その
データをサンプリングするためのサンプリングクロック
（同期タイミング信号ともいう）が生成され、データが
サンプリングされて、シリアルデータとして受信回路３
へ出力される。受信回路３では、通信で使用されている
コーディングに従って、データのデコード処理が実行さ
れ、インターフェイス部４では、データをパラレルデー
タ「ＤＡＴＡ」として機器内部に出力する動作が行われ
る。

【００３３】他方、データ送信時には、機器内部から供
給されるパラレルデータがインターフェイス部４におい
てシリアルデータに変換され、送信回路５によりコード
処理が実行され、アナログＩ／Ｆ部９に含まれるドライ
バ６経由で、シリアルデータとして外部に出力される。

【００３４】図２に、ビット同期回路１０の構成を示
す。このビット同期回路１０は、位相比較クロック生成
回路２０と、第１及び第２の入力データエッジ検出部３
０及び４０と、クロック判定部５０と、クロック選択部
６０と、緩衝バッファ７０とを有しており、内部クロッ
ク発生器７及び外部発振子８（図１参照）により生成さ
れた基準クロックＲＥＦＣＬＫを用いて、データ入力信
号ＳＤＩＮから同期タイミング信号をサンプリングし
て、この同期タイミング信号に基づき同期化されたシリ
アルデータを出力する。ビット同期回路１０の基本的な
構成及びその動作は、従来技術として図１０を参照して
説明した場合と同様であるが、本願発明では、データ入
力信号ＳＤＩＮからの同期タイミング信号のサンプリン
グに際しその信号のエッジ位置を検出する手段として、
複数個（この実施の形態では２つ）の入力データエッジ
検出部３０及び４０が設けられ、それらがより高速で信
頼性の高いビット同期回路を提供するように動作する。

【００３５】ビット同期回路１０では、まず、位相比較
クロック生成回路２０において、基準クロック信号ＲＥ
ＦＣＬＫから、通信速度に対応した周波数のビット動作
クロック信号が生成され、更に、そのビット動作クロッ
ク信号に基づき位相の異なる計８つのクロック信号ＣＬ
Ｋ１〜ＣＬＫ８が生成される。ここでは、基準クロック
信号ＲＥＦＣＬＫ，ビット動作クロック信号ＢＴＣＬ
Ｋ、及び、ビット動作クロック信号に基づき生成される
クロック信号ＣＬＫ１〜ＣＬＫ８のタイミングチャート
が、従来技術の説明において例示したものと同様であ
り、ＣＬＫ１〜ＣＬＫ８は、それぞれ、隣接するクロッ
ク信号に対して１／８サイクルずつずれた位相を有して
いる（図１１参照）。

【００３６】従来技術と同様に、これらクロック信号Ｃ
ＬＫ１〜ＣＬＫ８は、それぞれ、別個のライン経由で、
位相比較クロック生成回路２０から出力されるが、この
実施の形態では、第１及び第２の入力データエッジ検出
部３０及び４０が設けられることに伴い、クロック信号
ＣＬＫ１〜ＣＬＫ８が、各エッジ検出部３０及び４０に
対応する２つのグループに分けられて出力される。より
詳しくは、ＣＬＫ１からＣＬＫ８の順に１／８サイクル
ずつずれた位相を有するクロック信号が１つおきに取り
上げられることにより各グループが構成されており、奇
数のクロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬ
Ｋ７が、第１入力データエッジ検出部３０へ入力され、
他方、偶数のクロック信号ＣＬＫ２，ＣＬＫ４，ＣＬＫ
６，ＣＬＫ８が、第２入力データエッジ検出部４０へ入
力される。

【００３７】図３に、第１及び第２の入力データエッジ
検出部３０及び４０の構成を示す。まず、第１入力デー
タエッジ検出部３０は、クロック信号ＣＬＫ１，ＣＬＫ
３，ＣＬＫ５，ＣＬＫ７にそれぞれ対応する４つのフリ
ップフロップ３１ａ，３１ｂ，３１ｃ，３１ｄと、４つ
のＥＸＯＲゲート３２ａ，３２ｂ，３２ｃ，３２ｄとを
有している。各フリップフロップ３１ａ〜３１ｃには、
それに対応するクロック信号とともにデータ入力信号Ｓ
ＤＩＮが入力され、各フリップフロップ３１ａ〜３１ｄ
からの出力信号ＤＦＦ１，ＤＦＦ３，ＤＦＦ５，ＤＦＦ
７は、それぞれ、異なる２つのＥＸＯＲゲートに入力さ
れる。すなわち、フリップフロップ３１ａからの出力信
号ＤＦＦ１は、ＥＸＯＲゲート３２ａ及び３２ｄに、ま
た、フリップフロップ３１ｂからの出力信号ＤＦＦ３
は、ＥＸＯＲゲート３２ａ及び３２ｂに、更に、フリッ
プフロップ３１ｃからの出力信号ＤＦＦ５は、ＥＸＯＲ
ゲート３２ｂ及び３２ｃに、また、更に、フリップフロ
ップ３１ｄからの出力信号ＤＦＦ７は、ＥＸＯＲゲート
３２ｃ及び３２ｄに入力される。この第１入力データエ
ッジ検出部３０では、ＥＸＯＲゲート３２ａ，３２ｂ，
３２ｃ，３２ｄのいずれか１つから、エッジ位置をあら
わすエッジ信号ＥＤＧＥ１３，ＥＤＧＥ３５，ＥＤＧＥ
５７，ＥＤＧＥ７９が出力される。

【００３８】また、一方、第２の入力データエッジ検出
部４０は、クロック信号ＣＬＫ２，ＣＬＫ４，ＣＬＫ
６，ＣＬＫ８にそれぞれ対応する４つのフリップフロッ
プ４１ａ，４１ｂ，４１ｃ，４１ｄと、４つのＥＸＯＲ
ゲート４２ａ，４２ｂ，４２ｃ，４２ｄとを有してい
る。各フリップフロップ４１ａ〜４１ｃには、第１入力
データエッジ検出部３０と同様に、それに対応するクロ
ック信号とともにデータ入力信号ＳＤＩＮが入力され、
各フリップフロップ４１ａ〜４１ｄからの出力信号ＤＦ
Ｆ２，ＤＦＦ４，ＤＦＦ６，ＤＦＦ８は、それぞれ、異
なる２つのＥＸＯＲゲートに入力される。すなわち、フ
リップフロップ４１ａからの出力信号ＤＦＦ２は、ＥＸ
ＯＲゲート４２ａ及び４２ｄに、また、フリップフロッ
プ４１ｂからの出力信号ＤＦＦ４は、ＥＸＯＲゲート４
２ａ及び４２ｂに、更に、フリップフロップ４１ｃから
の出力信号ＤＦＦ６は、ＥＸＯＲゲート４２ｂ及び４２
ｃに、また、更に、フリップフロップ４１ｄからの出力
信号ＤＦＦ８は、ＥＸＯＲゲート４２ｃ及び４２ｄに入
力される。この第２入力データエッジ検出部４０では、
ＥＸＯＲゲート４２ａ，４２ｂ，４２ｃ，４２ｄのいず
れか１つから、エッジ位置をあらわすエッジ信号ＥＤＧ
Ｅ２４，ＥＤＧＥ４６，ＥＤＧＥ６８，ＥＤＧＥ８０が
出力される。

【００３９】クロック判定部５０では、第１及び第２の
入力データエッジ検出部３０及び４０から送られてきた
エッジ信号に基づき、それぞれ、第１及び第２の同期タ
イミング信号が生成されるようになっている。これら第
１及び第２の同期タイミング信号は、クロック選択部６
０へ送られ、クロック選択信号としてクロック選択部６
０により利用される。

【００４０】従来技術について図１２を参照して説明し
た場合と同様の条件のもとでの、ビット同期回路１０の
動作を、図４を参照して説明する。図４は、ビット同期
回路１０における各種信号のタイミングチャートであ
る。このビット同期回路１０では、各同期タイミング信
号及びその信号から生成する緩衝バッファ７０への書込
み用のクロック信号ＷＲＣＫが出力されるに際して、次
の〜に規定されるアルゴリズムで同期タイミング信
号が生成されるとする。

【００４１】 各入力データエッジ検出部３０，４０
から複数のエッジ信号が出力される場合には、そのサイ
クルでの同期タイミング信号を出力しない。 第１及
び第２の同期タイミング信号で時間的に連続する場合に
は、連続している後ろ側の信号によるタイミングで、緩
衝バッファ７０への書込み用クロック信号ＷＲＣＫを出
力する。 第１及び第２の同期タイミング信号が時間
的に連続しない場合には、前サイクルと同じ書込み用ク
ロック信号ＷＲＣＫを出力する。 第１及び第２の同
期タイミング信号のうち一方の信号しか生成されない場
合には、前サイクルと同じ書込み用クロック信号ＷＲＣ
Ｋを出力する。

【００４２】このとき、これら〜のアルゴリズムの
うちの少なくとも及びのアルゴリズムが回路設計で
実現されれば、図４に示す符号Ａ及びＢが付された箇所
に見られるようなエラーがある状態であっても、緩衝バ
ッファ７０への書込み用クロック信号ＷＲＣＫは正常に
出力される。また、及びのアルゴリズムは、ビット
同期回路１０のエラーを検出した場合には、最も安全で
ある前サイクルと同様の位相を有する書込み用のクロッ
ク信号ＷＲＣＫを出力することを規定するものである。

【００４３】このように、ビット同期回路１０では、複
数個の入力データエッジ検出部３０及び４０が装備さ
れ、各エッジ検出部からのエッジ信号に基づき、複数の
同期タイミング信号が生成され、正常な同期タイミング
信号に基づき、書込み用クロック信号ＷＲＣＫが生成さ
れることにより、シリアルデータの正常な受信を維持す
ることが可能となり、信頼性の向上を実現することがで
きる。

【００４４】なお、上記〜に規定されるアルゴリズ
ムについては、この実施の形態において例示的なもので
あり、これに限定されるものではない。また、入力デー
タエッジ検出部の数については、２つに限定されるもの
でなく、例えば、３つの入力データエッジ検出部を用い
て、各エッジ検出部より多数決で書込み用クロック信号
ＷＲＣＫの位相を生成するようにしてもよい。

【００４５】また、図２に示すビット同期回路１０で
は、複数の第１及び第２の入力データエッジ検出部３０
及び４０から出力されるエッジ信号に基づき生成された
複数の同期タイミング信号を用いて、緩衝バッファ７０
に対するデータサンプリング用クロックを生成するとと
もに、入力データエッジ検出部からのエッジ信号を用い
て、エラー状態を示す信号が生成される。エラー状態と
は、例えば、各入力データエッジ検出部で、エッジ信号
が複数存在する場合、２つの入力データエッジ検出部の
同期タイミング信号が連続しない場合、第１及び第２の
同期タイミング信号のうちの一方の信号しかない場合等
の状態をあらわしており、このビット同期回路１０で
は、かかるエラー状態をあらわす信号が、ビット同期回
路１０のエラーステータス信号として、クロック判定部
５０から出力される。

【００４６】図１に示すように、ビット同期回路１０が
シリアル送受信装置１に内蔵された場合、ビット同期回
路１０が非常に高速に動作し、また、完全に非同期に動
作することから、装置１のテストが困難であるという問
題があったが、クロック判定部５０から出力されるエラ
ーステータス信号を使用することにより、全ての非同期
パターンに対して、エラーが出ていない１種類の期待値
のプログラムでテスト可能となり、装置１を容易にテス
トすることが可能となる。

【００４７】また、受信データの期待値を用いて選別す
る場合には、受信が終了するまで不良が検出できない
が、本願特許のように、シリアルデータの受信取り込み
の位置に存在するビット同期回路のエラーステータス信
号を用いて半導体装置をテストする場合には、エラー検
出のタイミングが、受信終了時に判明するという受信デ
ータの期待値を用いる場合に比べて早く、これにより、
不良品を早期に発見できる。

【００４８】続いて、図５に、クロック判定部５０に含
まれる第２入力データエッジ検出部４０に対応する構成
を示す。また、図６には、この構成に関係する各種信号
のタイミングチャートを示す。図６に示す各信号波形に
付された記号は、図５における各入力及び出力信号に対
応している。ビット同期回路１０の全体構成を示す図２
にはあらわれていないが、クロック判定部５０には、第
１及び第２の入力データエッジ検出部３０及び４０から
のエッジ信号とともに、位相比較クロック生成回路２０
からのクロック信号が入力される。クロック判定部５０
は、フリップフロップ５１ａ，５１ｂ，５１ｃ，５１ｄ
と、ＡＮＤゲート５２ａ，５２ｂ，５２ｃ，５２ｄと、
フリップフロップ５３ａ，５３ｂ，５３ｃ，５３ｄと、
ＡＮＤゲート５４ａ，５４ａ，５４ｂ，５４ｃ，５４ｄ
と、ＯＲゲート５５とを有しており、位相比較クロック
生成回路２０からのクロック信号ＣＬＫ２，ＣＬＫ４，
ＣＬＫ６，ＣＬＫ８及び第２入力データエッジ検出部４
０からのエッジ信号ＥＤＧＥ２４，ＥＤＧＥ４６，ＥＤ
ＧＥ６８，ＥＤＧＥ８０を用いて、第２同期タイミング
信号を生成するように構成されている。

【００４９】なお、特に図示しないが、このクロック判
定部５０における第１入力データエッジ検出部３０に対
応する構成は、位相比較クロック生成回路２０からのク
ロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７及
び第１入力データエッジ検出部３０からのエッジ信号Ｅ
ＤＧＥ１３，ＥＤＧＥ３５，ＥＤＧＥ５７，ＥＤＧＥ７
９を用いて、第２入力データエッジ検出部４０に対応す
る構成と同様の動作を行い、第１同期タイミング信号を
生成する。

【００５０】以下、本発明の別の実施の形態について説
明する。なお、以下では、上記実施の形態１における場
合と同じものには同一の符号を付し、それ以上の説明を
省略する。 実施の形態２．図７は、本発明の実施の形態２に係る入
力データエッジ検出部の各構成の配置を示す図である。
通常、前述したようにエッジ信号を検出する際には、フ
リップチップが設計で意図したように動作する必要があ
り、そのためには、フリップチップに対するデータ入力
信号ＳＤＩＮ及びクロック信号ＣＬＫ１〜ＣＬＫ８の入
力に対して、とりわけ正確なタイミングが要求される。
第１及び第２の入力データエッジ検出部３０’，４０’
は、それぞれ、図３に示す入力データエッジ検出部３
０，４０と実質的に等価な回路構成を有する、すなわ
ち、それぞれ、フリップチップ３１ａ〜３１ｄ及びＥＸ
ＯＲゲート３２ａ〜３２ｄ，フリップチップ４１ａ〜４
１ｄ及びＥＸＯＲゲート４２ａ〜４２ｄから構成される
ものであるが、この実施の形態２では、シリアル送受信
装置１内に実装する場合に、これら各構成が、クロック
信号及びデータ入力信号の入力端子に対して左右対称に
配置される。かかる配置構造によれば、クロック信号や
データ入力信号が各構成に対してより同時に近いタイミ
ングで入力され、ほぼ均一のタイミングで各フリップチ
ップを動作させることが可能となる。

【００５１】実施の形態３．図８は、本発明の実施の形
態３に係る入力データエッジ検出部の各構成の配置を示
す図である。上記実施の形態２では、第１及び第２の入
力データエッジ検出部の各構成（特にフリップフロッ
プ）が、クロック信号及びデータ入力信号の入力端子に
対して左右対称に配置されるが、この実施の形態３で
は、更に正確なタイミングでの信号入力を実現するため
に、第１及び第２の入力データエッジ検出部３０”，４
０”の各構成が、クロック信号及びデータ入力信号の入
力端子に対して、上下左右対称に配置される。

【００５２】上記実施の形態２及び３のように、入力デ
ータエッジ検出部の各構成を、各信号の入力端子に対し
て上下又は左右対称に配置することにより、要求される
正確なタイミングでの信号入力を実現し、ビット同期回
路の動作信頼性を向上させることができる。

【００５３】実施の形態４．図９は、本発明の実施の形
態４に係る入力データエッジ検出部の各構成の配置を示
す図である。前述した実施の形態と同様に、複数個（第
１及び第２の）入力データエッジ検出部８０，９０が設
けられるが、この実施の形態４では、各入力データエッ
ジ検出部８０，９０が、それぞれ、８つのフリップチッ
プ８１ａ〜８１ｈ，９１ａ〜９１ｈと８つのＥＸＯＲゲ
ート８２ａ〜８２ｈ，９２ａ〜９２ｈから構成されてい
る。更に、各構成は、データ入力信号ＳＤＩＮ及びクロ
ック信号ＣＬＫ０〜９，Ａ〜Ｆの入力端子に対して、左
右対称に配置されている。

【００５４】なお、かかる第１及び第２の入力データエ
ッジ検出部８０，９０を採用する場合には、特に図示し
ないが、ビット同期回路において、位相が１／１６サイ
クルずつずれたクロック信号ＣＬＫ０〜９，Ａ〜Ｆの出
力が可能な位相比較クロック生成回路を用いる必要があ
る。

【００５５】この実施の形態４では、各入力データエッ
ジ検出部を８つのフリップチップ及びＥＸＯＲゲートで
構成し、より小さな位相差のクロック信号を用いること
により、エッジ信号についての検出分解能を向上させる
ことができる。また、この実施の形態４では、入力デー
タエッジ検出部の各構成が、各信号の入力端子に対して
左右対称に配置されるので、上記実施の形態２及び３に
おける場合と同様に、要求される正確なタイミングでの
信号入力を実現し、ビット同期回路の動作信頼性を向上
させることができる。

【００５６】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。例えば、入力データエッジ検出部
の構成は、４又は８つのフリップフロップ及びＥＸＯＲ
ゲートに限定されるものでなく、例えば１６のフリップ
フロップ及びＥＸＯＲゲートを用いてもよい。

【００５７】

【発明の効果】以上の説明から明らかなように、本願の
請求項１に係る発明によれば、エッジ検出手段を複数設
け、各エッジ検出手段により出力されるエッジ信号に基
づき、エッジ検出手段の動作を確認しつつ、シリアルデ
ータを同期化するクロック信号に適した書込み用クロッ
ク信号を生成するため、ビット同期回路による信頼性の
高い動作を実現することができる。

【００５８】また、本願の請求項２に係る発明によれ
ば、上記クロック選択手段が、上記エッジ検出手段によ
り生成されたエッジ信号のいずれかが異常をあらわす場
合に、異常なエッジ信号について上記クロック判定手段
により生成された同期タイミング信号を使用せずに、上
記書込み用クロック信号を選択するため、ビット同期回
路の信頼性を向上させることができる。

【００５９】更に、本願の請求項３に係る発明によれ
ば、上記クロック判定手段が、上記エッジ検出手段の１
つにつき上記エッジ信号が複数生成される場合には、そ
のサイクルでの同期タイミング信号を上記クロック選択
手段に対して出力しないため、ビット同期回路の信頼性
を向上させることができる。

【００６０】また、更に、本願の請求項４に係る発明に
よれば、上記クロック判定手段により生成される同期タ
イミング信号が時間的に連続する場合には、連続してい
る同期タイミング信号のうち、エッジ検出位置の時間的
に遅い同期タイミング信号を用いて、上記書込み用クロ
ック信号を選択するため、ビット同期回路の信頼性を向
上させることができる。

【００６１】また、更に、本願の請求項５に係る発明に
よれば、上記クロック判定手段が、上記各エッジ検出手
段により生成されるエッジ信号について異常がある場合
に、ビット同期回路がエラー状態にあることを示すステ
ータス信号を出力するため、ビット同期回路の異常を容
易に検出することができる。

【００６２】また、更に、本願の請求項６に係る発明に
よれば、上記クロック選択手段が、上記ビット同期回路
がエラー状態にあることを示すステータス信号が出力さ
れた場合に、前サイクルと同じタイミングでの上記書込
み用クロック信号を選択するため、ビット同期回路によ
る同期化が成功しなかった場合にも、正確にデータをサ
ンプリングできる可能性が高くなり、結果的に、ビット
同期回路の信頼性を向上させることができる。

【００６３】また、更に、本願の請求項７に係る発明に
よれば、上記エッジ検出手段に含まれる各構成が、位相
の異なるクロック信号及びシリアルデータ入力信号の入
力端子に対して対称となるように配置されているため、
ビット同期回路の信頼性を向上させることができる。

【００６４】また、更に、本願の請求項８に係る発明に
よれば、上記各エッジ検出手段により生成されるエッジ
信号について異常がある場合に、受信データからではな
く、上記クロック判定手段により出力されるビット同期
回路がエラー状態にあることを示すステータス信号を用
いることにより、高速でまた非同期に動作するビット同
期回路が内蔵された装置を容易にテストすることができ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係るビット同期回路が
含まれるシリアル送受信装置のブロック図である。

【図２】 上記ビット同期回路を示すブロック図であ
る。

【図３】 上記ビット同期回路に含まれる入力データエ
ッジ検出部の構成を示す図である。

【図４】 上記ビット同期回路における各種信号のタイ
ミングチャートである。

【図５】 上記ビット同期回路に含まれるクロック判定
部の構成を示す図である。

【図６】 上記クロック選択部に関係する各種信号のタ
イミングチャートである。

【図７】 本発明の実施の形態２に係る入力データエッ
ジ検出部の各構成の配置を示す図である。

【図８】 本発明の実施の形態３に係る入力データエッ
ジ検出部の各構成の配置を示す図である。

【図９】 本発明の実施の形態４に係る入力データエッ
ジ検出部の各構成の配置を示す図である。

【図１０】 従来のビット同期回路を示すブロック図で
ある。

【図１１】 従来のビット同期回路に含まれる位相比較
クロック生成回路に関係する各種信号のタイミングチャ
ートである。

【図１２】 従来のビット同期回路内に含まれる入力デ
ータエッジ検出部の構成を示す図である。

【図１３】 従来のビット同期回路に関係する各種信号
の正常なタイミングチャートである。

【図１４】 従来のビット同期回路に関係する各種信号
の問題のあるタイミングチャートである。

【符号の説明】

１…シリアル送受信装置 １０…ビット同期回路 ２０…位相比較クロック生成回路 ３０…第１入力データエッジ検出部 ４０…第２入力データエッジ検出部 ５０…クロック判定部 ６０…クロック選択部 ７０…緩衝バッファ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ビットデータ伝送に際し、シリアルデー
   タをクロック信号によって同期化するビット同期回路に
   おいて、 所定の基準クロックから、位相の異なる複数のクロック
   信号を生成する位相比較クロック生成手段と、 上記位相比較クロック生成手段により生成されたクロッ
   ク信号が所定数おきに取り出されてなるグループ毎に設
   定され、それぞれ、シリアルデータからエッジ位置を検
   出し、該エッジ位置をあらわすエッジ信号を生成する複
   数のエッジ検出手段と、 上記各エッジ検出手段により生成されたエッジ信号を基
   づき、同期タイミング信号を生成するクロック判定手段
   と、 上記クロック判定手段により生成された同期タイミング
   信号に基づき、上記位相の異なる複数のクロック信号の
   中から、シリアルデータを同期化するクロック信号に適
   した書込み用クロック信号を選択するクロック選択手段
   とを有していることを特徴とするビット同期回路。
2. 【請求項２】 上記クロック選択手段が、上記エッジ検
   出手段により生成されたエッジ信号のいずれかが異常を
   あらわす場合に、異常なエッジ信号について上記クロッ
   ク判定手段により生成された同期タイミング信号を使用
   せずに、上記書込み用クロック信号を選択することを特
   徴とする請求項１記載のビット同期回路。
3. 【請求項３】 上記クロック判定手段が、上記エッジ検
   出手段の１つにつき上記エッジ信号が複数生成される場
   合には、そのサイクルでの同期タイミング信号を上記ク
   ロック選択手段に対して出力しないことを特徴とする請
   求項１又は２記載のビット同期回路。
4. 【請求項４】 上記クロック判定手段により生成される
   同期タイミング信号が時間的に連続する場合には、連続
   している同期タイミング信号のうち、エッジ検出位置の
   時間的に遅い同期タイミング信号を用いて、上記書込み
   用クロック信号を選択することを特徴とする請求項１〜
   ３のいずれか一に記載のビット同期回路。
5. 【請求項５】 上記クロック判定手段が、上記各エッジ
   検出手段により生成されるエッジ信号について異常があ
   る場合に、ビット同期回路がエラー状態にあることを示
   すステータス信号を出力することを特徴とする請求項１
   〜４のいずれか一に記載のビット同期回路。
6. 【請求項６】 上記クロック選択手段が、上記ビット同
   期回路がエラー状態にあることを示すステータス信号が
   出力された場合に、前サイクルと同じタイミングでの上
   記書込み用クロック信号を選択することを特徴とする請
   求項５記載のビット同期回路。
7. 【請求項７】 上記エッジ検出手段に含まれる各構成
   が、位相の異なるクロック信号及びシリアルデータ入力
   信号の入力端子に対して対称となるように配置されてい
   ることを特徴とする請求項１〜６のいずれか一に記載の
   ビット同期回路。
8. 【請求項８】 上記請求項１〜７のいずれか一に記載の
   ビット同期回路が内蔵された半導体装置であって、 上記各エッジ検出手段により生成されるエッジ信号につ
   いて異常がある場合に、上記クロック判定手段により出
   力されるビット同期回路がエラー状態にあることを示す
   ステータス信号を用いて、上記ビット同期回路の不良テ
   ストが実行可能であることを特徴とする半導体装置。