JP6488699B2 - 試験回路および試験回路の制御方法 - Google Patents

Description

本発明は、半導体装置の試験回路および試験回路の制御方法に関する。

半導体装置のパッケージ技術の１つであるＳｉＰ（System in Package）では、複数の半導体チップは、単一のパッケージに格納される。ＳｉＰ内に積層される複数の半導体チップのＩ／Ｏ（Input/Output）端子は、マイクロバンプ等のバンプにより互いに接合される。複数の半導体チップが積層された半導体装置では、マイクロバンプの製造不良等により、Ｉ／Ｏ端子およびマイクロバンプ等を含む信号経路に故障が発生する可能性がある。例えば、Ｉ／Ｏ端子およびマイクロバンプ等を含む信号経路が開放状態になる故障、互いに隣接する配線が短絡する故障等が発生する。積層された半導体チップの信号経路の故障を検出するために、２つの半導体チップをバンプを介して互いに接続した後に、半導体チップ間の接続状態を試験する方法が提案されている（例えば、特許文献１参照）。

なお、マイクロバンプでの接合不良による歩留まり（半導体チップの良品率）の低下は、ＳｉＰのコストを増加させる要因の１つになる。ＳｉＰのコストの増加を抑制するために、複数の半導体チップが積層される半導体装置では、故障箇所を迂回して不良を救済する技術が提案されている（例えば、特許文献２、３、４参照）。

半導体チップ間の信号経路の故障箇所の検出は、検査対象の各端子に対応して設けられるスキャンフリップフロップ等を用いて実行される。スキャンフリップフロップは、スキャンテストに対応したフリップフロップ回路であり、テスト用のクロック（以下、テストクロックとも称する）に同期して動作する。半導体装置に内蔵された試験回路は、テストクロックに同期して動作し、互いに接続された半導体チップの一方のスキャンフリップフロップにスキャンチャーン等を通じてテストデータを設定する。

そして、試験回路は、互いに接続された半導体チップの一方のスキャンフリップフロップから他方のスキャンフリップフロップにテストデータを転送する。これにより、他方の半導体チップのスキャンフリップフロップにテストデータが保持される。そして、試験回路は、他方の半導体チップのスキャンフリップフロップに保持されたテストデータをスキャンチャーン等を通じて取得し、取得したデータに基づいて、半導体チップ間の信号経路の故障箇所を検出する。

また、フリップフロップ回路を冗長化し、フリップフロップ回路の誤動作の影響を低減したデータ保持回路が提案されている（例えば、特許文献５参照）。この種のデータ保持回路は、例えば、入力データを３個のフリップフロップ回路に保持し、３個のフリップフロップ回路の出力データのうち、過半数以上を占める論理値に応じたデータを出力する。また、ＳＯＩ（Silicon On Insulator）技術を用いて製造される半導体集積回路では、試験回路を冗長化した構成が提案されている（例えば、特許文献６参照）。

特開２００４−３１７３５２号公報 特開２０１１−８１８８７号公報 特開２０１３−１０５９９６号公報 特開２００３−３０９１８３号公報 特開２００２−１８５３０９号公報 特開昭６２−１６９３５５号公報

互いに接続された半導体チップ間の信号経路のうち、テストクロックの信号経路（以下、クロック経路とも称する）に故障が発生する場合がある。この場合、スキャンフリップフロップ等を駆動できないため、半導体チップ間の信号経路の故障箇所を検出する試験を実行することは困難である。すなわち、互いに接続された半導体チップ間の信号経路のうち、クロック経路に故障が発生した場合、故障箇所を迂回して不良を救済することができない。この結果、半導体装置の歩留まりは低下し、半導体装置の製造コストは増加する。

１つの側面では、本件開示の試験回路および試験回路の制御方法は、半導体装置の歩留まりを向上することを目的とする。

一観点によれば、複数の半導体チップを含む半導体装置に設けられ、半導体装置を試験する試験回路は、複数の半導体チップのうちの第１の半導体チップに設けられ、半導体装置を試験する際に使用される試験クロックを受ける試験クロック端子と、第１の半導体チップと複数の半導体チップのうちの第２の半導体チップとの間に配置され、試験クロック端子で受けた試験クロックを第１の半導体チップから第２の半導体チップに伝達する複数の第１のクロック経路と、第２の半導体チップに設けられ、第２の半導体チップに転送される試験クロックを用いて第２の半導体チップを試験する試験部と、第２の半導体チップに設けられ、複数の第１のクロック経路を介してそれぞれ受ける試験クロックを検出する第１のクロック検出部と、第２の半導体チップに設けられ、複数の第１のクロック経路のうち、第１のクロック検出部が検出した試験クロックを伝達する第１のクロック経路を第１の試験クロック経路として選択し、第２の半導体チップが試験される際に、第１の試験クロック経路を介して伝達される試験クロックを試験部に供給する第１のクロック経路選択部とを有し、第１のクロック検出部は、複数の第１のクロック経路を介してそれぞれ受ける試験クロックのうち、クロック数が所定数に最初に達した試験クロックを検出し、検出した試験クロックを伝達した第１のクロック経路を示す第１のクロック選択信号を生成し、第１のクロック経路選択部は、複数の第１のクロック経路のうち、第１のクロック選択信号が示す第１のクロック経路を第１の試験クロック経路として選択する。

別の観点によれば、半導体装置に含まれる複数の半導体チップのうちの第１の半導体チップに設けられ、半導体装置を試験する際に使用される試験クロックを受ける試験クロック端子と、第１の半導体チップと複数の半導体チップのうちの第２の半導体チップとの間に配置され、試験クロック端子で受けた試験クロックを第１の半導体チップから第２の半導体チップに伝達する複数の第１のクロック経路と、第２の半導体チップに設けられ、第２の半導体チップに転送される試験クロックを用いて第２の半導体チップを試験する試験部と、第２の半導体チップに設けられ、複数の第１のクロック経路を介してそれぞれ受ける試験クロックを検出する第１のクロック検出部と、第２の半導体チップに設けられ、複数の第１のクロック経路のうち、第１のクロック検出部が検出した試験クロックを伝達する第１のクロック経路を第１の試験クロック経路として選択し、第２の半導体チップが試験される際に、第１の試験クロック経路を介して伝達される試験クロックを試験部に供給する第１のクロック経路選択部とを有し、第１のクロック検出部は、複数の第１のクロック経路を介してそれぞれ受ける試験クロックのうち、クロック数が所定数に最初に達した試験クロックを検出し、検出した試験クロックを伝達した第１のクロック経路を示す第１のクロック選択信号を生成し、第１のクロック経路選択部は、複数の第１のクロック経路のうち、第１のクロック選択信号が示す第１のクロック経路を第１の試験クロック経路として選択する試験回路の制御方法では、半導体装置を試験するテスト装置が、試験クロックを試験クロック端子に供給し、第１のクロック経路選択部が複数の第１のクロック経路から第１の試験クロック経路を選択した後に、テスト装置が、半導体装置を試験するデータを半導体装置の試験データ入力端子に供給する。

本件開示の本件開示の試験回路および試験回路の制御方法は、半導体装置の歩留まりを向上できる。

試験回路および試験回路の制御方法の一実施形態を示す図である。 試験回路および試験回路の制御方法の別の実施形態を示す図である。 図２に示したクロック検出部およびクロック経路選択部の一例を示す図である。 図２に示した転送先切り替え部の一例を示す図である。 図２に示した転送データ切り替え部の一例を示す図である。 図２に示した多数決選択部の一例を示す図である。 図２に示した試験回路の制御方法の一例を示す図である。 試験回路および試験回路の制御方法の別の実施形態を示す図である。 図８に示したリセット選択部の一例を示す図である。 図８に示した試験回路のリセット状態の一例を示す図である。 図８に示した試験回路の制御方法の一例を示す図である。 試験回路および試験回路の制御方法の別の実施形態を示す図である。 図１２に示したデータ選択信号生成部およびデータ経路選択部の一例を示す図である。 図１２に示した試験回路の制御方法の一例を示す図である。 試験回路および試験回路の制御方法の別の実施形態を示す図である。 図１５に示した試験回路の制御方法の一例を示す図である。 試験回路および試験回路の制御方法の別の実施形態を示す図である。 図１７に示した転送先切り替え部の一例を示す図である。

以下、実施形態について、図面を用いて説明する。図に示す破線の矢印は、信号の流れを示す。

図１は、試験回路および試験回路の制御方法の一実施形態を示す。試験回路１０は、複数の半導体チップ１００、２００を含む半導体装置ＳＥＭ０を試験する。半導体装置ＳＥＭ０は、複数の半導体チップ１００、２００が単一のパッケージに格納されるＳｉＰ（System in Package）の形態を有する。例えば、複数の半導体チップ１００、２００は、ＳｉＰ内に積層して配置される。複数の半導体チップ１００、２００のＩ／Ｏ（Input/Output）端子は、マイクロバンプ等のバンプにより互いに接合される。

半導体装置ＳＥＭ０は、複数の半導体チップ１００、２００にまたがって配置された試験回路１０を有する。試験回路１０は、端子ＴＣ１、ＴＣ１０、ＴＣ１１、ＴＣ２０、ＴＣ２１と、クロック検出部２０と、クロック経路選択部３０と、試験部４０とを有する。

端子ＴＣ１は、半導体装置ＳＥＭ０を試験する際に使用される試験クロックＣＫ１０（例えば、半導体チップ２００の試験部４０で使用する試験クロックＣＫ１０）を、半導体装置ＳＥＭ０の外部から受ける試験クロック端子である。以下、試験クロック端子は、テストクロック端子とも称される。

テストクロック端子ＴＣ１は、半導体装置ＳＥＭ０の外部端子に対応する。例えば、テストクロック端子ＴＣ１は、半導体チップ１００の表面（半導体チップ１００の機能を実現する論理回路が形成される面）に配置される。端子ＴＣ１０、ＴＣ１１は、半導体チップ１００の裏面に配置される。テストクロック端子ＴＣ１で受ける試験クロックＣＫ１０は、半導体チップ１００の基板を貫通する貫通電極等を介して端子ＴＣ１０、ＴＣ１１に伝達される。端子ＴＣ２０、ＴＣ２１は、半導体チップ２００の表面に配置され、端子ＴＣ１０、ＴＣ１１とバンプ等を介してそれぞれ接続される。

端子ＴＣ１０、ＴＣ２０間の信号経路ＰＴｃ１および端子ＴＣ１１、ＴＣ２１間の信号経路ＰＴｃ２は、テストクロック端子ＴＣ１で受ける試験クロックＣＫ１０が伝達されるテストクロック用の信号経路である。以下、テストクロック用の信号経路（信号経路ＰＴｃ１等）は、クロック経路とも称される。

クロック経路ＰＴｃ１、ＰＴｃ２は、半導体チップ１００と半導体チップ２００との間に配置され、テストクロック端子ＴＣ１で受けた試験クロックＣＫ１０を半導体チップ１００から半導体チップ２００に伝達する。このように、試験回路１０は、テストクロック端子ＴＣ１で受ける試験クロックＣＫ１０を冗長に転送する複数のクロック経路ＰＴｃ１、ＰＴｃ２を有する。

クロック検出部２０は、半導体チップ２００に設けられ、複数のクロック経路ＰＴｃ１、ＰＴｃ２を介してそれぞれ受ける試験クロックＣＫ１０を検出する。例えば、クロック検出部２０は、複数のクロック経路ＰＴｃ１、ＰＴｃ２を介してそれぞれ受ける試験クロックＣＫ１０のうち、クロック数が所定数に最初に達した試験クロックＣＫ１０を検出する。

クロック検出部２０は、複数のクロック経路ＰＴｃ１、ＰＴｃ２を介して半導体チップ１００に接続される。クロック検出部２０は、半導体装置ＳＥＭ０が受ける試験クロックＣＫ１０を半導体チップ１００および複数のクロック経路ＰＴｃ１、ＰＴｃ２を介して受け、クロック選択信号ＣＳをクロック経路選択部３０に出力する。

例えば、半導体装置ＳＥＭ０を試験するテスト装置は、試験クロックＣＫ１０をテストクロック端子ＴＣ１に供給する。これにより、試験クロックＣＫ１０は、テストクロック端子ＴＣ１から複数のクロック経路ＰＴｃ１、ＰＴｃ２を介してクロック検出部２０に転送される。そして、クロック検出部２０は、クロック経路ＰＴｃ１、ＰＴｃ２を介して受けるそれぞれの試験クロックＣＫ１０のクロック数を計数し、計数したクロック数に基づいてクロック選択信号ＣＳを生成する。

例えば、複数のクロック経路ＰＴｃ１、ＰＴｃ２のうち、クロック経路ＰＴｃ２が開放状態になる故障（例えば、マイクロバンプでの開放）が発生した場合、端子ＴＣ１１に転送された試験クロックＣＫ１０は、端子ＴＣ２１に転送されない。したがって、端子ＴＣ２１からクロック検出部２０に伝達される信号のクロック数は、所定数に達しない。なお、端子ＴＣ１０に転送された試験クロックＣＫ１０は、クロック経路ＰＴｃ１および端子ＴＣ２０を介してクロック検出部２０に転送される。

したがって、テスト装置が試験クロックＣＫ１０をテストクロック端子ＴＣ１に供給し続けることにより、端子ＴＣ２０からクロック検出部２０に伝達される試験クロックＣＫ１０のクロック数は、所定数に達する。そして、クロック検出部２０は、クロック経路ＰＴｃ１を介して受けた試験クロックＣＫ１０のクロック数が所定数に達した場合に、クロック経路ＰＴｃ１を示すクロック選択信号ＣＳを生成する。

同様に、複数のクロック経路ＰＴｃ１、ＰＴｃ２のうち、クロック経路ＰＴｃ１が開放状態になる故障（例えば、マイクロバンプでの開放）が発生した場合、端子ＴＣ１０に転送された試験クロックＣＫ１０は、端子ＴＣ２０に転送されない。したがって、クロック検出部２０は、クロック経路ＰＴｃ２を介して受けた試験クロックＣＫ１０のクロック数が所定数に達した場合に、クロック経路ＰＴｃ２を示すクロック選択信号ＣＳを生成する。

なお、複数のクロック経路ＰＴｃ１、ＰＴｃ２のいずれにも故障が発生していない場合、端子ＴＣ１０、ＴＣ１１にそれぞれ転送された試験クロックＣＫ１０は、端子ＴＣ２０、端子ＴＣ２１にそれぞれ転送される。この場合、クロック検出部２０は、クロック経路ＰＴｃ１、ＰＴｃ２のいずれか一方を示すクロック選択信号ＣＳを生成する。例えば、クロック検出部２０は、クロック経路ＰＴｃ１、ＰＴｃ２をそれぞれ介して受けた試験クロックＣＫ１０のうち、クロック数が所定数に先に達した試験クロックＣＫ１０を伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳを生成する。以下、クロック数が所定数に達した試験クロックＣＫ１０を伝達したクロック経路ＰＴｃは、所定数のクロックを伝達したクロック経路ＰＴｃとも称される。

このように、クロック検出部２０は、複数のクロック経路ＰＴｃ１、ＰＴｃ２のいずれかを介して受けた試験クロックＣＫ１０のクロック数が所定数に達した場合、所定数のクロックを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳを生成する。すなわち、クロック検出部２０は、所定数のクロックを伝達したクロック経路ＰＴｃを正常なクロック経路ＰＴｃと判定する。

なお、試験クロックＣＫ１０の検出は、試験クロックＣＫ１０のクロック数が所定数に達したかを検出する方法以外の方法で実現されてもよい。例えば、クロック検出部２０は、クロック経路ＰＴｃ１を介して受けた試験クロックＣＫ１０を試験クロックＣＫ１０の周期の４分の１程度遅延させ、遅延クロックを生成する。そして、クロック検出部２０は、遅延クロックの立ち上がり時の試験クロックＣＫ１０のレベルが高論理レベルの場合、正常な試験クロックＣＫ１０をクロック経路ＰＴｃ１を介して受けたと判定してもよい。同様に、クロック検出部２０は、クロック経路ＰＴｃ２を介して受けた試験クロックＣＫ１０を試験クロックＣＫ１０の周期の４分の１程度遅延させ、遅延クロックを生成する。そして、クロック検出部２０は、遅延クロックの立ち上がり時の試験クロックＣＫ１０のレベルが高論理レベルの場合、正常な試験クロックＣＫ１０をクロック経路ＰＴｃ２を介して受けたと判定してもよい。

クロック経路選択部３０は、クロック検出部２０を含む半導体チップ２００に設けられ、複数のクロック経路ＰＴｃ１、ＰＴｃ２に接続される。そして、クロック経路選択部３０は、複数のクロック経路ＰＴｃ１、ＰＴｃ２のうち、半導体装置ＳＥＭ０を試験する際に使用するクロック経路ＰＴｃをクロック選択信号ＣＳに基づいて選択する。例えば、複数のクロック経路ＰＴｃ１、ＰＴｃ２のうち、クロック経路ＰＴｃ２に故障が発生した場合、クロック経路選択部３０は、クロック経路ＰＴｃ１を示すクロック選択信号ＣＳをクロック検出部２０から受ける。

この場合、クロック経路選択部３０は、複数のクロック経路ＰＴｃ１、ＰＴｃ２のうち、クロック選択信号ＣＳが示すクロック経路ＰＴｃ１を、半導体チップ２００の試験部４０と他の半導体チップ１００との間のクロック経路ＰＴｃとして選択する。すなわち、クロック経路選択部３０は、テストクロック端子ＴＣ１からクロック経路ＰＴｃ１を介して受けた試験クロックＣＫ１０を、半導体チップ２００の試験部４０に転送する。

このように、クロック経路選択部３０は、半導体チップ２００に設けられ、複数のクロック経路ＰＴｃ１、ＰＴｃ２のうち、クロック検出部２０が検出した試験クロックＣＫ１０を伝達するクロック経路ＰＴｃを試験クロック経路として選択する。そして、クロック経路選択部３０は、半導体チップ２００が試験される際に、試験クロック経路を介して伝達される試験クロックＣＫ１０を試験部４０に供給する。

試験部４０は、半導体チップ２００に設けられ、半導体チップ２００に転送される試験クロックＣＫ１０を用いて半導体チップ２００を試験する。例えば、試験部４０は、試験クロックＣＫ１０に同期して動作するスキャンフリップフロップ（スキャンテストに対応したフリップフロップ回路）を有する。半導体チップ２００の試験部４０に含まれるスキャンフリップフロップは、クロック経路選択部３０から転送された試験クロックＣＫ１０に同期して動作し、半導体チップ２００を試験する。

これにより、試験回路１０は、テストクロック端子ＴＣ１で受ける試験クロックＣＫ１０が伝達されるクロック経路ＰＴｃ１、ＰＴｃ２の一方が故障した場合でも、半導体チップ１００、２００間の信号経路の故障箇所を検出する試験を実行できる。この結果、半導体チップ１００、２００間の信号経路の故障箇所を迂回して不良を救済することができる。

例えば、半導体装置ＳＥＭ０を試験するテスト装置は、試験クロックＣＫ１０をテストクロック端子ＴＣ１に供給する。そして、テスト装置は、クロック経路選択部３０が半導体装置ＳＥＭ０を試験する際に使用するクロック経路ＰＴｃ（クロック経路ＰＴｃ１またはクロック経路ＰＴｃ２）を選択した後に、テストデータを半導体装置ＳＥＭ０のテスト入力端子に供給する。テストデータは、半導体装置ＳＥＭ０を試験するデータである。試験回路１０は、テスト入力端子で受けるテストデータを用いて、半導体チップ１００、２００間の信号経路の故障箇所を検出する試験を実行する。

テスト装置からテストデータを受けた試験回路１０は、例えば、半導体チップ２００の試験部４０に含まれるスキャンフリップフロップにスキャンチャーン等を通じてテストデータを設定する。そして、試験回路１０は、半導体チップ２００の試験部４０に含まれるスキャンフリップフロップから半導体チップ１００の試験部（図示せず）に含まれるスキャンフリップフロップにテストデータを転送する。これにより、半導体チップ１００の試験部に含まれるスキャンフリップフロップにテストデータが保持される。そして、試験回路１０は、半導体チップ１００の試験部に含まれるスキャンフリップフロップに保持されたテストデータをスキャンチャーン等を通じてテスト装置に出力する。テスト装置は、試験回路１０から受けたデータに基づいて、半導体チップ１００、２００間の信号経路の故障箇所を検出する。このように、試験部４０は、半導体装置ＳＥＭ０を試験する。

なお、試験回路１０の構成は、図１に示す例に限定されない。例えば、テストクロック端子ＴＣ１で受ける試験クロックＣＫ１０が伝達されるクロック経路ＰＴｃ（ＰＴｃ１、ＰＴｃ２）は、３本以上のクロック経路ＰＴｃで冗長化されてもよい。また、例えば、試験回路１０は、３つの半導体チップが積層された半導体装置ＳＥＭ０に内蔵されてもよい。この場合、クロック検出部２０およびクロック経路選択部３０は、３つの半導体チップのうちの２つに設けられてもよい。あるいは、試験回路１０は、４つ以上の半導体チップが積層された半導体装置ＳＥＭ０に内蔵されてもよい。例えば、クロック検出部２０およびクロック経路選択部３０は、複数の半導体チップの少なくとも１つに設けられ、複数のクロック経路ＰＴｃ１、ＰＴｃ２を介して他の半導体チップに接続される。

以上、図１に示す実施形態では、テストクロック端子ＴＣ１で受ける試験クロックＣＫ１０が伝達されるクロック経路ＰＴｃ１、ＰＴｃ２の一方が故障した場合でも、半導体チップ１００、２００間の信号経路の故障箇所を検出する試験を実行できる。これにより、半導体チップ１００、２００間の信号経路の故障箇所を迂回して不良を救済することができる。この結果、この実施形態では、半導体装置ＳＥＭ０の歩留まりを向上できる。したがって、この実施形態では、半導体装置ＳＥＭ０の製造コストを低減できる。

図２は、試験回路および試験回路の制御方法の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。試験回路ＴＥＳＣ１は、複数の半導体チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）を含む半導体装置ＳＥＭ１を試験する。半導体装置ＳＥＭ１は、複数の半導体チップＣＨＩＰが単一のパッケージに格納されるＳｉＰの形態を有する。例えば、複数の半導体チップＣＨＩＰは、ＳｉＰ内に積層して配置される。

複数の半導体チップＣＨＩＰのＩ／Ｏ端子は、マイクロバンプ等のバンプにより互いに接合される。半導体チップＣＨＩＰ１の裏面に配置された端子は、半導体チップＣＨＩＰ２の表面に配置された端子にバンプにより接合される。また、半導体チップＣＨＩＰ２の裏面に配置された端子は、半導体チップＣＨＩＰ３の表面に配置された端子にバンプにより接合される。

なお、各半導体チップＣＨＩＰの表面は、各半導体チップＣＨＩＰの機能を実現する論理回路が形成される面である。また、各半導体チップＣＨＩＰの裏面に配置された端子は、各半導体チップＣＨＩＰの基板を貫通する貫通電極等を介して、各半導体チップＣＨＩＰ内の回路等に接続される。

半導体装置ＳＥＭ１は、例えば、ＩＥＥＥ１１４９．１としてＪＴＡＧ（Joint Test Action Group）により標準化されたテスト手法に対応している。以下、ＩＥＥＥ１１４９．１をＪＴＡＧとも称する。例えば、半導体装置ＳＥＭ１には、ＴＡＰ（Test Access Port）と呼ばれるインターフェース信号用の端子ＴＣＫ（Test Clock）、ＴＭＳ（Test Mode Select）、ＴＲＳＴ（Test Reset）、ＴＤＩ（Test Data In）、ＴＤＯ（Test Data Out）が設けられている。

試験回路ＴＥＳＣ１は、クロック検出部ＤＥＴ（ＤＥＴ２、ＤＥＴ３）と、クロック経路選択部ＳＥＬｃ（ＳＥＬｃ２、ＳＥＬｃ３）と、試験部ＴＡＰ（ＴＡＰ１−ＴＡＰ３）と、多数決選択部ＭＡＪ（ＭＡＪ２０、ＭＡＪ２１、ＭＡＪ３０、ＭＡＪ３１）とを有する。さらに、試験回路ＴＥＳＣ１は、クロック転送切り替え部ＳＷＡ（ＳＷＡ１、ＳＷＡ２）、転送先切り替え部ＳＷＢ（ＳＷＢ１１、ＳＷＢ１２、ＳＷＢ２１、ＳＷＢ２２）と、転送データ切り替え部ＳＷＣ（ＳＷＣ１、ＳＷＣ２）とを有する。以下、クロック転送切り替え部ＳＷＡ、転送先切り替え部ＳＷＢおよび転送データ切り替え部ＳＷＣは、切り替え部ＳＷＡ、ＳＷＢ、ＳＷＣとも称される。

また、試験回路ＴＥＳＣ１は、各半導体チップＣＨＩＰに設けられた端子ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＲＳＴを有する。

端子ＴＣＫ１は、テスト用の試験クロックＴＣＫ（以下、テストクロックＴＣＫあるいは信号ＴＣＫとも称する）を半導体装置ＳＥＭ１の外部から受けるテストクロック端子である。

端子ＴＤＩ１は、半導体装置ＳＥＭ１を試験するデータＴＤＩ（例えば、各半導体チップＣＨＩＰにスキャンインされるデータ）を半導体装置ＳＥＭ１の外部から受ける試験データ入力端子である。以下、試験データ入力端子は、テスト入力端子とも称される。

端子ＴＲＳＴ１は、試験部ＴＡＰの状態をリセットする信号ＴＲＳＴ（以下、テストリセットＴＲＳＴとも称する）を半導体装置ＳＥＭ１の外部から受けるテストリセット端子である。

端子ＴＭＳ１は、テストモードを選択する信号ＴＭＳ（以下、テストモードセレクトＴＭＳとも称する）を半導体装置ＳＥＭ１の外部から受けるテストモードセレクト端子である。端子ＴＤＯ１は、各半導体チップＣＨＩＰの試験結果に対応するデータＴＤＯ（例えば、各半導体チップＣＨＩＰからスキャンアウトされるデータ）を半導体装置ＳＥＭ１の外部に出力するテスト出力端子である。以下、データＴＤＩ、ＴＤＯは、信号ＴＤＩ、ＴＤＯとも称される。

すなわち、テストクロック端子ＴＣＫ１、テスト入力端子ＴＤＩ１、テストリセット端子ＴＲＳＴ１、テストモードセレクト端子ＴＭＳ１およびテスト出力端子ＴＤＯ１は、半導体装置ＳＥＭ１の外部端子に対応する。テストクロック端子ＴＣＫ１、テスト入力端子ＴＤＩ１、テストリセット端子ＴＲＳＴ１、テストモードセレクト端子ＴＭＳ１およびテスト出力端子ＴＤＯ１は、半導体チップＣＨＩＰ１の表面に配置される。

端子ＴＣＫ１０、ＴＣＫ１１、ＴＤＩ１１、ＴＲＳＴ１０、ＴＲＳＴ１１、ＴＲＳＴ１２、ＴＭＳ１０、ＴＭＳ１１、ＴＭＳ１２、ＴＤＯ１０は、半導体チップＣＨＩＰ１の裏面に配置される。端子ＴＣＫ２０、ＴＣＫ２１、ＴＤＩ２１、ＴＲＳＴ２０、ＴＲＳＴ２１、ＴＲＳＴ２２、ＴＭＳ２０、ＴＭＳ２１、ＴＭＳ２２、ＴＤＯ２０は、半導体チップＣＨＩＰ２の表面に配置される。

端子ＴＣＫ２０、ＴＣＫ２１、ＴＤＩ２１、ＴＲＳＴ２０、ＴＲＳＴ２１、ＴＲＳＴ２２は、端子ＴＣＫ１０、ＴＣＫ１１、ＴＤＩ１１、ＴＲＳＴ１０、ＴＲＳＴ１１、ＴＲＳＴ１２とバンプ等を介してそれぞれ接続される。また、端子ＴＭＳ２０、ＴＭＳ２１、ＴＭＳ２２、ＴＤＯ２０は、端子ＴＭＳ１０、ＴＭＳ１１、ＴＭＳ１２、ＴＤＯ１０とバンプ等を介してそれぞれ接続される。

端子ＴＣＫ２２、ＴＣＫ２３、ＴＤＩ２３、ＴＲＳＴ２３、ＴＲＳＴ２４、ＴＲＳＴ２５、ＴＭＳ２３、ＴＭＳ２４、ＴＭＳ２５、ＴＤＯ２２は、半導体チップＣＨＩＰ２の裏面に配置される。端子ＴＣＫ３０、ＴＣＫ３１、ＴＤＩ３１、ＴＲＳＴ３０、ＴＲＳＴ３１、ＴＲＳＴ３２、ＴＭＳ３０、ＴＭＳ３１、ＴＭＳ３２、ＴＤＯ３０は、半導体チップＣＨＩＰ３の表面に配置される。

端子ＴＣＫ３０、ＴＣＫ３１、ＴＤＩ３１、ＴＲＳＴ３０、ＴＲＳＴ３１、ＴＲＳＴ３２は、端子ＴＣＫ２２、ＴＣＫ２３、ＴＤＩ２３、ＴＲＳＴ２３、ＴＲＳＴ２４、ＴＲＳＴ２５とバンプ等を介してそれぞれ接続される。また、端子ＴＭＳ３０、ＴＭＳ３１、ＴＭＳ３２、ＴＤＯ３０は、端子ＴＭＳ２３、ＴＭＳ２４、ＴＭＳ２５、ＴＤＯ２２とバンプ等を介してそれぞれ接続される。

なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路ＰＴｃ１０、ＰＴｃ１１と、半導体チップＣＨＩＰ２、ＣＨＩＰ３間の信号経路ＰＴｃ２０、ＰＴｃ２１は、テスト用のテストクロックＴＣＫが伝達されるテストクロック用の信号経路である。また、半導体チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路ＰＴ１１−ＰＴ１８と、半導体チップＣＨＩＰ２、ＣＨＩＰ３間の信号経路ＰＴ２１−ＰＴ２８は、テスト用の信号（データＴＤＩ等のインターフェース信号）が伝達されるテスト用の信号経路である。以下、テスト用の信号経路（信号経路ＰＴ１１等）は、テスト経路とも称される。

例えば、端子ＴＣＫ１０、ＴＣＫ２０間の信号経路ＰＴｃ１０および端子ＴＣＫ１１、ＴＣＫ２１間の信号経路ＰＴｃ１１は、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達される半導体チップＣＨＩＰ１、ＣＨＩＰ２間のクロック経路である。また、端子ＴＣＫ２２、ＴＣＫ３０間の信号経路ＰＴｃ２０および端子ＴＣＫ２３、ＴＣＫ３１間の信号経路ＰＴｃ２１は、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達される半導体チップＣＨＩＰ２、ＣＨＩＰ３間のクロック経路である。このように、試験回路ＴＥＳＣ１は、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫを冗長に転送する複数のクロック経路ＰＴｃ１０、ＰＴｃ１１、ＰＴｃ２０、ＰＴｃ２１を有する。

以下、試験回路ＴＥＳＣ１内のクロック転送切り替え部ＳＷＡ等の各機能ブロックについて、半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３毎に説明する。先ず、半導体チップＣＨＩＰ１に含まれる試験回路ＴＥＳＣ１の各機能ブロックについて説明する。

半導体チップＣＨＩＰ１は、試験回路ＴＥＳＣ１の一部として、クロック転送切り替え部ＳＷＡ１、転送先切り替え部ＳＷＢ１１、ＳＷＢ１２、転送データ切り替え部ＳＷＣ１および試験部ＴＡＰ１を有する。切り替え部ＳＷＡ１、ＳＷＢ１１、ＳＷＢ１２、ＳＷＣ１は、例えば、試験部ＴＡＰから出力される制御信号ＳＣ１０により制御される。なお、図２では、図を見やすくするために、切り替え部ＳＷＡ１、ＳＷＢ１１、ＳＷＢ１２、ＳＷＣ１と試験部ＴＡＰ１との間の信号線の記載を省略している。

クロック転送切り替え部ＳＷＡ１は、試験部ＴＡＰ１から受ける制御信号ＳＣ１０に基づいて、通過状態および非通過状態のいずれかに設定される。通過状態では、クロック転送切り替え部ＳＷＡが受けたテストクロックＴＣＫは、クロック経路ＰＴｃを介して他の半導体チップＣＨＩＰに転送される。非通過状態では、クロック転送切り替え部ＳＷＡが受けたテストクロックＴＣＫは、他の半導体チップＣＨＩＰに転送されない。

すなわち、クロック転送切り替え部ＳＷＡ１は、制御信号ＳＣ１０により通過状態に設定された場合、テストクロック端子ＴＣＫ１から受けたテストクロックＴＣＫを、クロック経路ＰＴｃ１０、ＰＴｃ１１等を介して半導体チップＣＨＩＰ２に転送する。これにより、テストクロック端子ＴＣＫ１に供給されたテストクロックＴＣＫは、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を介して、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２およびクロック経路選択部ＳＥＬｃ２に転送される。また、クロック転送切り替え部ＳＷＡ１は、制御信号ＳＣ１０により非通過状態に設定された場合、テストクロック端子ＴＣＫ１から転送されるテストクロックＴＣＫを半導体チップＣＨＩＰ２に転送しない。

例えば、クロック転送切り替え部ＳＷＡ１は、制御信号ＳＣ１０とテストクロック端子ＴＣＫ１から転送されるテストクロックＴＣＫとの論理積の演算結果を出力する論理積回路により実現される。なお、クロック転送切り替え部ＳＷＡ１は、２つの入力のうちの１つを制御信号ＳＣ１０に基づいて選択する２対１セレクタ（２入力で１出力のセレクタ）により実現されてもよい。この場合、２対１セレクタの２つの入力端子の一方は、テストクロック端子ＴＣＫ１からテストクロックＴＣＫを受け、２対１セレクタの２つの入力端子の他方は、論理値”１”または論理値”０”に固定される。

転送先切り替え部ＳＷＢ１１、ＳＷＢ１２は、試験部ＴＡＰ１から受ける制御信号ＳＣ１０に基づいて、内部転送状態および通過状態のいずれかに設定される。内部転送状態では、転送先切り替え部ＳＷＢが受けた信号（転送先切り替え部ＳＷＢ１１では、データＴＤＩ）は、自身の半導体チップＣＨＩＰの試験部ＴＡＰに転送される。また、通過状態では、転送先切り替え部ＳＷＢが受けた信号（転送先切り替え部ＳＷＢ１１では、データＴＤＩ）は、他の半導体チップＣＨＩＰに転送される。

転送先切り替え部ＳＷＢ１１の入力端子（例えば、図４に示す端子ＩＮ１０）は、テスト入力端子ＴＤＩ１に接続される。転送先切り替え部ＳＷＢ１１の２つの出力端子の一方は、端子ＴＤＩ１１に接続され、転送先切り替え部ＳＷＢ１１の２つの出力端子の他方は、試験部ＴＡＰ１に接続される。なお、転送先切り替え部ＳＷＢ１１の２つの出力端子は、例えば、図４に示す端子ＯＵＴ１０、ＯＵＴ１１である。また、転送先切り替え部ＳＷＢ１１は、試験部ＴＡＰ１からの制御信号ＳＣ１０を、図４に示す端子ＳＣａで受ける。

例えば、転送先切り替え部ＳＷＢ１１は、制御信号ＳＣ１０により内部転送状態に設定された場合、テスト入力端子ＴＤＩ１から転送されるデータＴＤＩを半導体チップＣＨＩＰ１の試験部ＴＡＰに転送する。また、転送先切り替え部ＳＷＢ１１は、制御信号ＳＣ１０により通過状態に設定された場合、テスト入力端子ＴＤＩ１から転送されるデータＴＤＩを、信号経路ＰＴ１１等を介して半導体チップＣＨＩＰ２に転送する。

転送先切り替え部ＳＷＢ１２の入力端子は、テストリセット端子ＴＲＳＴ１に接続される。また、転送先切り替え部ＳＷＢ１２の２つの出力端子の一方は、端子ＴＲＳＴ１０、ＴＲＳＴ１１、ＴＲＳＴ１２に接続され、転送先切り替え部ＳＷＢ１２の２つの出力端子の他方は、試験部ＴＡＰ１に接続される。

したがって、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＢが内部転送状態に設定される場合、半導体チップＣＨＩＰ１の試験部ＴＡＰ１は、端子ＴＤＩ１、ＴＲＳＴ１から信号ＴＤＩ、ＴＲＳＴを受ける。なお、信号ＴＣＫは、端子ＴＣＫ１が試験部ＴＡＰ１に接続されるため、切り替え部ＳＷＡ１の状態に拘わらず、試験部ＴＡＰ１に転送される。

また、半導体チップＣＨＩＰ１の切り替え部ＳＷＡ、ＳＷＢが通過状態に設定される場合、端子ＴＣＫ１、ＴＤＩ１、ＴＲＳＴ１で受ける信号ＴＣＫ、ＴＤＩ、ＴＲＳＴは、半導体チップＣＨＩＰ２に転送される。ここで、信号ＴＭＳは、端子ＴＭＳ１が端子ＴＭＳ１０、ＴＭＳ１１、ＴＭＳ１２および試験部ＴＡＰ１に接続されるため、試験部ＴＡＰ１に転送されるとともに、半導体チップＣＨＩＰ２に転送される。

試験部ＴＡＰ１は、ＪＴＡＧに対応した試験を実行する。例えば、試験部ＴＡＰ１は、ＴＡＰコントローラ、命令レジスタ、データレジスタ等を有する。試験部ＴＡＰ１内のＴＡＰコントローラは、信号ＴＣＫ、ＴＭＳ、ＴＲＳＴにより制御される同期式のステートマシーンである。例えば、ＴＡＰコントローラは、命令レジスタ、データレジスタ等の制御信号（例えば、駆動クロック）を、信号ＴＣＫ、ＴＭＳ、ＴＲＳＴに基づいて生成する。

なお、制御信号ＳＣ１０の状態は、ＴＡＰコントローラのステート遷移（モード）により制御される。制御信号ＳＣ１０の一状態は、ＴＡＰコントローラの複数のモードに割り当てられてもよい。

試験部ＴＡＰ１内の命令レジスタは、例えば、スキャン動作させるデータレジスタの選択に使用される。例えば、命令レジスタは、命令コード等を示すデータＴＤＩと、ＴＡＰコントローラからの制御信号とを受ける。これにより、命令レジスタに、命令コードがセットされる。なお、命令コード等を示すデータＴＤＩは、例えば、半導体装置ＳＥＭ１を試験するテスト装置からテスト入力端子ＴＤＩ１に供給される。

試験部ＴＡＰ１内のデータレジスタは、バウンダリスキャンレジスタ、バイパスレジスタ等である。データレジスタは、例えば、ＴＡＰコントローラからの制御信号と、テスト入力端子ＴＤＩ１で受けるデータＴＤＩとを受け、受けたデータＴＤＩを保持する。そして、データレジスタは、保持したデータＴＤＩをデータＴＤＯとしてテスト出力端子ＴＤＯ１に転送する。このように、試験部ＴＡＰ１は、半導体装置ＳＥＭ１の試験結果に対応するデータＴＤＯを、テスト出力端子ＴＤＯ１に転送する。

転送データ切り替え部ＳＷＣ１は、試験部ＴＡＰ１から受ける制御信号ＳＣ１０に基づいて、内部転送状態および通過状態のいずれかに設定される。内部転送状態では、転送データ切り替え部ＳＷＣ１は、半導体チップＣＨＩＰ１の試験部ＴＡＰ１から受けるデータＴＤＯをテスト出力端子ＴＤＯ１に転送する。また、通過状態では、転送データ切り替え部ＳＷＣ１は、半導体チップＣＨＩＰ２から受けるデータＴＤＯ（試験部ＴＡＰ２または試験部ＴＡＰ３から転送されるデータＴＤＯ）をテスト出力端子ＴＤＯ１に転送する。

転送データ切り替え部ＳＷＣ１の２つの入力端子（例えば、図５に示す端子ＩＮ２０、ＩＮ２１）の一方は、端子ＴＤＯ１０に接続され、転送データ切り替え部ＳＷＣ１の２つの入力端子の他方は、試験部ＴＡＰ１に接続される。転送データ切り替え部ＳＷＣ１の出力端子（例えば、図５に示す端子ＯＵＴ２０）は、テスト出力端子ＴＤＯ１に接続される。また、転送データ切り替え部ＳＷＣ１は、試験部ＴＡＰ１からの制御信号ＳＣ１０を、図５に示す端子ＳＣａで受ける。

例えば、転送データ切り替え部ＳＷＣ１は、制御信号ＳＣ１０により内部転送状態に設定された場合、試験部ＴＡＰ１から転送されるデータＴＤＯを、テスト出力端子ＴＤＯ１に転送する。また、転送データ切り替え部ＳＷＣ１は、制御信号ＳＣ１０により通過状態に設定された場合、半導体チップＣＨＩＰ２から転送されるデータＴＤＯをテスト出力端子ＴＤＯ１に転送する。

次に、半導体チップＣＨＩＰ２に含まれる試験回路ＴＥＳＣ１の各機能ブロックについて説明する。

半導体チップＣＨＩＰ２は、試験回路ＴＥＳＣ１の一部として、クロック転送切り替え部ＳＷＡ２、転送先切り替え部ＳＷＢ２１、ＳＷＢ２２、転送データ切り替え部ＳＷＣ２および試験部ＴＡＰ２を有する。さらに、半導体チップＣＨＩＰ２は、試験回路ＴＥＳＣ１の一部として、クロック検出部ＤＥＴ２、クロック経路選択部ＳＥＬｃ２および多数決選択部ＭＡＪ２０、ＭＡＪ２１を有する。

クロック検出部ＤＥＴ２の２つの入力端子（例えば、図３に示す端子ＴＣＫａ、ＴＣＫｂ）は、端子ＴＣＫ２０、ＴＣＫ２１に接続される。すなわち、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２は、クロック経路ＰＴｃ１０、ＰＴｃ１１を介して半導体チップＣＨＩＰ１の端子ＴＣＫ１０、ＴＣＫ１１に接続される。クロック検出部ＤＥＴ２の出力端子は、クロック経路選択部ＳＥＬｃ２の制御端子に接続される。また、クロック検出部ＤＥＴ２のリセット端子（例えば、図３に示す端子ＲＳＴ）は、転送先切り替え部ＳＷＢ２２の２つの出力端子の１つ（試験部ＴＡＰ２に接続される出力端子）に接続される。

クロック検出部ＤＥＴ２は、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫを他の半導体チップＣＨＩＰ１および複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を介して受け、クロック選択信号ＣＳ２をクロック経路選択部ＳＥＬｃ２に出力する。また、クロック検出部ＤＥＴ２は、信号ＴＲＳＴを転送先切り替え部ＳＷＢ２２から受ける。

クロック検出部ＤＥＴ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のいずれかを介して受けたテストクロックＴＣＫのクロック数が所定数に達した場合、所定数のクロックを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳ２を生成する。そして、クロック検出部ＤＥＴ２は、生成したクロック選択信号ＣＳ２を、クロック経路選択部ＳＥＬｃ２の制御端子に転送する。

例えば、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のうち、クロック経路ＰＴｃ１０に故障が発生した場合、クロック検出部ＤＥＴ２は、テストクロックＴＣＫを、クロック経路ＰＴｃ１１を介して受ける。そして、クロック検出部ＤＥＴ２は、クロック経路ＰＴｃ１１を介して受けたテストクロックＴＣＫのクロック数が所定数に達した場合、所定数のクロックを伝達したクロック経路ＰＴｃ１１を示すクロック選択信号ＣＳ２を生成する。

このように、クロック検出部ＤＥＴ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を介してそれぞれ受けるテストクロックＴＣＫのうち、クロック数が所定数に最初に達したテストクロックＴＣＫを検出する。そして、クロック検出部ＤＥＴ２は、検出したテストクロックＴＣＫを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳ２を生成する。

クロック経路選択部ＳＥＬｃ２の２つの入力端子は、端子ＴＣＫ２０、ＴＣＫ２１に接続される。すなわち、半導体チップＣＨＩＰ２のクロック経路選択部ＳＥＬｃ２は、クロック経路ＰＴｃ１０、ＰＴｃ１１を介して半導体チップＣＨＩＰ１の端子ＴＣＫ１０、ＴＣＫ１１に接続される。また、クロック経路選択部ＳＥＬｃ２の出力端子は、クロック転送切り替え部ＳＷＡ２および試験部ＴＡＰ２に接続される。

クロック経路選択部ＳＥＬｃ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のうち、半導体装置ＳＥＭ１を試験する際に使用するクロック経路ＰＴｃをクロック選択信号ＣＳ２に基づいて選択する。例えば、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のうち、クロック経路ＰＴｃ１０に故障が発生した場合、クロック経路選択部ＳＥＬｃ２は、クロック経路ＰＴｃ１１を示すクロック選択信号ＣＳ２をクロック検出部ＤＥＴ２から受ける。

この場合、クロック経路選択部ＳＥＬｃ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のうち、クロック選択信号ＣＳ２が示すクロック経路ＰＴｃ１１を、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のクロック経路ＰＴｃとして選択する。例えば、クロック経路選択部ＳＥＬｃ２は、テストクロック端子ＴＣＫ１からクロック経路ＰＴｃ１１を介して受けたテストクロックＴＣＫを、クロック転送切り替え部ＳＷＡ２に転送する。

クロック転送切り替え部ＳＷＡ２は、半導体チップＣＨＩＰ１のクロック転送切り替え部ＳＷＡ１と同一または同様である。クロック転送切り替え部ＳＷＡ２の入力端子は、クロック経路選択部ＳＥＬｃ２の出力端子に接続される。クロック転送切り替え部ＳＷＡ２の出力端子は、端子ＴＣＫ２２、ＴＣＫ２３に接続される。

例えば、通過状態に設定されたクロック転送切り替え部ＳＷＡ２は、クロック経路選択部ＳＥＬｃ２から転送されるテストクロックＴＣＫをクロック経路ＰＴｃ２０、ＰＴｃ２１等を介して半導体チップＣＨＩＰ３に転送する。これにより、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ３およびクロック経路選択部ＳＥＬｃ３は、半導体チップＣＨＩＰ２からクロック経路ＰＴｃ２０、ＰＴｃ２１をそれぞれ介して転送されるテストクロックＴＣＫを受ける。なお、非通過状態に設定されたクロック転送切り替え部ＳＷＡ２は、クロック経路選択部ＳＥＬｃ２から受けるテストクロックＴＣＫを半導体チップＣＨＩＰ３に転送しない。

転送先切り替え部ＳＷＢ２１、ＳＷＢ２２は、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＢ１１、ＳＷＢ１２と同一または同様である。転送先切り替え部ＳＷＢ２１の入力端子は、端子ＴＤＩ２１に接続される。また、転送先切り替え部ＳＷＢ２１の２つの出力端子の一方は、端子ＴＤＩ２３に接続され、転送先切り替え部ＳＷＢ２１の２つの出力端子の他方は、試験部ＴＡＰ２に接続される。

例えば、内部転送状態に設定された転送先切り替え部ＳＷＢ２１は、端子ＴＤＩ２１から転送されるデータＴＤＩを半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送する。また、通過状態に設定された転送先切り替え部ＳＷＢ２１は、端子ＴＤＩ２１から転送されるデータＴＤＩを信号経路ＰＴ２１等を介して半導体チップＣＨＩＰ３に転送する。

転送先切り替え部ＳＷＢ２２の入力端子は、多数決選択部ＭＡＪ２０の出力端子に接続される。また、転送先切り替え部ＳＷＢ２２の２つの出力端子の一方は、端子ＴＲＳＴ２３、ＴＲＳＴ２４、ＴＲＳＴ２５に接続され、転送先切り替え部ＳＷＢ２２の２つの出力端子の他方は、試験部ＴＡＰ２に接続される。

多数決選択部ＭＡＪ２０、ＭＡＪ２１は、例えば、３つの入力端子で受けた３つの信号の論理値のうち、過半数以上を占める論理値と同じ論理値の信号を出力する。多数決選択部ＭＡＪ２０の３つの入力端子は、端子ＴＲＳＴ２０、ＴＲＳＴ２１、ＴＲＳＴ２２にそれぞれ接続され、多数決選択部ＭＡＪ２０の出力端子は、転送先切り替え部ＳＷＢ２２の入力端子に接続される。

例えば、複数の信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４のうち、信号経路ＰＴ１２が故障した場合、信号経路ＰＴ１３、ＰＴ１４から転送される信号の論理値は、信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４から転送される信号の論理値のうちの過半数を占める。この場合、多数決選択部ＭＡＪ２０は、信号経路ＰＴ１３、ＰＴ１４から転送される信号ＴＲＳＴと同じ論理値の信号ＴＲＳＴを転送先切り替え部ＳＷＢ２２に出力する。したがって、半導体装置ＳＥＭ１は、信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４の１つが故障した場合でも、信号ＴＲＳＴを半導体チップＣＨＩＰ１から半導体チップＣＨＩＰ２に転送できる。

多数決選択部ＭＡＪ２１の３つの入力端子は、端子ＴＭＳ２０、ＴＭＳ２１、ＴＭＳ２２にそれぞれ接続され、多数決選択部ＭＡＪ２１の出力端子は、端子ＴＭＳ２３、ＴＭＳ２４、ＴＭＳ２５および試験部ＴＡＰ２に接続される。例えば、複数の信号経路ＰＴ１５、ＰＴ１６、ＰＴ１７のうち、信号経路ＰＴ１５が故障した場合、多数決選択部ＭＡＪ２１は、信号経路ＰＴ１６、ＰＴ１７から転送される信号ＴＭＳと同じ論理値の信号ＴＭＳを試験部ＴＡＰ２等に出力する。したがって、半導体装置ＳＥＭ１は、信号経路ＰＴ１５、ＰＴ１６、ＰＴ１７の１つが故障した場合でも、信号ＴＭＳを半導体チップＣＨＩＰ１から半導体チップＣＨＩＰ２に転送できる。

転送データ切り替え部ＳＷＣ２および試験部ＴＡＰ２は、半導体チップＣＨＩＰ１の転送データ切り替え部ＳＷＣ１および試験部ＴＡＰ１と同一または同様である。転送データ切り替え部ＳＷＣ２の２つの入力端子の一方は、端子ＴＤＯ２２に接続され、転送データ切り替え部ＳＷＣの２つの入力端子の他方は、試験部ＴＡＰ２に接続される。また、転送データ切り替え部ＳＷＣ２の出力端子は、端子ＴＤＯ２０に接続される。

例えば、半導体チップＣＨＩＰ１、ＣＨＩＰ２のそれぞれのクロック転送切り替え部ＳＷＡが通過状態および非通過状態にそれぞれ設定された場合、テストクロックＴＣＫは、テストクロック端子ＴＣＫ１から半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送される。また、半導体チップＣＨＩＰ１、ＣＨＩＰ２のそれぞれの転送先切り替え部ＳＷＢが通過状態および内部転送状態にそれぞれ設定された場合、端子ＴＤＩ１、ＴＲＳＴ１で受ける信号ＴＤＩ、ＴＲＳＴは、半導体チップＣＨＩＰ２の試験部ＴＡＰに転送される。

なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方のクロック転送切り替え部ＳＷＡが通過状態に設定された場合、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫは、半導体チップＣＨＩＰ３に転送される。同様に、半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送先切り替え部ＳＷＢが通過状態に設定された場合、端子ＴＤＩ１、ＴＲＳＴ１で受ける信号ＴＤＩ、ＴＲＳＴは、半導体チップＣＨＩＰ３に転送される。

また、半導体チップＣＨＩＰ１、ＣＨＩＰ２のそれぞれの転送データ切り替え部ＳＷＣが通過状態および内部転送状態にそれぞれ設定された場合、半導体チップＣＨＩＰ２の試験部ＴＡＰ２から転送されるデータＴＤＯは、テスト出力端子ＴＤＯ１に転送される。なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送データ切り替え部ＳＷＣが通過状態に設定された場合、半導体チップＣＨＩＰ３の試験部ＴＡＰ３から転送されるデータＴＤＯは、テスト出力端子ＴＤＯ１に転送される。

次に、半導体チップＣＨＩＰ３に含まれる試験回路ＴＥＳＣ１の各機能ブロックについて説明する。

半導体チップＣＨＩＰ３は、試験回路ＴＥＳＣ１の一部として、クロック検出部ＤＥＴ３、クロック経路選択部ＳＥＬｃ３、多数決選択部ＭＡＪ３０、ＭＡＪ３１および試験部ＴＡＰ３を有する。クロック検出部ＤＥＴ３、クロック経路選択部ＳＥＬｃ３、多数決選択部ＭＡＪ３０、ＭＡＪ３１は、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２、クロック経路選択部ＳＥＬｃ２、多数決選択部ＭＡＪ２０、ＭＡＪ２１と同一または同様である。また、試験部ＴＡＰ３は、半導体チップＣＨＩＰ２の試験部ＴＡＰ２と同一または同様である。

クロック検出部ＤＥＴ３の２つの入力端子は、端子ＴＣＫ３０、ＴＣＫ３１に接続される。すなわち、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ３は、クロック経路ＰＴｃ２０、ＰＴｃ２１を介して半導体チップＣＨＩＰ２の端子ＴＣＫ２２、ＴＣＫ２３に接続される。クロック検出部ＤＥＴ３の出力端子は、クロック経路選択部ＳＥＬｃ３の制御端子に接続される。また、クロック検出部ＤＥＴ３のリセット端子は、多数決選択部ＭＡＪ３０の出力端子に接続される。

クロック経路選択部ＳＥＬｃ３の２つの入力端子は、端子ＴＣＫ３０、ＴＣＫ３１に接続される。すなわち、半導体チップＣＨＩＰ３のクロック経路選択部ＳＥＬｃ３は、クロック経路ＰＴｃ２０、ＰＴｃ２１を介して半導体チップＣＨＩＰ２の端子ＴＣＫ２２、ＴＣＫ２３に接続される。また、クロック経路選択部ＳＥＬｃ３の出力端子は、試験部ＴＡＰ３に接続される。

多数決選択部ＭＡＪ３０の３つの入力端子は、端子ＴＲＳＴ３０、ＴＲＳＴ３１、ＴＲＳＴ３２にそれぞれ接続され、多数決選択部ＭＡＪ３０の出力端子は、試験部ＴＡＰ３およびクロック検出部ＤＥＴ３に接続される。多数決選択部ＭＡＪ３１の３つの入力端子は、端子ＴＭＳ３０、ＴＭＳ３１、ＴＭＳ３２にそれぞれ接続され、多数決選択部ＭＡＪ３１の出力端子は、試験部ＴＡＰ３に接続される。

試験部ＴＡＰ３は、データＴＤＯを、端子ＴＤＯ３０に出力する。半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送データ切り替え部ＳＷＣが通過状態に設定された場合、半導体チップＣＨＩＰ３の試験部ＴＡＰ３から出力されるデータＴＤＯは、テスト出力端子ＴＤＯ１に転送される。

半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方のクロック転送切り替え部ＳＷＡが通過状態に設定された場合、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫは、半導体チップＣＨＩＰ３の試験部ＴＡＰ３に転送される。同様に、半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送先切り替え部ＳＷＢが通過状態に設定された場合、端子ＴＤＩ１、ＴＲＳＴ１で受ける信号ＴＤＩ、ＴＲＳＴは、半導体チップＣＨＩＰ３の試験部ＴＡＰ３に転送される。

なお、試験回路ＴＥＳＣ１の構成は、図２に示す例に限定されない。例えば、試験回路ＴＥＳＣ１は、他の半導体チップＣＨＩＰまたは自身の半導体チップＣＨＩＰの試験部ＴＡＰのいずれかに信号ＴＭＳを転送する転送先切り替え部ＳＷＢを有してもよい。また、クロック転送切り替え部ＳＷＡは、省かれてもよい。この場合、例えば、クロック検出部ＤＥＴ２の状態をリセットするリセット信号（例えば、図３に示す端子ＲＳＴが受ける信号）は、半導体チップＣＨＩＰ１（下チップ）の試験部ＴＡＰ１から半導体チップＣＨＩＰ２（上チップ）に転送される。

また、例えば、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達されるクロック経路ＰＴｃ（ＰＴｃ１０、ＰＴｃ１１等）は、３本以上のクロック経路で冗長化されてもよい。また、例えば、試験回路ＴＥＳＣ１は、２つの半導体チップＣＨＩＰが積層された半導体装置ＳＥＭ（半導体チップＣＨＩＰ２が省かれた半導体装置ＳＥＭ１）に内蔵されてもよい。あるいは、試験回路ＴＥＳＣ１は、４つ以上の半導体チップＣＨＩＰが積層された半導体装置ＳＥＭに内蔵されてもよい。

図３は、図２に示したクロック検出部ＤＥＴおよびクロック経路選択部ＳＥＬｃの一例を示す。図３に示す端子ＴＣＫａ、ＴＣＫｂ、ＲＳＴは、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２およびクロック経路選択部ＳＥＬｃ２では、端子ＴＣＫ２０、ＴＣＫ２１および転送先切り替え部ＳＷＢ２２の出力端子にそれぞれ接続される。また、図３に示す端子ＴＣＫｏは、半導体チップＣＨＩＰ２のクロック経路選択部ＳＥＬｃ２では、クロック転送切り替え部ＳＷＡ２の入力端子および試験部ＴＡＰ２に接続される。なお、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ３およびクロック経路選択部ＳＥＬｃ３では、端子ＴＣＫａ、ＴＣＫｂ、ＲＳＴ、ＴＣＫｏは、端子ＴＣＫ３０、ＴＣＫ３１、多数決選択部ＭＡＪ３０の出力端子および試験部ＴＡＰ３にそれぞれ接続される。

クロック検出部ＤＥＴ（ＤＥＴ２、ＤＥＴ３）およびクロック経路選択部ＳＥＬｃ（ＳＥＬｃ２、ＳＥＬｃ３）のうち、先ず、クロック検出部ＤＥＴについて、クロック検出部ＤＥＴ２を例にして説明する。なお、クロック検出部ＤＥＴ３の構成および動作は、クロック検出部ＤＥＴ２と同一または同様である。

クロック検出部ＤＥＴは、カウンタＣＴ１、ＣＴ２、論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、論理和回路ＯＲ１、ＯＲ２、否定論理和回路ＮＯＲ１、ＮＯＲ２、インバータＩＮＶ１およびフリップフロップ回路ＤＦＦ１−ＤＦＦ８を有する。

カウンタＣＴ１、ＣＴ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１の各々に対応して設けられ、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を介して受けるテストクロックＴＣＫａ、ＴＣＫｂのそれぞれのクロック数を計数する。図３に示す符号ＭＳＢ、ＬＳＢは、最上位ビットおよび最下位ビットをそれぞれ示す。図３に示す例では、カウンタＣＴ１のカウント値の上位３ビットの論理値は、論理積回路ＡＮＤ１に転送され、カウンタＣＴ２のカウント値の上位３ビットの論理値は、論理積回路ＡＮＤ２に転送される。

例えば、８ビットのカウンタＣＴ（ＣＴ１、ＣＴ２）では、カウンタ値が２２４以上の場合、カウント値の上位３ビットの全ては、論理値”１”であり、カウンタ値が２２４未満の場合、カウント値の上位３ビットの少なくとも１つは、論理値”０”である。この場合、テストクロックＴＣＫの検出に使用されるクロック数の判定値（所定数）は、２２４である。なお、カウンタＣＴ１、ＣＴ２は、端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”１”の場合、カウント値をリセットする。図２に示した試験回路ＴＥＳＣ１では、端子ＲＳＴに転送されるリセット信号ＲＳＴは、リセット端子ＴＲＳＴに供給されるリセット信号ＴＲＳＴである。

論理積回路ＡＮＤ（ＡＮＤ１、ＡＮＤ２）は、クロック数が所定数に達したテストクロックＴＣＫを伝達したクロック経路ＰＴｃに対応する制御信号ＣＣＮＴ（制御信号ＣＣＮＴ１または制御信号ＣＣＮＴ２）をアサートする第１の設定制御部の一例である。

論理積回路ＡＮＤ１は、３個の入力端子で受けた信号の論理積を演算し、演算結果を論理和回路ＯＲ１の入力端子に出力する。すなわち、論理積回路ＡＮＤ１は、カウンタＣＴ１のカウンタ値の上位３ビットの全てが論理値”１”の場合（テストクロックＴＣＫａのクロック数が所定数以上の場合）、論理値”１”の制御信号ＣＣＮＴ１を論理和回路ＯＲ１に出力する。換言すれば、論理積回路ＡＮＤ１は、テストクロックＴＣＫａのクロック数が所定数に達した場合、テストクロックＴＣＫａを伝達したクロック経路ＰＴｃ１０に対応する制御信号ＣＣＮＴ１をアサートする。

なお、論理積回路ＡＮＤ１は、カウンタＣＴ１のカウンタ値の上位３ビットの少なくとも１つが論理値”０”の場合（テストクロックＴＣＫａのクロック数が所定数未満の場合）、論理値”０”の制御信号ＣＣＮＴ１を論理和回路ＯＲ１に出力する。すなわち、テストクロックＴＣＫａのクロック数が所定数に達していない場合、制御信号ＣＣＮＴ１は、ネゲートされた状態に維持される。

論理積回路ＡＮＤ２は、カウンタＣＴ２のカウンタ値の上位３ビットの全てが論理値”１”の場合（テストクロックＴＣＫｂのクロック数が所定数以上の場合）、論理値”１”の制御信号ＣＣＮＴ２を論理和回路ＯＲ２に出力する。換言すれば、論理積回路ＡＮＤ２は、テストクロックＴＣＫｂのクロック数が所定数に達した場合、テストクロックＴＣＫｂを伝達したクロック経路ＰＴｃ１１に対応する制御信号ＣＣＮＴ２をアサートする。

なお、論理積回路ＡＮＤ２は、カウンタＣＴ２のカウンタ値の上位３ビットの少なくとも１つが論理値”０”の場合（テストクロックＴＣＫｂのクロック数が所定数未満の場合）、論理値”０”の制御信号ＣＣＮＴ２を論理和回路ＯＲ２に出力する。すなわち、テストクロックＴＣＫｂのクロック数が所定数に達していない場合、制御信号ＣＣＮＴ２は、ネゲートされた状態に維持される。

論理和回路ＯＲ１、ＯＲ２は、２つの入力端子で受けた信号の論理和を演算し、演算結果を出力する。例えば、論理和回路ＯＲ１の２つの入力端子は、論理積回路ＡＮＤ１の出力端子およびフリップフロップ回路ＤＦＦ１の出力端子Ｑにそれぞれ接続され、論理和回路ＯＲ１の出力端子は、フリップフロップ回路ＤＦＦ１の入力端子Ｄに接続される。また、例えば、論理和回路ＯＲ２の２つの入力端子は、論理積回路ＡＮＤ２の出力端子およびフリップフロップ回路ＤＦＦ５の出力端子Ｑにそれぞれ接続され、論理和回路ＯＲ２の出力端子は、フリップフロップ回路ＤＦＦ５の入力端子Ｄに接続される。

したがって、論理和回路ＯＲ１は、フリップフロップ回路ＤＦＦ１に論理値”１”の信号が記憶された場合、論理値”１”の信号をフリップフロップ回路ＤＦＦ１から受ける。このため、論理和回路ＯＲ１は、フリップフロップ回路ＤＦＦ１に論理値”１”の信号が記憶された場合、制御信号ＣＣＮＴ１の論理値に拘わらず、論理値”１”の信号をフリップフロップ回路ＤＦＦ１に出力する。

同様に、論理和回路ＯＲ２は、フリップフロップ回路ＤＦＦ５に論理値”１”の信号が記憶された場合、論理値”１”の信号をフリップフロップ回路ＤＦＦ５から受ける。このため、論理和回路ＯＲ２は、フリップフロップ回路ＤＦＦ５に論理値”１”の信号が記憶された場合、制御信号ＣＣＮＴ２の論理値に拘わらず、論理値”１”の信号をフリップフロップ回路ＤＦＦ５に出力する。

フリップフロップ回路ＤＦＦ１−ＤＦＦ４、ＤＦＦ５−ＤＦＦ８は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１の各々に対応して設けられ、クロック選択信号ＣＳ２（ＣＳａ、ＣＳｂ）を出力する複数の第１の選択信号記憶部の一例である。フリップフロップ回路ＤＦＦ１−ＤＦＦ４、ＤＦＦ５−ＤＦＦ８は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１の各々の論理値を記憶し、記憶した論理値に基づくクロック選択信号ＣＳ２（ＣＳａ、ＣＳｂ）を出力する。

例えば、フリップフロップ回路ＤＦＦ１−ＤＦＦ４は、テストクロックＣＬＫａに同期して動作し、入力端子Ｄで受けた信号を記憶する。フリップフロップ回路ＤＦＦ２−ＤＦＦ４の入力端子Ｄは、フリップフロップ回路ＤＦＦ１−ＤＦＦ３の出力端子Ｑにそれぞれ接続される。さらに、フリップフロップ回路ＤＦＦ１の出力端子Ｑは、論理和回路ＯＲ１の入力端子およびインバータＩＮＶ１の入力端子に接続され、フリップフロップ回路ＤＦＦ３の出力端子Ｄは、否定論理和回路ＮＯＲ２の入力端子に接続される。

フリップフロップ回路ＤＦＦ４の出力端子Ｑは、クロック経路選択部ＳＥＬｃの論理積回路ＡＮＤ４の入力端子に接続される。すなわち、フリップフロップ回路ＤＦＦ４に記憶された信号の論理値を示す選択信号ＣＳａは、クロック経路選択部ＳＥＬｃの論理積回路ＡＮＤ４に転送される。

また、フリップフロップ回路ＤＦＦ１−ＤＦＦ４は、端子Ｒが論理値”０”の信号を受けた場合、初期状態（例えば、論理値”０”の信号を出力する状態）にリセットされる。すなわち、端子Ｒが論理値”０”の信号を受けている期間では、フリップフロップ回路ＤＦＦ１−ＤＦＦ４は、初期状態に維持される。

フリップフロップ回路ＤＦＦ５−ＤＦＦ８は、テストクロックＣＬＫｂに同期して動作し、入力端子Ｄで受けた信号を記憶する。フリップフロップ回路ＤＦＦ６−ＤＦＦ８の入力端子Ｄは、フリップフロップ回路ＤＦＦ５−ＤＦＦ７の出力端子Ｑにそれぞれ接続される。さらに、フリップフロップ回路ＤＦＦ５の出力端子Ｑは、論理和回路ＯＲ２の入力端子および論理積回路ＡＮＤ３の入力端子に接続される。

フリップフロップ回路ＤＦＦ８の出力端子Ｑは、クロック経路選択部ＳＥＬｃの論理積回路ＡＮＤ５の入力端子に接続される。すなわち、フリップフロップ回路ＤＦＦ８に記憶された信号の論理値を示す選択信号ＣＳｂは、クロック経路選択部ＳＥＬｃの論理積回路ＡＮＤ５に転送される。

また、フリップフロップ回路ＤＦＦ５−ＤＦＦ８は、端子Ｒが論理値”０”の信号を受けた場合、初期状態（例えば、論理値”０”の信号を出力する状態）にリセットされる。すなわち、端子Ｒが論理値”０”の信号を受けている期間では、フリップフロップ回路ＤＦＦ５−ＤＦＦ８は、初期状態に維持される。

インバータＩＮＶ、論理積回路ＡＮＤ３、否定論理和回路ＮＯＲ１、ＮＯＲ２を含むブロックは、アサートされた制御信号ＣＣＮＴに基づいて生成されたクロック選択信号ＣＳａ、ＣＳｂの論理値が変化することを抑止する第１の更新制御部の一例である。

インバータＩＮＶ１は、フリップフロップ回路ＤＦＦ１から受けた信号を反転し、反転した信号を論理積回路ＡＮＤ３に出力する。論理積回路ＡＮＤ３は、フリップフロップ回路ＤＦＦ１からインバータＩＮＶ１を介して受けた信号とフリップフロップ回路ＤＦＦ５から受けた信号との論理積を演算し、演算結果を否定論理和回路ＮＯＲ１に出力する。

否定論理和回路ＮＯＲ１は、論理積回路ＡＮＤ３の出力信号と端子ＲＳＴから受けるリセット信号ＲＳＴとの否定論理和を演算し、演算結果をフリップフロップ回路ＤＦＦ１−ＤＦＦ４の端子Ｒに出力する。例えば、否定論理和回路ＮＯＲ１は、端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”１”の場合、論理値”０”の信号をフリップフロップ回路ＤＦＦ１−ＤＦＦ４の端子Ｒに出力する。これにより、フリップフロップ回路ＤＦＦ１−ＤＦＦ４は、端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”１”の場合、初期状態にリセットされる。

端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”０”の期間では、否定論理和回路ＮＯＲ１は、論理積回路ＡＮＤ３の出力信号の反転信号を、フリップフロップ回路ＤＦＦ１−ＤＦＦ４の端子Ｒに出力する。例えば、フリップフロップ回路ＤＦＦ１がフリップフロップ回路ＤＦＦ５より先に論理値”１”の信号を記憶した場合、否定論理和回路ＮＯＲ１は、フリップフロップ回路ＤＦＦ５の出力信号の論理値に拘わらず、論理値”１”の信号を出力する。

そして、否定論理和回路ＮＯＲ１は、フリップフロップ回路ＤＦＦ１から論理値”１”の信号が出力されている期間、論理値”１”の信号をフリップフロップ回路ＤＦＦ１−ＤＦＦ４の端子Ｒに出力する。すなわち、フリップフロップ回路ＤＦＦ１がフリップフロップ回路ＤＦＦ５より先に論理値”１”の信号を記憶した場合、否定論理和回路ＮＯＲ１は、フリップフロップ回路ＤＦＦ１−ＤＦＦ４が初期状態にリセットされることを抑制する。

これにより、フリップフロップ回路ＤＦＦ１−ＤＦＦ４に記憶された信号の論理値は、論理値”１”に維持される。このため、フリップフロップ回路ＤＦＦ１がフリップフロップ回路ＤＦＦ５より先に論理値”１”の信号を記憶した場合、論理値”１”の信号がフリップフロップ回路ＤＦＦ３から否定論理和回路ＮＯＲ２に出力される。

なお、フリップフロップ回路ＤＦＦ５がフリップフロップ回路ＤＦＦ１より先に論理値”１”の信号を記憶した場合、否定論理和回路ＮＯＲ１は、論理値”０”の信号を出力する。これにより、フリップフロップ回路ＤＦＦ１−ＤＦＦ４が初期状態にリセットされる。そして、否定論理和回路ＮＯＲ１は、フリップフロップ回路ＤＦＦ１、ＤＦＦ５の出力信号がそれぞれ論理値”０”および論理値”１”である間、論理値”０”の信号をフリップフロップ回路ＤＦＦ１−ＤＦＦ４の端子Ｒに出力する。

これにより、フリップフロップ回路ＤＦＦ１−ＤＦＦ４は、フリップフロップ回路ＤＦＦ１、ＤＦＦ５の出力信号がそれぞれ論理値”０”および論理値”１”である間、初期状態に維持される。この場合、論理値”０”の信号がフリップフロップ回路ＤＦＦ３から否定論理和回路ＮＯＲ２に出力される。

否定論理和回路ＮＯＲ２は、フリップフロップ回路ＤＦＦ３の出力信号と端子ＲＳＴから受けるリセット信号ＲＳＴとの否定論理和を演算し、演算結果をフリップフロップ回路ＤＦＦ５−ＤＦＦ８の端子Ｒに出力する。例えば、否定論理和回路ＮＯＲ２は、端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”１”の場合、論理値”０”の信号をフリップフロップ回路ＤＦＦ５−ＤＦＦ８の端子Ｒに出力する。これにより、フリップフロップ回路ＤＦＦ５−ＤＦＦ８は、端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”１”の場合、初期状態にリセットされる。

端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”０”の期間では、否定論理和回路ＮＯＲ２は、フリップフロップ回路ＤＦＦ３の出力信号の反転信号を、フリップフロップ回路ＤＦＦ５−ＤＦＦ８の端子Ｒに出力する。

例えば、フリップフロップ回路ＤＦＦ１がフリップフロップ回路ＤＦＦ５より先に論理値”１”の信号を記憶した場合、否定論理和回路ＮＯＲ２は、論理値”１”の信号をフリップフロップ回路ＤＦＦ３から受ける。そして、否定論理和回路ＮＯＲ２は、フリップフロップ回路ＤＦＦ３から受ける論理値”１”の信号を反転した信号（論理値”０”の信号）を、フリップフロップ回路ＤＦＦ５−ＤＦＦ８の端子Ｒに出力する。これにより、フリップフロップ回路ＤＦＦ５−ＤＦＦ８が初期状態にリセットされる。

また、フリップフロップ回路ＤＦＦ５がフリップフロップ回路ＤＦＦ１より先に論理値”１”の信号を記憶した場合、否定論理和回路ＮＯＲ２は、論理値”０”の信号をフリップフロップ回路ＤＦＦ３から受ける。そして、否定論理和回路ＮＯＲ２は、フリップフロップ回路ＤＦＦ３から受ける論理値”０”の信号を反転した信号（論理値”１”の信号）を、フリップフロップ回路ＤＦＦ５−ＤＦＦ８の端子Ｒに出力する。このため、フリップフロップ回路ＤＦＦ５−ＤＦＦ８に記憶された信号の論理値は、論理値”１”に維持される。

このように、否定論理和回路ＮＯＲ１、ＮＯＲ２は、複数のフリップフロップ回路ＤＦＦのうち、アサートされた制御信号ＣＣＮＴの論理値を記憶したフリップフロップ回路ＤＦＦ以外のフリップフロップ回路ＤＦＦの状態を初期状態に維持する。これにより、否定論理和回路ＮＯＲ１、ＮＯＲ２は、アサートされた制御信号ＣＣＮＴの論理値がフリップフロップ回路ＤＦＦ１−ＤＦＦ４、ＤＦＦ５−ＤＦＦ８のいずれかに記憶された後に、クロック選択信号ＣＳａ、ＣＳｂの論理値が変化することを抑止する。

すなわち、クロック検出部ＤＥＴは、クロック数が所定数に達したテストクロックＴＣＫを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳａ、ＣＳｂを生成した後の期間において、クロック選択信号ＣＳａ、ＣＳｂの論理値が変化することを防止できる。これにより、クロック検出部ＤＥＴは、クロック数が所定数に達したテストクロックＴＣＫを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳ（ＣＳａ、ＣＳｂ）を、クロック経路選択部ＳＥＬｃに安定して供給できる。

次に、クロック経路選択部ＳＥＬｃについて、クロック経路選択部ＳＥＬｃ２を例にして説明する。なお、クロック経路選択部ＳＥＬｃ３の構成および動作は、クロック経路選択部ＳＥＬｃ２と同一または同様である。クロック経路選択部ＳＥＬｃは、論理積回路ＡＮＤ４、ＡＮＤ５および論理和回路ＯＲ４を有する。論理積回路ＡＮＤ４、ＡＮＤ５は、２つの入力端子で受けた信号の論理積を演算し、演算結果を出力する。

論理積回路ＡＮＤ４の２つの入力端子は、端子ＴＣＫａおよびフリップフロップ回路ＤＦＦ４の出力端子Ｑにそれぞれ接続される。例えば、論理積回路ＡＮＤ４は、クロック検出部ＤＥＴのフリップフロップ回路ＤＦＦ４から受けたクロック選択信号ＣＳａと端子ＴＣＫａから受けた信号との論理積を演算し、演算結果を論理和回路ＯＲ３に出力する。

論理積回路ＡＮＤ５の２つの入力端子は、端子ＴＣＫｂおよびフリップフロップ回路ＤＦＦ８の出力端子Ｑにそれぞれ接続される。例えば、論理積回路ＡＮＤ５は、クロック検出部ＤＥＴのフリップフロップ回路ＤＦＦ８から受けたクロック選択信号ＣＳｂと端子ＴＣＫｂから受けた信号との論理積を演算し、演算結果を論理和回路ＯＲ３に出力する。

論理和回路ＯＲ３は、２つの入力端子で受けた信号（論理積回路ＡＮＤ４、ＡＮＤ５の出力信号）の論理和を演算し、演算結果を端子ＴＣＫｏに出力する。

例えば、端子ＴＣＫａ、ＴＣＫｂのうち、端子ＴＣＫａに接続されたクロック経路ＰＴｃ１０に故障が発生した場合、論理積回路ＡＮＤ４は、論理値”０”のクロック選択信号ＣＳａをクロック検出部ＤＥＴのフリップフロップ回路ＤＦＦ４から受ける。このため、論理積回路ＡＮＤ４は、端子ＴＣＫａに転送された信号の論理値に拘わらず、論理値”０”の信号を論理和回路ＯＲ３に出力する。

なお、論理積回路ＡＮＤ５は、端子ＴＣＫａ、ＴＣＫｂのうち、端子ＴＣＫａに接続された信号経路ＰＴｃ１０に故障が発生した場合、論理値”１”のクロック選択信号ＣＳｂをクロック検出部ＤＥＴのフリップフロップ回路ＤＦＦ８から受ける。このため、論理積回路ＡＮＤ５は、端子ＴＣＫｂに転送されたテストクロックＴＣＫｂを論理和回路ＯＲ３に出力する。

これにより、論理和回路ＯＲ３は、端子ＴＣＫａ、ＴＣＫｂのうち、端子ＴＣＫａに接続された信号経路ＰＴｃ１０に故障が発生した場合、端子ＴＣＫｂに転送されたテストクロックＴＣＫｂを端子ＴＣＫｏに出力する。

なお、クロック検出部ＤＥＴおよびクロック経路選択部ＳＥＬｃの構成は、図３に示す例に限定されない。例えば、カウンタＣＴ（ＣＴ１、ＣＴ２）は、カウンタ値の最上位ビットの論理値を論理積回路ＡＮＤ（ＡＮＤ１、ＡＮＤ２）に転送してもよいし、上位２ビットの論理値を論理積回路ＡＮＤ（ＡＮＤ１、ＡＮＤ２）に転送してもよい。すなわち、カウンタＣＴ（ＣＴ１、ＣＴ２）から論理積回路ＡＮＤ（ＡＮＤ１、ＡＮＤ２）に転送される家カウント値のビットは、上位３ビットに限定されない。

あるいは、クロック検出部ＤＥＴは、カウンタＣＴ１、ＣＴ２、論理積回路ＡＮＤ１、ＡＮＤ２の代わりに、所定の段数（所定数）のシフトレジスタを有してもよい。シフトレジスタは、端子ＲＳＴに転送されるリセット信号ＲＳＴが論理値”１”の場合、出力を論理値”０”にリセットする。例えば、カウンタＣＴ１の代わりに設けられるシフトレジスタは、テストクロックＴＣＫａに同期して動作する。そして、カウンタＣＴ１の代わりに設けられるシフトレジスタでは、初段のフリップフロップ回路の入力端子は論理値”１”に固定され、最終段のフリップフロップ回路の出力端子は論理和回路ＯＲ１の入力端子に接続される。また、カウンタＣＴ２の代わりに設けられるシフトレジスタは、テストクロックＴＣＫｂに同期して動作する。そして、カウンタＣＴ２の代わりに設けられるシフトレジスタでは、初段のフリップフロップ回路の入力端子は論理値”１”に固定され、最終段のフリップフロップ回路の出力端子は論理和回路ＯＲ２の入力端子に接続される。

図４は、図２に示した転送先切り替え部ＳＷＢの一例を示す。転送先切り替え部ＳＷＢ（ＳＷＢ１１、ＳＷＢ１２、ＳＷＢ２１、ＳＷＢ２２）は、論理積回路ＡＮＤ１０、ＡＮＤ１１およびインバータＩＮＶ１０を有する。論理積回路ＡＮＤ１０、ＡＮＤ１１は、２つの入力端子で受けた信号の論理積を演算し、演算結果を出力する。インバータＩＮＶ１０は、入力端子で受けた信号を反転した信号を出力する。

インバータＩＮＶ１０の入力端子は、端子ＳＣａに接続され、インバータＩＮＶ１０の出力端子は、論理積回路ＡＮＤ１０の２つの入力端子の一方に接続される。論理積回路ＡＮＤ１０の２つの入力端子の他方は、端子ＩＮ１０に接続され、論理積回路ＡＮＤ１０の出力端子は、端子ＯＵＴ１０に接続される。論理積回路ＡＮＤ１１の２つの入力端子は、端子ＩＮ１０、ＳＣａにそれぞれ接続され、論理積回路ＡＮＤ１１の出力端子は、端子ＯＵＴ１１に接続される。

例えば、転送先切り替え部ＳＷＢ１１、ＳＷＢ１２では、端子ＳＣａは、試験部ＴＡＰ１から制御信号ＳＣ１０を受ける。また、転送先切り替え部ＳＷＢ２１、ＳＷＢ２２では、端子ＳＣａは、試験部ＴＡＰ２から制御信号ＳＣ２０を受ける。端子ＳＣａで受けた制御信号が論理値”０”の場合、端子ＩＮ１０で受けた信号が端子ＯＵＴ１０から出力される。端子ＳＣａで受けた制御信号が論理値”１”の場合、端子ＩＮ１０で受けた信号が端子ＯＵＴ１１から出力される。

例えば、半導体チップＣＨＩＰ２では、転送先切り替え部ＳＷＢ２１の端子ＩＮ１０は、半導体チップＣＨＩＰ２の端子ＴＤＩ２１に接続される。また、端子ＯＵＴ１０は、試験部ＴＡＰ２のテスト入力端子（データＴＤＩを受ける端子）に接続され、端子ＯＵＴ１１は、半導体チップＣＨＩＰ２の端子ＴＤＩ２３に接続される。

図５は、図２に示した転送データ切り替え部ＳＷＣの一例を示す。転送データ切り替え部ＳＷＣ（ＳＷＣ１、ＳＷＣ２）は、論理積回路ＡＮＤ２０、ＡＮＤ２１、論理和回路ＯＲ２０およびインバータＩＮＶ２０を有する。論理積回路ＡＮＤ２０、ＡＮＤ２１は、２つの入力端子で受けた信号の論理積を演算し、演算結果を出力する。論理和回路ＯＲ２０は、２つの入力端子で受けた信号の論理和を演算し、演算結果を出力する。インバータＩＮＶ２０は、入力端子で受けた信号を反転した信号を出力する。

インバータＩＮＶ２０の入力端子は、端子ＳＣａに接続され、インバータＩＮＶ１０の出力端子は、論理積回路ＡＮＤ２０の２つの入力端子の一方に接続される。論理積回路ＡＮＤ２０の２つの入力端子の他方は、端子ＩＮ２０に接続される。論理積回路ＡＮＤ２１の２つの入力端子は、端子ＩＮ２１、ＳＣａにそれぞれ接続される。論理和回路ＯＲ２０の２つの入力端子は、論理積回路ＡＮＤ２０、ＡＮＤ２１の出力端子にそれぞれ接続され、論理和回路ＯＲ２０の出力端子は、端子ＯＵＴ２０に接続される。

例えば、転送データ切り替え部ＳＷＣ１では、端子ＳＣａは、試験部ＴＡＰ１から制御信号ＳＣ１０を受ける。また、転送データ切り替え部ＳＷＣ２では、端子ＳＣａは、試験部ＴＡＰ２から制御信号ＳＣ２０を受ける。端子ＳＣａで受けた制御信号が論理値”０”の場合、端子ＩＮ２０で受けた信号が端子ＯＵＴ２０から出力される。端子ＳＣａで受けた制御信号が論理値”１”の場合、端子ＩＮ２１で受けた信号が端子ＯＵＴ２０から出力される。

例えば、半導体チップＣＨＩＰ２では、転送データ切り替え部ＳＷＣ２の端子ＩＮ２０、ＩＮ２１は、試験部ＴＡＰ２のテスト出力端子（データＴＤＯが出力される端子）および半導体チップＣＨＩＰ２の端子ＴＤＯ２２にそれぞれ接続される。また、転送データ切り替え部ＳＷＣ２の端子ＯＵＴ２０は、半導体チップＣＨＩＰ２の端子ＴＤＯ２０に接続される。

図６は、図２に示した多数決選択部ＭＡＪの一例を示す。多数決選択部ＭＡＪ（ＭＡＪ２０、ＭＡＪ２１、ＭＡＪ３０、ＭＡＪ３１）は、論理積回路ＡＮＤ３０、ＡＮＤ３１、ＡＮＤ３２および論理和回路ＯＲ３０を有する。論理積回路ＡＮＤ３０、ＡＮＤ３１、ＡＮＤ３２は、２つの入力端子で受けた信号の論理積を演算し、演算結果を出力する。論理和回路ＯＲ３０は、３つの入力端子で受けた信号の論理和を演算し、演算結果を出力する。

論理積回路ＡＮＤ３０の２つの入力端子は、端子ＩＮ３０、ＩＮ３１にそれぞれ接続される。論理積回路ＡＮＤ３１の２つの入力端子は、端子ＩＮ３０、ＩＮ３２にそれぞれ接続される。論理積回路ＡＮＤ３２の２つの入力端子は、端子ＩＮ３１、ＩＮ３２にそれぞれ接続される。論理和回路ＯＲ３０の３つの入力端子は、論理積回路ＡＮＤ３０、ＡＮＤ３１、ＡＮＤ３２の出力端子にそれぞれ接続され、論理和回路ＯＲ３０の出力端子は、端子ＯＵＴ３０に接続される。

例えば、端子ＩＮ３０、ＩＮ３１で受けた信号が互いに同じ論理値の場合、端子ＩＮ３０、ＩＮ３１で受けた信号と同じ論理値の信号が端子ＯＵＴ３０から出力される。また、例えば、端子ＩＮ３０、ＩＮ３２で受けた信号が互いに同じ論理値の場合、端子ＩＮ３０、ＩＮ３２で受けた信号と同じ論理値の信号が端子ＯＵＴ３０から出力される。また、例えば、端子ＩＮ３１、ＩＮ３２で受けた信号が互いに同じ論理値の場合、端子ＩＮ３１、ＩＮ３２で受けた信号と同じ論理値の信号が端子ＯＵＴ３０から出力される。

例えば、半導体チップＣＨＩＰ２では、多数決選択部ＭＡＪ２０の端子ＩＮ３０、ＩＮ３１、ＩＮ３２は、端子ＴＲＳＴ２０、ＴＲＳＴ２１、ＴＲＳＴ２２にそれぞれ接続される。また、多数決選択部ＭＡＪ２０の端子ＯＵＴ３０は、転送先切り替え部ＳＷＢ２２の入力端子（図４に示した端子ＩＮ１０）に接続される。

図７は、図２に示した試験回路ＴＥＳＣ１の制御方法の一例を示す。なお、図７は、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のクロック経路ＰＴｃを設定する際の試験回路ＴＥＳＣ１の制御方法の一例を示す。図７のステップＳ１００−Ｓ１３０、Ｓ２００、Ｓ２２０、Ｓ２４０は、半導体チップＣＨＩＰ１に含まれる試験回路ＴＥＳＣ１の動作を示す。また、ステップＳ２１０、Ｓ２３０、Ｓ２５０、Ｓ２６０、Ｓ２７０は、半導体チップＣＨＩＰ２に含まれる試験回路ＴＥＳＣ１の動作を示す。図７に示す動作は、例えば、半導体装置ＳＥＭ１を試験するテスト装置により制御される。なお、図７に示す動作では、転送先切り替え部ＳＷＢの初期状態および転送データ切り替え部ＳＷＣの初期状態は内部転送状態である。

ステップＳ１００では、半導体チップＣＨＩＰ１は、試験部ＴＡＰの状態をリセットする信号ＴＲＳＴを、テストリセット端子ＴＲＳＴ１で受ける。例えば、テスト装置は、テストリセット端子ＴＲＳＴ１に供給する信号ＴＲＳＴをアサートする。これにより、アサートされた信号ＴＲＳＴが半導体チップＣＨＩＰ１の試験部ＴＡＰ１に転送され、半導体チップＣＨＩＰ１の試験部ＴＡＰ１の状態がリセットされる。

ステップＳ１１０では、半導体チップＣＨＩＰ１は、リセットを解除する信号ＴＲＳＴを、テストリセット端子ＴＲＳＴ１で受ける。例えば、テスト装置は、テストリセット端子ＴＲＳＴ１に供給している信号ＴＲＳＴをネゲートする。これにより、ネゲートされた信号ＴＲＳＴが半導体チップＣＨＩＰ１の試験部ＴＡＰ１に転送され、半導体チップＣＨＩＰ１の試験部ＴＡＰ１の状態をリセットする処理が終了する。

ステップＳ１２０では、半導体チップＣＨＩＰ１は、テスト装置から供給されるテストクロックＴＣＫを、テストクロック端子ＴＣＫ１で受ける。これにより、テストクロックＴＣＫが半導体チップＣＨＩＰ１の試験部ＴＡＰ１に転送される。

ステップＳ１３０では、半導体チップＣＨＩＰ１は、テスト装置から供給されるテストモードセレクトＴＭＳを、テストモードセレクト端子ＴＭＳ１で受ける。これにより、テストモードセレクトＴＭＳが半導体チップＣＨＩＰ１の試験部ＴＡＰ１に転送され、試験部ＴＡＰ１の状態（例えば、試験部ＴＡＰ１内のＴＡＰコントローラのモード）が決定する。

例えば、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ１の試験部ＴＡＰ１の状態を、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴを設定するための状態に設定する。これにより、半導体チップＣＨＩＰ１の切り替え部ＳＷＡ１、ＳＷＢ１１、ＳＷＢ１２、ＳＷＣ１は、通過状態に設定される。したがって、テスト装置から端子ＴＣＫ１、ＴＤＩ１、ＴＲＳＴ１、ＴＭＳ１で受ける信号ＴＣＫ、ＴＤＩ、ＴＲＳＴ、ＴＭＳは、半導体チップＣＨＩＰ２に転送される。

ステップＳ２００では、半導体チップＣＨＩＰ１は、試験部ＴＡＰの状態をリセットする信号ＴＲＳＴをテストリセット端子ＴＲＳＴ１で受け、受けた信号ＴＲＳＴを３つの信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４を用いて半導体チップＣＨＩＰ２に転送する。これにより、半導体チップＣＨＩＰ２は、ステップＳ２１０において、試験部ＴＡＰ２の状態をリセットする信号ＴＲＳＴを受ける。例えば、テスト装置は、テストリセット端子ＴＲＳＴ１に供給する信号ＴＲＳＴをアサートする。これにより、アサートされた信号ＴＲＳＴが半導体チップＣＨＩＰ１を介して半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送される。

ステップＳ２１０では、半導体チップＣＨＩＰ２は、試験部ＴＡＰの状態をリセットする信号ＴＲＳＴを端子ＴＲＳＴ２０、ＴＲＳＴ２１、ＴＲＳＴ２２で受ける。これにより、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２０は、３つの信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４をそれぞれ介して転送された信号ＴＲＳＴを受ける。そして、多数決選択部ＭＡＪ２０は、３つの信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４をそれぞれ介して転送された信号ＴＲＳＴの論理値のうち、転送先切り替え部ＳＷＢ２２に転送する信号の論理値を多数決論理に基づいて決定する。

これにより、試験部ＴＡＰの状態をリセットする信号ＴＲＳＴ（アサートされた信号ＴＲＳＴ）は、半導体チップＣＨＩＰ２の試験部ＴＡＰ２およびクロック検出部ＤＥＴ２に転送される。そして、半導体チップＣＨＩＰ２の試験部ＴＡＰ２の状態およびクロック検出部ＤＥＴ２の状態は、リセットされる。

ステップＳ２２０では、半導体チップＣＨＩＰ１は、リセットを解除する信号ＴＲＳＴをテストリセット端子ＴＲＳＴ１で受け、受けた信号ＴＲＳＴを３つの信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４を用いて半導体チップＣＨＩＰ２に転送する。これにより、半導体チップＣＨＩＰ２は、ステップＳ２３０において、リセットを解除する信号ＴＲＳＴを受ける。例えば、テスト装置は、テストリセット端子ＴＲＳＴ１に供給している信号ＴＲＳＴをネゲートする。これにより、ネゲートされた信号ＴＲＳＴが半導体チップＣＨＩＰ１を介して半導体チップＣＨＩＰ２の試験部ＴＡＰ２等に転送される。

ステップＳ２３０では、半導体チップＣＨＩＰ２は、リセットを解除する信号ＴＲＳＴを端子ＴＲＳＴ２０、ＴＲＳＴ２１、ＴＲＳＴ２２で受ける。これにより、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２０は、３つの信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４をそれぞれ介して転送された信号ＴＲＳＴを受ける。そして、多数決選択部ＭＡＪ２０は、３つの信号経路ＰＴ１２、ＰＴ１３、ＰＴ１４をそれぞれ介して転送された信号ＴＲＳＴの論理値のうち、転送先切り替え部ＳＷＢ２２に転送する信号の論理値を多数決論理に基づいて決定する。

これにより、リセットを解除する信号ＴＲＳＴ（ネゲートされた信号ＴＲＳＴ）は、半導体チップＣＨＩＰ２の試験部ＴＡＰ２およびクロック検出部ＤＥＴ２に転送される。そして、半導体チップＣＨＩＰ２の試験部ＴＡＰ２の状態およびクロック検出部ＤＥＴ２の状態をリセットする処理は、終了する。

ステップＳ２４０では、半導体チップＣＨＩＰ１は、テストクロック端子ＴＣＫ１に供給されているテストクロックＴＣＫを、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を用いて半導体チップＣＨＩＰ２に転送する。これにより、半導体チップＣＨＩＰ２は、ステップＳ２５０において、テストクロックＴＣＫを受ける。

ステップＳ２５０では、半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ１から転送されたテストクロックＴＣＫを端子ＴＣＫ２０、ＴＣＫ２１で受ける。これにより、テストクロックＴＣＫが半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２およびクロック経路選択部ＳＥＬｃ２に転送される。

ステップＳ２６０では、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２は、クロック選択信号ＣＳ２を生成する。例えば、クロック検出部ＤＥＴ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を介してそれぞれ受けるテストクロックＴＣＫのそれぞれのクロック数を計数する。そして、クロック検出部ＤＥＴ２は、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のいずれかを介して受けたテストクロックＴＣＫのクロック数が所定数に達した場合、所定数のクロックを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳ２を生成する。

このように、クロック検出部ＤＥＴ２は、クロック数が所定数に達したテストクロックＴＣＫを検出し、検出したテストクロックＴＣＫを伝達したクロック経路ＰＴｃを示すクロック選択信号ＣＳ２を生成する。なお、クロック経路ＰＴｃを示すクロック選択信号ＣＳ２が生成される前の期間（図３に示すクロック選択信号ＣＳａ、ＣＳｂが論理値”０”の期間）では、テストクロックＴＣＫは、クロック検出部ＤＥＴ２とクロック経路選択部ＳＥＬｃ２以外には伝達されない。

複数のクロック経路ＰＴｃ１０、ＰＴｃ１１のいずれかを介してクロック検出部ＤＥＴ２に転送されたテストクロックＴＣＫのクロック数が所定数に達した場合、試験回路ＴＥＳＣ１の動作は、ステップＳ２７０に移る。

ステップＳ２７０では、半導体チップＣＨＩＰ２のクロック経路選択部ＳＥＬｃ２は、クロック数が所定数に達したテストクロックＴＣＫを伝達するクロック経路ＰＴｃを選択する。例えば、クロック経路選択部ＳＥＬｃ２は、ステップＳ２６０で生成されたクロック選択信号ＣＳ２が示すクロック経路ＰＴｃを、半導体装置ＳＥＭ１を試験する際に使用するクロック経路ＰＴｃ（以下、テストクロック経路ＰＴｃとも称する）として選択する。

これにより、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテストクロック経路ＰＴｃが設定される。なお、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃの設定は、例えば、ステップＳ２７０の後に実行される。例えば、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ２の試験部ＴＡＰ２の状態を、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテスト経路ＰＴを設定するための状態に設定する。これにより、半導体チップＣＨＩＰ２の切り替え部ＳＷＡ２、ＳＷＢ２１、ＳＷＢ２２、ＳＷＣ２は、通過状態に設定される。

そして、テスト装置は、ステップＳ２００、Ｓ２２０、Ｓ２４０と同様の動作を半導体チップＣＨＩＰ１、ＣＨＩＰ２に実行させ、ステップＳ２１０、Ｓ２３０、Ｓ２５０、Ｓ２６０、Ｓ２７０と同様の動作を半導体チップＣＨＩＰ３に実行させる。これにより、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃが設定される。

複数の半導体チップＣＨＩＰ間のテストクロック経路ＰＴｃが設定された後、半導体装置ＳＥＭ１を試験するデータＴＤＩがテスト入力端子ＴＤＩ１に供給される。

例えば、半導体チップＣＨＩＰ１の試験部ＴＡＰ１を用いた試験では、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＢおよび転送データ切り替え部ＳＷＣを内部転送状態に設定する。半導体チップＣＨＩＰ２、ＣＨＩＰ３の試験部ＴＡＰにデータＴＤＩ等が転送されないため、半導体チップＣＨＩＰ２、ＣＨＩＰ３の試験部ＴＡＰが誤動作することを防止できる。また、半導体チップＣＨＩＰ１の試験部ＴＡＰ１から出力されるデータＴＤＯが他の半導体チップＣＨＩＰから転送されるデータＴＤＯと衝突することを防止できる。

半導体チップＣＨＩＰ２の試験部ＴＡＰ２を用いた試験では、例えば、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ１の切り替え部ＳＷＡ、ＳＷＢ、ＳＷＣを通過状態に設定する。さらに、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ２の転送先切り替え部ＳＷＢおよび転送データ切り替え部ＳＷＣを内部転送状態に設定する。半導体チップＣＨＩＰ１、ＣＨＩＰ３の試験部ＴＡＰにデータＴＤＩ等が転送されないため、半導体チップＣＨＩＰ１、ＣＨＩＰ３の試験部ＴＡＰが誤動作することを防止できる。また、半導体チップＣＨＩＰ２の試験部ＴＡＰ２から出力されるデータＴＤＯが他の半導体チップＣＨＩＰから転送されるデータＴＤＯと衝突することを防止できる。

半導体チップＣＨＩＰ３の試験部ＴＡＰを用いた試験では、例えば、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ１、ＣＨＩＰ２の切り替え部ＳＷＡ、ＳＷＢ、ＳＷＣを通過状態に設定する。半導体チップＣＨＩＰ１、ＣＨＩＰ２の試験部ＴＡＰにデータＴＤＩ等が転送されないため、半導体チップＣＨＩＰ１、ＣＨＩＰ２の試験部ＴＡＰが誤動作することを防止できる。また、半導体チップＣＨＩＰ３の試験部ＴＡＰ３から出力されるデータＴＤＯが他の半導体チップＣＨＩＰから転送されるデータＴＤＯと衝突することを防止できる。

なお、試験回路ＴＥＳＣ１の制御方法は、図７に示す例に限定されない。例えば、ステップＳ１１０の処理（リセット解除）は、ステップＳ１２０の処理（クロック供給）の後に実行されてもよい。また、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテストクロック経路ＰＴｃが設定された後で、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃが設定される前に、半導体チップＣＨＩＰ２の試験部ＴＡＰ２を用いた試験が実行されてもよい。

以上、図２から図７に示した実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、この実施形態では、クロック経路ＰＴｃ１０、ＰＴｃ１１の一方およびクロック経路ＰＴｃ２０、ＰＴｃ２１の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。これにより、故障箇所を迂回して不良を救済することができる。この結果、この実施形態では、半導体装置ＳＥＭ１の歩留まりを向上できる。

さらに、この実施形態では、試験回路ＴＥＳＣ１は、データＴＤＩ等の転送先を切り替える転送先切り替え部ＳＷＢと、データＴＤＯの転送元を切り替える転送データ切り替え部ＳＷＣとを有する。これにより、試験回路ＴＥＳＣ１は、複数の半導体チップＣＨＩＰの試験部ＴＡＰのうち、試験の対象となる半導体チップＣＨＩＰの試験部ＴＡＰにデータＴＤＩ等を供給できる。例えば、試験回路ＴＥＳＣ１は、複数の半導体チップＣＨＩＰの試験部ＴＡＰのうち、試験の対象となる半導体チップＣＨＩＰ以外の試験部ＴＡＰにデータＴＤＩ等が転送されることを防止できる。

また、この実施形態では、試験回路ＴＥＳＣ１は、通過状態（テストクロックＴＣＫを他の半導体チップＣＨＩＰに転送する状態）および非通過状態のいずれかに設定されるクロック転送切り替え部ＳＷＡを有する。これにより、この実施形態では、テストクロック経路ＰＴｃを設定する際に、動作対象のクロック検出部ＤＥＴにリセット信号ＴＲＳＴおよびテストクロックＴＣＫを適切に転送できる。

また、クロック検出部ＤＥＴ内の否定論理和回路ＮＯＲ１、ＮＯＲ２等は、アサートされた制御信号ＣＣＮＴの論理値がフリップフロップ回路ＤＦＦに記憶された後に、クロック選択信号ＣＳの論理値が変化することを抑止する。これにより、この実施形態では、クロック数が所定数に達したテストクロックＴＣＫを伝達するクロック経路ＰＴｃを示すクロック選択信号ＣＳを、クロック経路選択部ＳＥＬｃに安定して供給できる。

また、クロック検出部ＤＥＴは、複数のクロック経路ＰＴｃを介してそれぞれ受けるテストクロックＴＣＫのうち、クロック数が所定数に最初に達したテストクロックＴＣＫを検出する。これにより、例えば、クロック検出部ＤＥＴ２は、クロック経路ＰＴｃ１０、ＰＴｃ１１のいずれにも故障が発生しない場合でも、クロック経路ＰＴｃ１０、ＰＴｃ１１のうちの１つを示すクロック選択信号ＣＳ２を、クロック経路選択部ＳＥＬｃ２に転送できる。同様に、クロック検出部ＤＥＴ３は、クロック経路ＰＴｃ２０、ＰＴｃ２１のいずれにも故障が発生しない場合でも、クロック経路ＰＴｃ２０、ＰＴｃ２１のうちの１つを示すクロック選択信号ＣＳ３を、クロック経路選択部ＳＥＬｃ３に転送できる。

このため、この実施形態では、図３に示すクロック経路選択部ＳＥＬｃにおいて、端子ＴＣＫａ、ＴＣＫｂに転送されるテストクロックＴＣＫａ、ＴＣＫｂの論理和の結果がクロック経路選択部ＳＥＬｃから出力されることを防止できる。端子ＴＣＫａ、ＴＣＫｂに転送されるテストクロックＴＣＫａ、ＴＣＫｂの論理和の結果を示すクロック波形は、端子ＴＣＫａ、ＴＣＫｂに転送されるテストクロックＴＣＫａ、ＴＣＫｂの遅延時間のずれ等に起因して劣化するおそれがある。この実施形態では、クロック選択信号ＣＳａ、ＣＳｂの両方が論理値”１”に設定されることを防止できるため、クロック経路選択部ＳＥＬｃから出力されるテストクロックＴＣＫｏの波形が劣化することを防止できる。

図８は、試験回路および試験回路の制御方法の別の実施形態を示す。図１から図７で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。試験回路ＴＥＳＣ２は、複数の半導体チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）を含む半導体装置ＳＥＭ２を試験する。半導体装置ＳＥＭ２は、図２に示す試験回路ＴＥＳＣ１の代わりに試験回路ＴＥＳＣ２を有することを除いて、図２に示す半導体装置ＳＥＭ１と同一または同様である。

なお、図８では、図を見やすくするために、半導体チップＣＨＩＰ１、ＣＨＩＰ２の切り替え部ＳＷＢ、ＳＷＣと試験部ＴＡＰａとの間の信号線等の記載を省略している。

試験回路ＴＥＳＣ２では、図２に示す試験回路ＴＥＳＣ１からクロック転送切り替え部ＳＷＡ（ＳＡＷ１、ＳＷＡ２）および転送先切り替え部ＳＷＢ１２、ＳＷＢ２２が省かれる。また、試験回路ＴＥＳＣ２は、図２に示す試験部ＴＡＰ１、ＴＡＰ２、ＴＡＰ３の代わりに、試験部ＴＡＰａ１、ＴＡＰａ２、ＴＡＰａ３を有する。さらに、リセット選択部ＲＳＥＬが図２に示す試験回路ＴＥＳＣ１に追加される。試験回路ＴＥＳＣ２のその他の構成は、図２に示す試験回路ＴＥＳＣ１と同一または同様である。

試験回路ＴＥＳＣ２は、クロック検出部ＤＥＴ（ＤＥＴ２、ＤＥＴ３）、クロック経路選択部ＳＥＬｃ（ＳＥＬｃ２、ＳＥＬｃ３）、試験部ＴＡＰａ（ＴＡＰａ１−ＴＡＰａ３）、多数決選択部ＭＡＪ２１、ＭＡＪ３１およびリセット選択部ＲＳＥＬを有する。さらに、試験回路ＴＥＳＣ２は、転送先切り替え部ＳＷＢ（ＳＷＢ１１、ＳＷＢ２１）および転送データ切り替え部ＳＷＣ（ＳＷＣ１、ＳＷＣ２）を有する。

半導体チップＣＨＩＰ１の試験部ＴＡＰａ１は、信号ＲＳＴａ、ＴＲＳＴａを生成することを除いて、図１に示した試験部ＴＡＰ１と同一または同様である。信号ＲＳＴａは、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２の状態をリセットするリセット信号である。信号ＴＲＳＴａは、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２および半導体チップＣＨＩＰ３の試験部ＴＡＰａ３の両方の状態をリセットするリセット信号である。

半導体チップＣＨＩＰ２の試験部ＴＡＰａ２は、リセット信号ＲＳＴｂ、ＴＲＳＴｂを生成することを除いて、図１に示した試験部ＴＡＰ２と同一または同様である。信号ＲＳＴｂは、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ３の状態をリセットするリセット信号である。信号ＴＲＳＴｂは、半導体チップＣＨＩＰ３の試験部ＴＡＰａ３の状態をリセットするリセット信号である。半導体チップＣＨＩＰ３の試験部ＴＡＰａ３は、図１に示した試験部ＴＡＰ３と同一または同様である。

リセット選択部ＲＳＥＬは、テストリセット端子ＴＲＳＴ１に供給されるテストリセットＴＲＳＴ１（以下、リセット信号ＴＲＳＴ１とも称する）を受ける。さらに、リセット選択部ＲＳＥＬは、リセット信号ＲＳＴａ、ＴＲＳＴａを試験部ＴＡＰａ１から受け、リセット信号ＲＳＴｂ、ＴＲＳＴｂを試験部ＴＡＰａ２から受ける。そして、リセット選択部ＲＳＥＬは、試験部ＴＡＰａのリセットを制御するリセット信号ＴＲＳＴ１、ＴＲＳＴ２、ＴＲＳＴ３を試験部ＴＡＰａ１、ＴＡＰａ２、ＴＡＰａ３にそれぞれ転送する。また、リセット選択部ＲＳＥＬは、クロック検出部ＤＥＴのリセットを制御するリセット信号ＲＳＴ２、ＲＳＴ３をクロック検出部ＤＥＴ２、ＤＥＴ３にそれぞれ転送する。リセット選択部ＲＳＥＬの詳細は、図９で説明する。

なお、試験回路ＴＥＳＣ２の構成は、図８に示す例に限定されない。例えば、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達されるクロック経路ＰＴｃ（ＰＴｃ１０、ＰＴｃ１１等）は、３本以上のクロック経路で冗長化されてもよい。また、例えば、試験回路ＴＥＳＣ３は、２つの半導体チップＣＨＩＰが積層された半導体装置ＳＥＭ（半導体チップＣＨＩＰ２が省かれた半導体装置ＳＥＭ２）に内蔵されてもよい。あるいは、試験回路ＴＥＳＣ２は、４つ以上の半導体チップＣＨＩＰが積層された半導体装置ＳＥＭに内蔵されてもよい。

例えば、半導体チップＣＨＩＰ３上に半導体チップＣＨＩＰが配置される場合、試験部ＴＡＰａ３は、試験部ＴＡＰａ１、ＴＡＰａ２と同様に、２つのリセット信号を生成する。この場合、試験部ＴＡＰａ３で生成される２つのリセット信号は、半導体チップＣＨＩＰ３上に配置された半導体チップＣＨＩＰのクロック検出部ＤＥＴおよび試験部ＴＡＰａの状態をそれぞれリセットするリセット信号である。

図９は、図８に示したリセット選択部ＲＳＥＬの一例を示す。リセット選択部ＲＳＥＬは、端子ＲＳＴａ、ＴＲＳＴ、ＴＲＳＴａ、ＴＲＳＴｂを有する。また、リセット選択部ＲＳＥＬは、多数決選択部ＭＡＪ２０、ＭＡＪ２２、ＭＡＪ２３、ＭＡＪ３０、ＭＡＪ３２、ＭＡＪ３３、ＭＡＪ３４と、論理和回路ＯＲ２００、ＯＲ２０２、ＯＲ３００、ＯＲ３０２とを有する。

端子ＲＳＴａ１０−ＲＳＴａ１２、ＴＲＳＴ１０−ＴＲＳＴ１２、ＴＲＳＴａ１０−ＴＲＳＴａ１２は、半導体チップＣＨＩＰ１の裏面に配置される。端子ＲＳＴａ２０−ＲＳＴａ２２、ＴＲＳＴ２０−ＴＲＳＴ２２、ＴＲＳＴａ２０−ＴＲＳＴａ２２は、半導体チップＣＨＩＰ２の表面に配置される。端子ＲＳＴａ１０−ＲＳＴａ１２、ＴＲＳＴ１０−ＴＲＳＴ１２、ＴＲＳＴａ１０−ＴＲＳＴａ１２は、端子ＲＳＴａ２０−ＲＳＴａ２２、ＴＲＳＴ２０−ＴＲＳＴ２２、ＴＲＳＴａ２０−ＴＲＳＴａ２２とバンプ等を介してそれぞれ接続される。

端子ＲＳＴｂ２０−ＲＳＴｂ２２、ＴＲＳＴ２３−ＴＲＳＴ２５、ＴＲＳＴａ２３−ＴＲＳＴａ２５、ＴＲＳＴｂ２０−ＴＲＳＴｂ２２は、半導体チップＣＨＩＰ２の裏面に配置される。端子ＲＳＴｂ３０−ＲＳＴｂ３２、ＴＲＳＴ３０−ＴＲＳＴ３２、ＴＲＳＴａ３０−ＴＲＳＴａ３２、ＴＲＳＴｂ３０−ＴＲＳＴｂ３２は、半導体チップＣＨＩＰ３の表面に配置される。端子ＲＳＴｂ２０−ＲＳＴｂ２２は、端子ＲＳＴｂ３０−ＲＳＴｂ３２とバンプ等を介してそれぞれ接続される。また、端子ＴＲＳＴ２３−ＴＲＳＴ２５、ＴＲＳＴａ２３−ＴＲＳＴａ２５、ＴＲＳＴｂ２０−ＴＲＳＴｂ２２は、端子ＴＲＳＴ３０−ＴＲＳＴ３２、ＴＲＳＴａ３０−ＴＲＳＴａ３２、ＴＲＳＴｂ３０−ＴＲＳＴｂ３２とバンプ等を介してそれぞれ接続される。

多数決選択部ＭＡＪ２０、ＭＡＪ２２、ＭＡＪ２３および論理和回路ＯＲ２００、ＯＲ２０２は、半導体チップＣＨＩＰ２内に配置される。多数決選択部ＭＡＪ２０、ＭＡＪ２２、ＭＡＪ２３は、図２に示した多数決選択部ＭＡＪ２０と同一または同様である。

多数決選択部ＭＡＪ２０は、３つの端子ＴＲＳＴ２０−ＴＲＳＴ２２に伝達されたリセット信号ＴＲＳＴ１を３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ２０は、３つの入力信号（リセット信号ＴＲＳＴ１）の論理値のうち、論理和回路ＯＲ２００、ＯＲ２０２および端子ＴＲＳＴ２３−ＴＲＳＴ２５に転送するリセット信号ＴＲＳＴ１の論理値を多数決論理に基づいて決定する。

なお、端子ＴＲＳＴ２０−ＴＲＳＴ２２は、信号経路ＰＴ１２−ＰＴ１４を介して端子ＴＲＳＴ１０−ＴＲＳＴ１２に接続される。また、端子ＴＲＳＴ１０−ＴＲＳＴ１２は、テストリセット端子ＴＲＳＴ１および試験部ＴＡＰａ１に接続される。すなわち、テストリセット端子ＴＲＳＴ１に供給されるリセット信号ＴＲＳＴ１は、端子ＴＲＳＴ１０−ＴＲＳＴ１２および試験部ＴＡＰａ１に転送される。

多数決選択部ＭＡＪ２２は、３つの端子ＲＳＴａ２０−ＲＳＴａ２２に伝達されたリセット信号ＲＳＴａを３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ２２は、３つの入力信号（リセット信号ＲＳＴａ）の論理値のうち、論理和回路ＯＲ２００に転送するリセット信号ＲＳＴａの論理値を多数決論理に基づいて決定する。なお、端子ＲＳＴａ２０−ＲＳＴａ２２は、信号経路ＰＴｒ１０−ＰＴｒ１２を介して端子ＲＳＴａ１０−ＲＳＴａ１２に接続される。また、端子ＲＳＴａ１０−ＲＳＴａ１２は、試験部ＴＡＰａ１で生成されたリセット信号ＲＳＴａを受ける。

多数決選択部ＭＡＪ２３は、３つの端子ＴＲＳＴａ２０−ＴＲＳＴａ２２に伝達されたリセット信号ＴＲＳＴａを３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ２３は、３つの入力信号（リセット信号ＴＲＳＴａ）の論理値のうち、論理和回路ＯＲ２０２および端子ＴＲＳＴａ２３−ＴＲＳＴａ２５に転送するリセット信号ＴＲＳＴａの論理値を多数決論理に基づいて決定する。なお、端子ＴＲＳＴａ２０−ＴＲＳＴａ２２は、信号経路ＰＴｒ１３−ＰＴｒ１５を介して端子ＴＲＳＴａ１０−ＴＲＳＴａ１２に接続される。また、端子ＴＲＳＴａ１０−ＴＲＳＴａ１２は、試験部ＴＡＰａ１で生成されたリセット信号ＴＲＳＴａを受ける。

論理和回路ＯＲ２００は、多数決選択部ＭＡＪ２０から受けるリセット信号ＴＲＳＴ１と多数決選択部ＭＡＪ２２から受けるリセット信号ＲＳＴａとの論理和を演算し、演算結果をリセット信号ＲＳＴ２としてクロック検出部ＤＥＴ２に出力する。

論理和回路ＯＲ２０２は、多数決選択部ＭＡＪ２０から受けるリセット信号ＴＲＳＴ１と多数決選択部ＭＡＪ２３から受けるリセット信号ＴＲＳＴａとの論理和を演算し、演算結果をリセット信号ＴＲＳＴ２として試験部ＴＡＰａ２に出力する。

多数決選択部ＭＡＪ３０、ＭＡＪ３２、ＭＡＪ３３、ＭＡＪ３４および論理和回路ＯＲ３００、ＯＲ３０２は、半導体チップＣＨＩＰ３内に配置される。多数決選択部ＭＡＪ３０、ＭＡＪ３２、ＭＡＪ３３、ＭＡＪ３４は、図２に示した多数決選択部ＭＡＪ３０と同一または同様である。

多数決選択部ＭＡＪ３０は、３つの端子ＴＲＳＴ３０−ＴＲＳＴ３２に伝達されたリセット信号ＴＲＳＴ１を３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ３０は、３つの入力信号（リセット信号ＴＲＳＴ１）の論理値のうち、論理和回路ＯＲ３００、ＯＲ３０２に転送するリセット信号ＴＲＳＴ１の論理値を多数決論理に基づいて決定する。なお、端子ＴＲＳＴ３０−ＴＲＳＴ３２は、信号経路ＰＴ２２−ＰＴ２４を介して端子ＴＲＳＴ２３−ＴＲＳＴ２５に接続される。

多数決選択部ＭＡＪ３２は、３つの端子ＲＳＴｂ３０−ＲＳＴｂ３２に伝達されたリセット信号ＲＳＴｂを３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ３２は、３つの入力信号（リセット信号ＲＳＴｂ）の論理値のうち、論理和回路ＯＲ３００に転送するリセット信号ＲＳＴｂの論理値を多数決論理に基づいて決定する。なお、端子ＲＳＴｂ３０−ＲＳＴｂ３２は、信号経路ＰＴｒ１６−ＰＴｒ１７を介して端子ＲＳＴｂ２０−ＲＳＴｂ２２に接続される。また、端子ＲＳＴｂ２０−ＲＳＴｂ２２は、試験部ＴＡＰａ２で生成されたリセット信号ＲＳＴｂを受ける。

多数決選択部ＭＡＪ３３は、３つの端子ＴＲＳＴａ３０−ＴＲＳＴａ３２に伝達されたリセット信号ＴＲＳＴａを３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ３３は、３つの入力信号（リセット信号ＴＲＳＴａ）の論理値のうち、論理和回路ＯＲ３００、ＯＲ３０２に転送するリセット信号ＴＲＳＴａの論理値を多数決論理に基づいて決定する。なお、端子ＴＲＳＴａ３０−ＴＲＳＴａ３２は、信号経路ＰＴｒ１９−ＰＴｒ２１を介して端子ＴＲＳＴａ２３−ＴＲＳＴａ２５に接続される。

多数決選択部ＭＡＪ３４は、３つの端子ＴＲＳＴｂ３０−ＴＲＳＴｂ３２に伝達されたリセット信号ＴＲＳＴｂを３つの入力信号としてそれぞれ受ける。そして、多数決選択部ＭＡＪ３４は、３つの入力信号（リセット信号ＴＲＳＴｂ）の論理値のうち、論理和回路ＯＲ３０２に転送するリセット信号ＴＲＳＴｂの論理値を多数決論理に基づいて決定する。なお、端子ＴＲＳＴｂ３０−ＴＲＳＴｂ３２は、信号経路ＰＴｒ２２−ＰＴｒ２４を介して端子ＴＲＳＴｂ２０−ＴＲＳＴｂ２２に接続される。また、端子ＴＲＳＴｂ２０−ＴＲＳＴｂ２２は、試験部ＴＡＰａ２で生成されたリセット信号ＴＲＳＴｂを受ける。

論理和回路ＯＲ３００は、多数決選択部ＭＡＪ３０から受けるリセット信号ＴＲＳＴ１と多数決選択部ＭＡＪ３２から受けるリセット信号ＲＳＴａと多数決選択部ＭＡＪ３３から受けるリセット信号ＴＲＳＴａとの論理和を演算する。そして、論理和回路ＯＲ３００は、演算結果をリセット信号ＲＳＴ３としてクロック検出部ＤＥＴ３に出力する。

論理和回路ＯＲ３０２は、多数決選択部ＭＡＪ３０から受けるリセット信号ＴＲＳＴ１と多数決選択部ＭＡＪ３３から受けるリセット信号ＴＲＳＴａと多数決選択部ＭＡＪ３４から受けるリセット信号ＴＲＳＴｂとの論理和を演算する。そして、論理和回路ＯＲ３０２は、演算結果をリセット信号ＴＲＳＴ３として試験部ＴＡＰａ３に出力する。

このように、試験回路ＴＥＳＣ２は、クロック検出部ＤＥＴに対するリセットと、試験部ＴＡＰａに対するリセットとを分けて制御できる。

なお、リセット選択部ＲＳＥＬの構成は、図９に示す例に限定されない。例えば、半導体チップＣＨＩＰ３上に半導体チップＣＨＩＰが配置される場合、半導体チップＣＨＩＰ３は、半導体チップＣＨＩＰ２と同様に、リセット信号ＴＲＳＴ１等を半導体チップＣＨＩＰ３上に配置された半導体チップＣＨＩＰに転送する。半導体チップＣＨＩＰ３上に配置された半導体チップＣＨＩＰに転送されるリセット信号は、例えば、試験部ＴＡＰａ３で生成される２つのリセット信号と、リセット信号ＴＲＳＴ１、ＴＲＳＴａ、ＴＲＳＴｂである。

また、リセット選択部ＲＳＥＬは、多数決選択部ＭＡＪ２０の出力信号（リセット信号ＴＲＳＴ１）の代わりに、論理和回路ＯＲ２０２の出力信号（リセット信号ＴＲＳＴ２）を端子ＴＲＳＴ２３−ＴＲＳＴ２５に転送してもよい。この場合、多数決選択部ＭＡＪ３３、端子ＴＲＳＴａ２３−ＴＲＳＴａ２５、ＴＲＳＴａ３０−ＴＲＳＴａ３２等は、省かれる。したがって、半導体チップＣＨＩＰ間の信号経路ＰＴを削減することができる。例えば、４つ半導体チップＣＨＩＰが積層される場合、半導体チップＣＨＩＰ３上に配置された半導体チップＣＨＩＰに転送されるリセット信号は、試験部ＴＡＰａ３で生成される２つのリセット信号と、リセット信号ＴＲＳＴ３である。

図１０は、図８に示した試験回路ＴＥＳＣ２のリセット状態の一例を示す。なお、図１０は、半導体チップＣＨＩＰ１、ＣＨＩＰ２のリセット状態の一例を示す。また、図１０に示すリセット信号ＴＲＳＴ１、ＲＳＴａ、ＴＲＳＴａの項目は、各リセット状態でのリセット信号ＴＲＳＴ１、ＲＳＴａ、ＴＲＳＴａの論理値の一例を示す。図１０に示す符号”−”は、論理値”０”または論理値”１”のいずれでもよいことを示す。なお、図１０では、論理値”０”はリセット解除を示し、論理値”１”はリセットを示す。図１０に示すリセット信号ＲＳＴａ、ＴＲＳＴａの論理値は、試験部ＴＡＰａ１内のＴＡＰコントローラにより設定される。

第１リセット状態では、リセット信号ＴＲＳＴ１が論理値”１”に設定され、全ての半導体チップＣＨＩＰは、リセットされる。

第２リセット状態では、リセット信号ＴＲＳＴ１が論理値”０”に設定され、半導体チップＣＨＩＰ１に対するリセットは解除される。また、第２リセット状態では、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２および試験部ＴＡＰａ２は、両方ともリセットされる。例えば、試験部ＴＡＰａ１内のＴＡＰコントローラのモードが第２リセット状態を含むモードに設定された場合、リセット信号ＲＳＴａ、ＴＲＳＴａは、両方とも論理値”１”に設定される。

第３リセット状態では、リセット信号ＴＲＳＴ１が論理値”０”に設定され、半導体チップＣＨＩＰ１に対するリセットは解除される。また、第３リセット状態では、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２に対するリセットは解除され、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２はリセットされる。例えば、試験部ＴＡＰａ１内のＴＡＰコントローラのモードが第３リセット状態を含むモードに設定された場合、リセット信号ＲＳＴａ、ＴＲＳＴａは、論理値”０”および論理値”１”にそれぞれ設定される。

第４リセット状態では、リセット信号ＴＲＳＴ１が論理値”０”に設定され、半導体チップＣＨＩＰ１に対するリセットは解除される。また、第４リセット状態では、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２および試験部ＴＡＰａ２に対するリセットは両方とも解除される。例えば、試験部ＴＡＰａ１内のＴＡＰコントローラのモードが第４リセット状態を含むモードに設定された場合、リセット信号ＲＳＴａ、ＴＲＳＴａは、両方とも論理値”０”に設定される。

なお、半導体チップＣＨＩＰ３のリセット状態は、リセット信号ＴＲＳＴ１、ＲＳＴａ、ＴＲＳＴａが論理値”０”に設定され場合、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２内のＴＡＰコントローラのモードに応じて設定される。以下、リセット信号ＴＲＳＴ１、ＲＳＴａ、ＴＲＳＴａが論理値”０”に設定され場合における半導体チップＣＨＩＰ３のリセット状態の例を説明する。

試験部ＴＡＰａ２内のＴＡＰコントローラのモードが第２リセット状態を含むモードに設定された場合、リセット信号ＲＳＴｂ、ＴＲＳＴｂは、両方とも論理値”１”に設定される。この場合、半導体チップＣＨＩＰ１、ＣＨＩＰ２に対するリセットは解除され、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ２および試験部ＴＡＰａ２は、両方ともリセットされる。

また、試験部ＴＡＰａ２内のＴＡＰコントローラのモードが第３リセット状態を含むモードに設定された場合、リセット信号ＲＳＴｂ、ＴＲＳＴｂは、論理値”０”および論理値”１”にそれぞれ設定される。この場合、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ３に対するリセットは解除され、半導体チップＣＨＩＰ３の試験部ＴＡＰａ３はリセットされる。

試験部ＴＡＰａ２内のＴＡＰコントローラのモードが第４リセット状態を含むモードに設定された場合、リセット信号ＲＳＴｂ、ＴＲＳＴｂは、両方とも論理値”０”に設定される。この場合、半導体チップＣＨＩＰ３のクロック検出部ＤＥＴ２および試験部ＴＡＰａ２に対するリセットは両方とも解除される。すなわち、半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３に対するリセットは、全て解除される。

図１１は、図８に示した試験回路ＴＥＳＣ２の制御方法の一例を示す。なお、図１１は、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のクロック経路ＰＴｃを設定する際の試験回路ＴＥＳＣ２の制御方法の一例を示す。図１１のステップＳ１００−Ｓ１３０、Ｓ２００ａ、Ｓ２２０ａ、Ｓ２４０、Ｓ２７２、Ｓ２８０は、半導体チップＣＨＩＰ１に含まれる試験回路ＴＥＳＣ２の動作を示す。また、ステップＳ２１０ａ、Ｓ２３０ａ、Ｓ２５０、Ｓ２６０、Ｓ２７０、Ｓ２９０は、半導体チップＣＨＩＰ２に含まれる試験回路ＴＥＳＣ２の動作を示す。図１１に示す動作は、例えば、半導体装置ＳＥＭ２を試験するテスト装置により制御される。

図１１に示す動作では、図７に示すステップＳ２００、Ｓ２１０、Ｓ２２０、Ｓ２３０の処理の代わりに、ステップＳ２００ａ、Ｓ２１０ａ、Ｓ２２０ａ、Ｓ２３０ａの処理が実行される。また、図１１に示す動作では、ステップＳ１１０の処理（リセット解除）は図７に示すステップＳ１２０（図１１では、ステップＳ１０２）の処理（クロック供給）の後に実行され、ステップＳ２８０、Ｓ２９０が図７に示す動作に追加される。図７で説明した動作と同一または同様の動作については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。

ステップＳ１００では、半導体チップＣＨＩＰ１は、半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３の状態をリセットするリセット信号ＴＲＳＴ１を、テストリセット端子ＴＲＳＴ１で受ける。これにより、半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３は、リセットされる。

ステップＳ１０２では、半導体チップＣＨＩＰ１は、テスト装置から供給されるテストクロックＴＣＫを、テストクロック端子ＴＣＫ１で受ける。

ステップＳ１１０では、半導体チップＣＨＩＰ１は、リセットを解除するリセット信号ＴＲＳＴを、テストリセット端子ＴＲＳＴ１で受ける。これにより、半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３に対するリセットは、解除される。

ステップＳ１３０では、半導体チップＣＨＩＰ１は、テスト装置から供給されるテストモードセレクトＴＭＳを、テストモードセレクト端子ＴＭＳ１で受ける。

ステップＳ２００ａでは、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１は、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２およびクロック制御部ＤＥＴ２の状態をそれぞれリセットするリセット信号ＴＲＳＴａ、ＲＳＴａを半導体チップＣＨＩＰ２に転送する。

例えば、テスト装置は、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１内のＴＡＰコントローラのモードを、テストモードセレクトＴＭＳを用いて、図１０に示した第２リセット状態を含むモードに設定する。これにより、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２の状態をリセットするリセット信号ＴＲＳＴａは、半導体チップＣＨＩＰ１から信号経路ＰＴｒ１３、ＰＴｒ１４、ＰＴｒ１５を介して半導体チップＣＨＩＰ２に転送される。また、半導体チップＣＨＩＰ２のクロック制御部ＤＥＴ２の状態をリセットするリセット信号ＲＳＴａは、半導体チップＣＨＩＰ１から信号経路ＰＴｒ１０、ＰＴｒ１１、ＰＴｒ１２を介して半導体チップＣＨＩＰ２に転送される。

ステップＳ２１０ａでは、半導体チップＣＨＩＰ２は、試験部ＴＡＰａ２およびクロック制御部ＤＥＴ２の状態をそれぞれリセットするリセット信号ＴＲＳＴａ、ＲＳＴａを半導体チップＣＨＩＰ１から受ける。

これにより、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２３は、３つの信号経路ＰＴｒ１３、ＰＴｒ１４、ＰＴｒ１５をそれぞれ介して転送されたリセット信号ＴＲＳＴａを受ける。そして、多数決選択部ＭＡＪ２３は、３つの信号経路ＰＴｒ１３、ＰＴｒ１４、ＰＴｒ１５をそれぞれ介して転送されたリセット信号ＴＲＳＴａの論理値のうち、論理和回路ＯＲ２０２等に転送する信号の論理値を多数決論理に基づいて決定する。これにより、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２は、リセットされる。

また、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２２は、３つの信号経路ＰＴｒ１０、ＰＴｒ１１、ＰＴｒ１２をそれぞれ介して転送されたリセット信号ＲＳＴａを受ける。そして、多数決選択部ＭＡＪ２２は、３つの信号経路ＰＴｒ１０、ＰＴｒ１１、ＰＴｒ１２をそれぞれ介して転送されたリセット信号ＲＳＴａの論理値のうち、論理和回路ＯＲ２００に転送する信号の論理値を多数決論理に基づいて決定する。これにより、半導体チップＣＨＩＰ２のクロック制御部ＤＥＴ２は、リセットされる。

ステップＳ２２０ａでは、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１は、半導体チップＣＨＩＰ２のクロック制御部ＤＥＴ２に対するリセットを解除するリセット信号ＲＳＴａを半導体チップＣＨＩＰ２に転送する。

例えば、テスト装置は、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１内のＴＡＰコントローラのモードを、テストモードセレクトＴＭＳを用いて、図１０に示した第３リセット状態を含むモードに設定する。これにより、半導体チップＣＨＩＰ２のクロック制御部ＤＥＴ２に対するリセットを解除するリセット信号ＲＳＴａは、半導体チップＣＨＩＰ１から信号経路ＰＴｒ１０、ＰＴｒ１１、ＰＴｒ１２を介して半導体チップＣＨＩＰ２に転送される。なお、リセット信号ＴＲＳＴａは、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２の状態をリセットする状態（例えば、論理値”１”）に維持される。

ステップＳ２３０ａでは、半導体チップＣＨＩＰ２は、クロック制御部ＤＥＴ２に対するリセットを解除するリセット信号ＲＳＴａを半導体チップＣＨＩＰ１から受ける。これにより、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２２は、３つの信号経路ＰＴｒ１０、ＰＴｒ１１、ＰＴｒ１２をそれぞれ介して転送されたリセット信号ＲＳＴａを受ける。そして、多数決選択部ＭＡＪ２２は、３つの信号経路ＰＴｒ１０、ＰＴｒ１１、ＰＴｒ１２をそれぞれ介して転送されたリセット信号ＲＳＴａの論理値のうち、論理和回路ＯＲ２００に転送する信号の論理値を多数決論理に基づいて決定する。

これにより、半導体チップＣＨＩＰ２のクロック制御部ＤＥＴ２に対するリセットは解除される。すなわち、クロック制御部ＤＥＴ２の状態をリセットする処理は、終了する。なお、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に対するリセットは継続される。

ステップＳ２４０では、半導体チップＣＨＩＰ１は、テストクロック端子ＴＣＫ１に供給されているテストクロックＴＣＫを、複数のクロック経路ＰＴｃ１０、ＰＴｃ１１を用いて半導体チップＣＨＩＰ２に転送する。

ステップＳ２５０では、半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ１から転送されたテストクロックＴＣＫを端子ＴＣＫ２０、ＴＣＫ２１で受ける。

ステップＳ２６０では、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２は、クロック選択信号ＣＳ２を生成する。

ステップＳ２７０では、半導体チップＣＨＩＰ２のクロック経路選択部ＳＥＬｃ２は、クロック数が所定数に達したテストクロックＴＣＫを伝達するクロック経路ＰＴｃを選択する。これにより、テストクロックＴＣＫは、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に供給される。

ステップＳ２７２では、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１は、半導体チップＣＨＩＰ２のクロック経路選択部ＳＥＬｃ２によるクロック経路選択（ステップＳ２７０）が終了するまでステップＳ２８０の実行を待機する。例えば、テスト装置は、テストクロック端子ＴＣＫ１に供給するテストクロックＴＣＫのクロック数（リセット後のクロック数）が所定数に達するまで、テストモードセレクトＴＭＳの送信を待機する。

ステップＳ２８０では、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１は、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に対するリセットを解除するリセット信号ＴＲＳＴａを半導体チップＣＨＩＰ２に転送する。

例えば、テスト装置は、テストクロックＴＣＫのクロック数が所定数に達した後、半導体チップＣＨＩＰ１の試験部ＴＡＰａ１内のＴＡＰコントローラのモードを、テストモードセレクトＴＭＳを用いて、図１０に示した第４リセット状態を含むモードに設定する。

これにより、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に対するリセットを解除するリセット信号ＴＲＳＴａは、半導体チップＣＨＩＰ１から信号経路ＰＴｒ１３、ＰＴｒ１４、ＰＴｒ１５を介して半導体チップＣＨＩＰ２に転送される。なお、リセット信号ＲＳＴａは、半導体チップＣＨＩＰ２のクロック検出部ＤＥＴ２に対するリセットを解除する状態（例えば、論理値”０”）に維持される。

ステップＳ２９０では、半導体チップＣＨＩＰ２は、試験部ＴＡＰａ２に対するリセットを解除するリセット信号ＴＲＳＴａを半導体チップＣＨＩＰ１から受ける。これにより、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２３は、３つの信号経路ＰＴｒ１３、ＰＴｒ１４、ＰＴｒ１５をそれぞれ介して転送されたリセット信号ＴＲＳＴａを受ける。

そして、多数決選択部ＭＡＪ２３は、３つの信号経路ＰＴｒ１３、ＰＴｒ１４、ＰＴｒ１５をそれぞれ介して転送されたリセット信号ＴＲＳＴａの論理値のうち、論理和回路ＯＲ２０２等に転送する信号の論理値を多数決論理に基づいて決定する。これにより、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に対するリセットは解除される。すなわち、試験部ＴＡＰａ２の状態をリセットする処理は、終了する。

このように、半導体チップＣＨＩＰ１は、試験部ＴＡＰａ２をリセットするリセット信号ＴＲＳＴａとクロック検出部ＤＥＴ２をリセットするリセット信号ＲＳＴａとを分けて、半導体チップＣＨＩＰ２に送信する。これにより、試験回路ＴＥＳＣ２は、試験部ＴＡＰａ２に対するリセットが解除されてから、試験部ＴＡＰａ２にテストクロックＴＣＫが供給されるまでの時間を、試験回路ＴＥＳＣ１に比べて短くできる。

ここで、試験部ＴＡＰａ２のリセットが解除された期間では、テストクロックＴＣＫが試験部ＴＡＰａ２に供給されない場合、試験部ＴＡＰａ２の動作が不安定になるおそれがある。図１１に示す動作では、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテストクロック経路ＰＴｃは、試験部ＴＡＰａ２のリセットが解除される前に設定される。すなわち、試験部ＴＡＰａ２は、リセットが解除される前にテストクロックＴＣＫを受ける。これにより、この実施形態では、試験部ＴＡＰａ２の動作が不安定になることを防止できる。

なお、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃの設定は、例えば、ステップＳ２９０の後に実行される。この場合、テスト装置は、ステップＳ２００ａ、Ｓ２２０ａ、Ｓ２４０、Ｓ２７２、Ｓ２８０と同様の動作を半導体チップＣＨＩＰ２に実行させる。また、テスト装置は、ステップＳ２１０ａ、Ｓ２３０ａ、Ｓ２５０、Ｓ２６０、Ｓ２７０、Ｓ２９０と同様の動作を半導体チップＣＨＩＰ３に実行させる。

例えば、ステップＳ２００ａと同様の動作として、テスト装置は、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２内のＴＡＰコントローラのモードを、テストモードセレクトＴＭＳを用いて、図１０に示した第２リセット状態を含むモードに設定する。そして、テスト装置は、ステップＳ２１０ａ、Ｓ２２０ａ、Ｓ２３０ａ、Ｓ２４０−Ｓ２９０と同様の動作を試験回路ＴＥＳＣ２に順次実行させる。これにより、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃが設定される。

複数の半導体チップＣＨＩＰ間のテストクロック経路ＰＴｃが設定された後、半導体装置ＳＥＭ２を試験するデータＴＤＩがテスト入力端子ＴＤＩ１に供給される。なお、試験回路ＴＥＳＣ２の制御方法は、図１１に示す例に限定されない。

以上、図８から図１１に示した実施形態においても、図２から図７に示した実施形態と同様の効果を得ることができる。例えば、この実施形態では、クロック経路ＰＴｃ１０、ＰＴｃ１１の一方およびクロック経路ＰＴｃ２０、ＰＴｃ２１の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。これにより、故障箇所を迂回して不良を救済することができる。この結果、この実施形態では、半導体装置ＳＥＭ３の歩留まりを向上できる。

さらに、この実施形態では、試験回路ＴＥＳＣ２は、クロック検出部ＤＥＴに対するリセットと、試験部ＴＡＰａに対するリセットとを分けて制御する。これにより、試験回路ＴＥＳＣ２は、試験部ＴＡＰａに対するリセットが解除される前に、試験部ＴＡＰａにテストクロックＴＣＫを供給できる。この結果、この実施形態では、試験部ＴＡＰａの動作が不安定になることを防止できる。

図１２は、試験回路および試験回路の制御方法の別の実施形態を示す。図１から図１１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。試験回路ＴＥＳＣ３は、複数の半導体チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）を含む半導体装置ＳＥＭ３を試験する。半導体装置ＳＥＭ３は、図２に示す試験回路ＴＥＳＣ１の代わりに試験回路ＴＥＳＣ３を有することを除いて、図２に示す半導体装置ＳＥＭ１と同一または同様である。

なお、図１２では、図を見やすくするために、半導体チップＣＨＩＰ１、ＣＨＩＰ２の切り替え部ＳＷＡ、ＳＷＢ、ＳＷＣと試験部ＴＡＰとの間の信号線、多数決選択部ＭＡＪ３０とクロック検出部ＤＥＴ３との間の信号線等の記載を省略している。

試験回路ＴＥＳＣ３では、選択信号生成部ＳＧＤ（ＳＧＤ１０、ＳＧＤ２０、ＳＧＤ２１、ＳＧＤ３０）およびデータ経路選択部ＳＥＬｄ（ＳＥＬｄ１０、ＳＥＬｄ２０、ＳＥＬｄ２１、ＳＥＬｄ３０）が図２に示す試験回路ＴＥＳＣ１に追加される。さらに、端子ＴＤＩ１０、ＴＤＩ２０、ＴＤＩ２２、ＴＤＩ３０、ＴＤＯ１１、ＴＤＯ２１、ＴＤＯ２３、ＴＤＯ３１が図２に示す試験回路ＴＥＳＣ１に追加される。試験回路ＴＥＳＣ３のその他の構成は、図２に示す試験回路ＴＥＳＣ１と同一または同様である。

例えば、試験回路ＴＥＳＣ３は、図２に示す試験回路ＴＥＳＣ１に含まれる機能ブロック（クロック検出部ＤＥＴ等）と、選択信号生成部ＳＧＤと、データ経路選択部ＳＥＬｄとを有する。

端子ＴＤＩ１０、ＴＤＩ１１、ＴＤＯ１０、ＴＤＯ１１は、半導体チップＣＨＩＰ１の裏面に配置される。端子ＴＤＩ２０、ＴＤＩ２１、ＴＤＯ２０、ＴＤＯ２１は、半導体チップＣＨＩＰ２の表面に配置される。端子ＴＤＩ２０、ＴＤＩ２１、ＴＤＯ２０、ＴＤＯ２１は、端子ＴＤＩ１０、ＴＤＩ１１、ＴＤＯ１０、ＴＤＯ１１とバンプ等を介してそれぞれ接続される。

端子ＴＤＩ２２、ＴＤＩ２３、ＴＤＯ２２、ＴＤＯ２３は、半導体チップＣＨＩＰ２の裏面に配置される。端子ＴＤＩ３０、ＴＤＩ３１、ＴＤＯ３０、ＴＤＯ３１は、半導体チップＣＨＩＰ３の表面に配置される。端子ＴＤＩ３０、ＴＤＩ３１、ＴＤＯ３０、ＴＤＯ３１は、端子ＴＤＩ２０、ＴＤＩ２１、ＴＤＯ２０、ＴＤＯ２１とバンプ等を介してそれぞれ接続される。

なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路ＰＴ１０、ＰＴ１１と、半導体チップＣＨＩＰ２、ＣＨＩＰ３間の信号経路ＰＴ２０、ＰＴ２１は、データＴＤＩ（試験データ）が伝達されるテスト用の信号経路である。半導体チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路ＰＴ１８、ＰＴ１９と、半導体チップＣＨＩＰ２、ＣＨＩＰ３間の信号経路ＰＴ２８、ＰＴ２９は、データＴＤＯ（試験データ）が伝達されるテスト用の信号経路である。

例えば、端子ＴＤＩ１０、ＴＤＩ２０間の信号経路ＰＴ１０および端子ＴＤＩ１１、ＴＤＩ２１間の信号経路ＰＴ１１は、テスト入力端子ＴＤＩ１に供給されたデータＴＤＩが伝達される半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路である。また、端子ＴＤＩ２２、ＴＤＩ３０間の信号経路ＰＴ２０および端子ＴＤＩ２３、ＴＤＩ３１間の信号経路ＰＴ２１は、テスト入力端子ＴＤＩ１に供給されたデータＴＤＩが伝達される半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテスト経路である。このように、試験回路ＴＥＳＣ３は、テスト入力端子ＴＤＩ１に供給されたデータＴＤＩを冗長に転送する複数のテスト経路ＰＴ１０、ＰＴ１１、ＰＴ２０、ＰＴ２１を有する。

以下、試験回路ＴＥＳＣ３内の選択信号生成部ＳＧＤ、データ経路選択部ＳＥＬｄ等について、半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３毎に説明する。先ず、半導体チップＣＨＩＰ１に含まれる選択信号生成部ＳＧＤ１０、データ経路選択部ＳＥＬｄ１０、転送先切り替え部ＳＷＢ１１について説明する。

選択信号生成部ＳＧＤ１０の２つの入力端子は、端子ＴＤＯ１０、ＴＤＯ１１に接続される。すなわち、半導体チップＣＨＩＰ１の選択信号生成部ＳＧＤ１０は、信号経路ＰＴ１８、ＰＴ１９を介して半導体チップＣＨＩＰ２の端子ＴＤＯ２０、ＴＤＯ２１に接続される。

選択信号生成部ＳＧＤ１０は、例えば、予め設定された期待値と同じ論理値のデータＴＤＯを他の半導体チップＣＨＩＰ２の試験部ＴＡＰ２から複数の信号経路ＰＴ１８、ＰＴ１９を介して受け、データ選択信号ＤＳ１０をデータ経路選択部ＳＥＬｄ１０に出力する。

例えば、複数の信号経路ＰＴ１８、ＰＴ１９のうち、信号経路ＰＴ１９に故障が発生した場合、選択信号生成部ＳＧＤ１０は、期待値と同じ論理値のデータＴＤＯを、信号経路ＰＴ１８を介して受ける。この場合、選択信号生成部ＳＧＤ１０は、信号経路ＰＴ１８を示すデータ選択信号ＤＳ１０を生成し、生成したデータ選択信号ＤＳ１０をデータ経路選択部ＳＥＬｄ１０の制御端子に出力する。

このように、選択信号生成部ＳＧＤ１０は、期待値を示すデータＴＤＯを複数の信号経路ＰＴ１８、ＰＴ１９のいずれかを介して受けた場合、期待値を示すデータＴＤＯを伝達した信号経路ＰＴを示すデータ選択信号ＤＳ１０を生成する。

なお、テスト経路ＰＴを選択する際に、半導体チップＣＨＩＰ２から半導体チップＣＨＩＰ１に転送されるデータＴＤＯは、テスト入力端子ＴＤＩ１から半導体チップＣＨＩＰ１等を介して半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送されたデータＴＤＩである。したがって、選択信号生成部ＳＧＤ１０は、例えば、予め設定された期待値と同じ論理値のデータＴＤＯをテスト入力端子ＴＤＩ１から他の半導体チップＣＨＩＰ２および複数の信号経路ＰＴ１８、ＰＴ１９を介して受ける。

データ経路選択部ＳＥＬｄ１０の２つの入力端子は、端子ＴＤＯ１０、ＴＤＯ１１に接続される。すなわち、データ経路選択部ＳＥＬｄ１０は、信号経路ＰＴ１８、ＰＴ１９を介して半導体チップＣＨＩＰ２の端子ＴＤＯ２０、ＴＤＯ２１に接続される。データ経路選択部ＳＥＬｄ１０の出力端子は、転送データ切り替え部ＳＷＣ１の２つの入力端子のうちの１つに接続される。

データ経路選択部ＳＥＬｄ１０は、複数の信号経路ＰＴ１８、ＰＴ１９のうち、半導体装置ＳＥＭ３を試験する際に使用する信号経路ＰＴをデータ選択信号ＤＳ１０に基づいて選択する。例えば、複数の信号経路ＰＴ１８、ＰＴ１９のうち、信号経路ＰＴ１９に故障が発生した場合、データ経路選択部ＳＥＬｄ１０は、信号経路ＰＴ１８を示すデータ選択信号ＤＳ１０を選択信号生成部ＳＧＤ１０から受ける。

この場合、データ経路選択部ＳＥＬｄ１０は、複数の信号経路ＰＴ１８、ＰＴ１９のうち、データ選択信号ＤＳ１０が示す信号経路ＰＴ１８を、半導体チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路ＰＴとして選択する。例えば、データ経路選択部ＳＥＬｄ１０は、他の半導体チップＣＨＩＰ２の試験部ＴＡＰ２から信号経路ＰＴ１８を介して受けたデータＴＤＯを、転送データ切り替え部ＳＷＣ１に転送する。

転送先切り替え部ＳＷＢ１１の入力端子は、テスト入力端子ＴＤＩ１に接続される。転送先切り替え部ＳＷＢ１１の２つの出力端子の一方は、端子ＴＤＩ１０、ＴＤＩ１１に接続され、転送先切り替え部ＳＷＢ１１の２つの出力端子の他方は、試験部ＴＡＰ１に接続される。

次に、半導体チップＣＨＩＰ２に含まれる選択信号生成部ＳＧＤ２０、ＳＧＤ２１データ経路選択部ＳＥＬｄ２０、ＳＥＬｄ２１、転送先切り替え部ＳＷＢ２１、転送データ切り替え部ＳＷＣ２について説明する。

選択信号生成部ＳＧＤ２０は、選択信号生成部ＳＧＤ１０と同一または同様である。例えば、選択信号生成部ＳＧＤ２０は、予め設定された期待値と同じ論理値のデータＴＤＩをテスト入力端子ＴＤＩ１から他の半導体チップＣＨＩＰ１および複数の信号経路ＰＴ１０、ＰＴ１１を介して受ける。そして、選択信号生成部ＳＧＤ２０は、データ選択信号ＤＳ２０をデータ経路選択部ＳＥＬｄ２０に出力する。

例えば、複数の信号経路ＰＴ１０、ＰＴ１１のうち、信号経路ＰＴ１０に故障が発生した場合、選択信号生成部ＳＧＤ２０は、期待値と同じ論理値のデータＴＤＩを信号経路ＰＴ１１を介して受ける。この場合、選択信号生成部ＳＧＤ２０は、信号経路ＰＴ１１を示すデータ選択信号ＤＳ２０を生成し、生成したデータ選択信号ＤＳ２０をデータ経路選択部ＳＥＬｄ２０の制御端子に出力する。このように、選択信号生成部ＳＧＤ２０は、期待値を示すデータＴＤＩを複数の信号経路ＰＴ１０、ＰＴ１１のいずれかを介して受けた場合、期待値を示すデータＴＤＩを伝達した信号経路ＰＴを示すデータ選択信号ＤＳ２０を生成する。

データ経路選択部ＳＥＬｄ２０は、データ経路選択部ＳＥＬｄ１０と同一または同様である。例えば、データ経路選択部ＳＥＬｄ２０は、複数の信号経路ＰＴ１０、ＰＴ１１のうち、半導体装置ＳＥＭ３を試験する際に使用する信号経路ＰＴをデータ選択信号ＤＳ１０に基づいて選択する。

データ経路選択部ＳＥＬｄ２０の２つの入力端子は、端子ＴＤＩ２０、ＴＤＩ２１に接続される。すなわち、半導体チップＣＨＩＰ２のデータ経路選択部ＳＥＬｄ２０は、信号経路ＰＴ１０、ＰＴ１１を介して半導体チップＣＨＩＰ１の端子ＴＤＩ１０、ＴＤＩ１１に接続される。また、データ経路選択部ＳＥＬｄ２０の出力端子は、転送先切り替え部ＳＷＢ２１に接続される。

例えば、複数の信号経路ＰＴ１０、ＰＴ１１のうち、信号経路ＰＴ１０に故障が発生した場合、データ経路選択部ＳＥＬｄ２０は、信号経路ＰＴ１１を示すデータ選択信号ＤＳ２０を選択信号生成部ＳＧＤ２０から受ける。この場合、データ経路選択部ＳＥＬｄ２０は、複数の信号経路ＰＴ１０、ＰＴ１１のうち、データ選択信号ＤＳ２０が示す信号経路ＰＴ１１を、半導体チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路ＰＴとして選択する。例えば、データ経路選択部ＳＥＬｄ２０は、テスト入力端子ＴＤＩ１から信号経路ＰＴ１１を介して受けたデータＴＤＩを、転送先切り替え部ＳＷＢ２１に転送する。

選択信号生成部ＳＧＤ２１は、選択信号生成部ＳＧＤ１０と同一または同様である。選択信号生成部ＳＧＤ２１の２つの入力端子は、端子ＴＤＯ２２、ＴＤＯ２３に接続される。すなわち、半導体チップＣＨＩＰ２の選択信号生成部ＳＧＤ２１は、信号経路ＰＴ２８、ＰＴ２９を介して半導体チップＣＨＩＰ３の端子ＴＤＯ３０、ＴＤＯ３１に接続される。また、選択信号生成部ＳＧＤ２１の出力端子は、データ経路選択部ＳＥＬｄ２１の制御端子に接続される。

データ経路選択部ＳＥＬｄ２１は、データ経路選択部ＳＥＬｄ１０と同一または同様である。データ経路選択部ＳＥＬｄ２１の２つの入力端子は、端子ＴＤＯ２２、ＴＤＯ２３に接続される。すなわち、データ経路選択部ＳＥＬｄ２１は、信号経路ＰＴ２８、ＰＴ２９を介して半導体チップＣＨＩＰ３の端子ＴＤＯ３０、ＴＤＯ３１に接続される。また、データ経路選択部ＳＥＬｄ２１の出力端子は、転送データ切り替え部ＳＷＣ２の入力端子に接続される。

転送先切り替え部ＳＷＢ２１の入力端子は、データ経路選択部ＳＥＬｄ２０の出力端子に接続される。転送先切り替え部ＳＷＢ２１の２つの出力端子の一方は、端子ＴＤＩ２２、ＴＤＩ２３に接続され、転送先切り替え部ＳＷＢ２１の２つの出力端子の他方は、試験部ＴＡＰ２に接続される。

転送データ切り替え部ＳＷＣ２の２つの入力端子の一方は、データ経路選択部ＳＥＬｄ２１に接続され、転送データ切り替え部ＳＷＣ２の２つの入力端子の他方は、試験部ＴＡＰ２に接続される。また、転送データ切り替え部ＳＷＣ２の出力端子は、端子ＴＤＯ２０、ＴＤＯ２１に接続される。

したがって、半導体チップＣＨＩＰ１、ＣＨＩＰ２のそれぞれの転送先切り替え部ＳＷＢが通過状態および内部転送状態にそれぞれ設定された場合、テスト入力端子ＴＤＩ１に供給されるデータＴＤＩが半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送される。また、端子ＴＲＳＴ１に供給される信号ＴＲＳＴが半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送される。

なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送先切り替え部ＳＷＢが通過状態に設定された場合、端子ＴＤＩ１、ＴＲＳＴ１に供給される信号ＴＤＩ、ＴＲＳＴは、半導体チップＣＨＩＰ３に転送される。

また、半導体チップＣＨＩＰ１、ＣＨＩＰ２のそれぞれの転送データ切り替え部ＳＷＣが通過状態および内部転送状態にそれぞれ設定された場合、半導体チップＣＨＩＰ２の試験部ＴＡＰ２から転送されるデータＴＤＯがテスト出力端子ＴＤＯ１に転送される。なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送データ切り替え部ＳＷＣが通過状態に設定された場合、半導体チップＣＨＩＰ３の試験部ＴＡＰ３から転送されるデータＴＤＯがテスト出力端子ＴＤＯ１に転送される。

次に、半導体チップＣＨＩＰ３に含まれる選択信号生成部ＳＧＤ３０、データ経路選択部ＳＥＬｄ３０について説明する。選択信号生成部ＳＧＤ３０およびデータ経路選択部ＳＥＬｄ３０は、半導体チップＣＨＩＰ２の選択信号生成部ＳＧＤ２０およびデータ経路選択部ＳＥＬｄ２０と同一または同様である。

選択信号生成部ＳＧＤ３０の２つの入力端子は、端子ＴＤＩ３０、ＴＤＩ３１に接続される。すなわち、半導体チップＣＨＩＰ３の選択信号生成部ＳＧＤ３０は、信号経路ＰＴ２０、ＰＴ２１を介して半導体チップＣＨＩＰ２の端子ＴＤＩ２２、ＴＤＩ２３に接続される。また、選択信号生成部ＳＧＤ３０の出力端子は、データ経路選択部ＳＥＬｄ３０の制御端子に接続される。

データ経路選択部ＳＥＬｄ３０の２つの入力端子は、端子ＴＤＩ３０、ＴＤＩ３１に接続される。すなわち、半導体チップＣＨＩＰ３のデータ経路選択部ＳＥＬｄ３０は、信号経路ＰＴ２０、ＰＴ２１を介して半導体チップＣＨＩＰ２の端子ＴＤＩ２２、ＴＤＩ２３に接続される。また、データ経路選択部ＳＥＬｄ３０の出力端子は、試験部ＴＡＰ３に接続される。試験部ＴＡＰ３は、データＴＤＯを、端子ＴＤＯ３０、ＴＤＯ３１に出力する。

半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送データ切り替え部ＳＷＣが通過状態に設定された場合、半導体チップＣＨＩＰ３の試験部ＴＡＰ３から出力されるデータＴＤＯは、テスト出力端子ＴＤＯ１に転送される。

半導体チップＣＨＩＰ１、ＣＨＩＰ２の両方の転送先切り替え部ＳＷＢが通過状態に設定された場合、テスト入力端子ＴＤＩ１に供給されるデータＴＤＩが半導体チップＣＨＩＰ３の試験部ＴＡＰ３に転送される。また、端子ＴＲＳＴ１に供給される信号ＴＲＳＴが半導体チップＣＨＩＰ３の試験部ＴＡＰ３に転送される。

なお、試験回路ＴＥＳＣ３の構成は、図１２に示す例に限定されない。例えば、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達されるクロック経路ＰＴｃ（ＰＴｃ１０、ＰＴｃ１１等）は、３本以上のクロック経路で冗長化されてもよい。また、テスト入力端子ＴＩ１で受けるデータが伝達されるテスト経路ＰＴ（ＰＴ１０、ＰＴ１１等）は、３本以上の信号経路で冗長化されてもよい。また、例えば、試験回路ＴＥＳＣ３は、２つの半導体チップＣＨＩＰが積層された半導体装置ＳＥＭ（半導体チップＣＨＩＰ２が省かれた半導体装置ＳＥＭ３）に内蔵されてもよい。あるいは、試験回路ＴＥＳＣ３は、４つ以上の半導体チップＣＨＩＰが積層された半導体装置ＳＥＭに内蔵されてもよい。

図１３は、図１２に示した選択信号生成部ＳＧＤおよびデータ経路選択部ＳＥＬｄの一例を示す。図１３に示す端子ＣＬＫで受けるクロックＣＬＫは、例えば、図１２に示すテストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫ（または、テストクロックＴＣＫに基づいて生成されたクロック）である。

また、端子ＩＮ１、ＩＮ２は、半導体チップＣＨＩＰ２の選択信号生成部ＳＧＤ２０およびデータ経路選択部ＳＥＬｄ２０では、端子ＴＤＩ２０、ＴＤＩ２１に接続される。半導体チップＣＨＩＰ３の選択信号生成部ＳＧＤ３０およびデータ経路選択部ＳＥＬｄ３０では、端子ＩＮ１、ＩＮ２は、端子ＴＤＩ３０、ＴＤＩ３１に接続される。

また、半導体チップＣＨＩＰ２の選択信号生成部ＳＧＤ２１およびデータ経路選択部ＳＥＬｄ２１では、端子ＩＮ１、ＩＮ２は、端子ＴＤＯ２２、ＴＤＯ２３に接続される。半導体チップＣＨＩＰ１の選択信号生成部ＳＧＤ１０およびデータ経路選択部ＳＥＬｄ１０では、端子ＩＮ１、ＩＮ２は、端子ＴＤＯ１０、ＴＤＯ１１に接続される。

端子ＯＵＴ４０は、半導体チップＣＨＩＰ２のデータ経路選択部ＳＥＬｄ２０では、転送先切り替え部ＳＷＢ２１に接続される。また、半導体チップＣＨＩＰ３のデータ経路選択部ＳＥＬｄ３０では、端子ＯＵＴ４０は試験部ＴＡＰ３に接続される。そして、半導体チップＣＨＩＰ１のデータ経路選択部ＳＥＬｄ１０では、端子ＯＵＴ４０は、転送データ切り替え部ＳＷＣ１に接続される。半導体チップＣＨＩＰ２のデータ経路選択部ＳＥＬｄ２１では、端子ＯＵＴ４０は、転送データ切り替え部ＳＷＣ２に接続される。

選択信号生成部ＳＧＤ（ＳＧＤ１０、ＳＧＤ２０、ＳＧＤ２１、ＳＧＤ３０）およびデータ経路選択部ＳＥＬｄ（ＳＥＬｄ１０、ＳＥＬｄ２０、ＳＥＬｄ２１、ＳＥＬｄ３０）のうち、先ず、選択信号生成部ＳＧＤについて説明する。選択信号生成部ＳＧＤ１０、ＳＧＤ２１、ＳＧＤ３０の構成および動作が選択信号生成部ＳＧＤ２０と同一または同様であるため、選択信号生成部ＳＧＤ２０について説明する。

選択信号生成部ＳＧＤ２０は、ｎビット（ｎは２以上の整数）のシフトレジスタＳＦＴＲ１、ＳＦＴＲ２、論理積回路ＡＮＤ４０、ＡＮＤ４１、論理和回路ＯＲ４０、ＯＲ４１、ＯＲ４２およびフリップフロップ回路ＦＦＣ１、ＦＦＣ２を有する。さらに、選択信号生成部ＳＧＤ２０は、インバータＩＮＶを有する。

シフトレジスタＳＦＴＲ（ＳＦＴＲ１、ＳＦＴＲ２）は、複数の信号経路ＰＴを介して受けたデータ（端子ＩＮ１、ＩＮ２に転送されたデータ）をそれぞれ記憶する。例えば、シフトレジスタＳＦＴＲは、端子ＣＬＫで受けるクロックＣＬＫに同期して動作し、端子ＩＮ（ＩＮ１、ＩＮ２）に転送されたデータを順次記憶する。

シフトレジスタＳＦＴＲは、端子ＣＬＫで受けるクロックＣＬＫに同期して動作するｎ個のフリップフロップ回路ＦＦ（ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、・・・、ＦＦｎ）を有する。

例えば、シフトレジスタＳＦＴＲ１の初段のフリップフロップ回路ＦＦ１の入力端子は端子ＩＮ１に接続され、シフトレジスタＳＦＴＲ２の初段のフリップフロップ回路ＦＦ１の入力端子は端子ＩＮ２に接続される。フリップフロップ回路ＦＦ２、ＦＦ３、ＦＦ４、・・・、ＦＦｎの各フリップフロップ回路ＦＦの入力端子は、前段のフリップフロップ回路ＦＦの出力端子に接続される。

さらに、シフトレジスタＳＦＴＲ１の奇数段目のフリップフロップ回路ＦＦの出力端子は、論理積回路ＡＮＤ４０の入力端子に接続され、偶数段目のフリップフロップ回路ＦＦの出力端子は、インバータＩＮＶを介して論理積回路ＡＮＤ４０の入力端子に接続される。インバータＩＮＶは、入力端子で受けた信号を反転した信号を出力する。図１３の例では、シフトレジスタＳＦＴＲ１のフリップフロップ回路ＦＦ２、ＦＦ４、ＦＦｎの出力端子は、インバータＩＮＶ４０、ＩＮＶ４１、ＩＮＶ４２の入力端子にそれぞれ接続される。なお、最終段のフリップフロップ回路ＦＦｎが奇数段目のフリップフロップ回路ＦＦである場合、フリップフロップ回路ＦＦｎの出力端子は、論理積回路ＡＮＤ４０の入力端子に接続される。

また、シフトレジスタＳＦＴＲ２の奇数段目のフリップフロップ回路ＦＦの出力端子は、論理積回路ＡＮＤ４１の入力端子に接続され、偶数段目のフリップフロップ回路ＦＦの出力端子は、インバータＩＮＶを介して論理積回路ＡＮＤ４１の入力端子に接続される。図１３の例では、シフトレジスタＳＦＴＲ２のフリップフロップ回路ＦＦ２、ＦＦ４、ＦＦｎの出力端子は、インバータＩＮＶ４３、ＩＮＶ４４、ＩＮＶ４５の入力端子にそれぞれ接続される。なお、最終段のフリップフロップ回路ＦＦｎが奇数段目のフリップフロップ回路ＦＦである場合、フリップフロップ回路ＦＦｎの出力端子は、論理積回路ＡＮＤ４１の入力端子に接続される。

論理積回路ＡＮＤ（ＡＮＤ４０、ＡＮＤ４１）は、期待値を示すデータを伝達した信号経路ＰＴに対応する制御信号ＤＣＮＴ（ＤＣＮＴ１、ＤＣＮＴ２）をアサートする。例えば、論理積回路ＡＮＤ４０は、ｎ個の入力端子で受けたデータの論理積を演算し、演算結果を論理和回路ＯＲ４０の入力端子に出力する。また、論理積回路ＡＮＤ４１は、ｎ個の入力端子で受けたデータの論理積を演算し、演算結果を論理和回路ＯＲ４１の入力端子に出力する。

図１３の例では、期待値を示すデータは、奇数番目のビット（奇数段目のフリップフロップ回路ＦＦの出力）の論理値が論理値”１”で、かつ、偶数番目のビット（偶数段目のフリップフロップ回路ＦＦの出力）の論理値が論理値”０”のｎビットのデータである。

例えば、論理積回路ＡＮＤ４０は、シフトレジスタＳＦＴＲ１の奇数段目および偶数段目のフリップフロップ回路ＦＦの出力がそれぞれ論理値”１”および論理値”０”である場合、論理値”１”の制御信号ＤＣＮＴ１を論理和回路ＯＲ４０に出力する。同様に、論理積回路ＡＮＤ４１は、シフトレジスタＳＦＴＲ２の奇数段目および偶数段目のフリップフロップ回路ＦＦの出力がそれぞれ論理値”１”および論理値”０”である場合、論理値”１”の制御信号ＤＣＮＴ２を論理和回路ＯＲ４１に出力する。

論理和回路ＯＲ４０、ＯＲ４１は、２つの入力端子で受けたデータの論理和を演算し、演算結果を出力する。例えば、論理和回路ＯＲ４０の２つの入力端子は、論理積回路ＡＮＤ４０の出力端子およびフリップフロップ回路ＦＦＣ１の出力端子にそれぞれ接続され、論理和回路ＯＲ４０の出力端子は、フリップフロップ回路ＦＦＣ１の入力端子に接続される。また、例えば、論理和回路ＯＲ４１の２つの入力端子は、論理積回路ＡＮＤ４１の出力端子およびフリップフロップ回路ＦＦＣ２の出力端子にそれぞれ接続され、論理和回路ＯＲ４１の出力端子は、フリップフロップ回路ＦＦＣ２の入力端子に接続される。

したがって、論理和回路ＯＲ４０は、フリップフロップ回路ＦＦＣ１に論理値”１”のデータが記憶された場合、論理値”１”のデータをフリップフロップ回路ＦＦＣ１から受ける。このため、論理和回路ＯＲ４０は、フリップフロップ回路ＦＦＣ１に論理値”１”のデータが記憶された場合、制御信号ＤＣＮＴ１の論理値に拘わらず、論理値”１”のデータをフリップフロップ回路ＦＦＣ１に出力する。

同様に、論理和回路ＯＲ４１は、フリップフロップ回路ＦＦＣ２に論理値”１”のデータが記憶された場合、論理値”１”のデータをフリップフロップ回路ＦＦＣ２から受ける。このため、論理和回路ＯＲ４１は、フリップフロップ回路ＦＦＣ２に論理値”１”のデータが記憶された場合、制御信号ＤＣＮＴ２の論理値に拘わらず、論理値”１”のデータをフリップフロップ回路ＦＦＣ２に出力する。

フリップフロップ回路ＦＦＣ（ＦＦＣ１、ＦＦＣ２）は、複数の制御信号ＤＣＮＴ（ＤＣＮＴ１、ＤＣＮＴ２）の各々の論理値を記憶し、記憶した論理値に基づくデータ選択信号ＤＳＳ（ＤＳＳ１、ＤＳＳ２）を出力する。例えば、フリップフロップ回路ＦＦＣは、クロックＣＬＫに同期して動作し、入力端子で受けたデータを記憶する。さらに、フリップフロップ回路ＦＦＣは、端子ＩＮＨが論理値”１”の信号を受けた場合、クロックＣＬＫの入力を禁止する。すなわち、端子ＩＮＨが論理値”１”の信号を受けている期間では、フリップフロップ回路ＦＦＣに記憶されたデータの論理値は、フリップフロップ回路ＦＦＣの入力端子に転送されたデータの論理値が変化した場合でも、更新されない。

フリップフロップ回路ＦＦＣ１の出力端子は、論理和回路ＯＲ４０、ＯＲ４２の入力端子および論理積回路ＡＮＤ４の入力端子に接続される。すなわち、フリップフロップ回路ＦＦＣ１に記憶されたデータの論理値を示すデータ選択信号ＤＳａは、論理和回路ＯＲ４０、ＯＲ４２および論理積回路ＡＮＤ４に転送される。フリップフロップ回路ＦＦＣ２の出力端子は、論理和回路ＯＲ４１、ＯＲ４２の入力端子および論理積回路ＡＮＤ５の入力端子に接続される。すなわち、フリップフロップ回路ＦＦＣ２に記憶されたデータの論理値を示すデータ選択信号ＤＳｂは、論理和回路ＯＲ４１、ＯＲ４２および論理積回路ＡＮＤ５に転送される。

論理和回路ＯＲ４２は、アサートされた制御信号ＤＣＮＴの論理値が選択信号記憶部（例えば、フリップフロップ回路ＦＦＣ）に記憶された場合、選択信号記憶部に記憶された論理値の更新を抑止する。例えば、論理和回路ＯＲ４２は、２つの入力端子で受けたデータ選択信号ＤＳａ、ＤＳｂの論理和を演算し、演算結果をフリップフロップ回路ＦＦＣ１、ＦＦＣ２の端子ＩＮＨに出力する。すなわち、論理和回路ＯＲ４２は、フリップフロップ回路ＦＦＣ１、ＦＦＣ２のいずれかに、論理値”１”のデータが記憶された場合、フリップフロップ回路ＦＦＣ１、ＦＦＣ２のそれぞれに記憶されたデータの論理値の更新を抑止する。

例えば、端子ＩＮ１、ＩＮ２のうち、端子ＩＮ１に接続された信号経路ＰＴ１０に故障が発生した場合、制御信号ＤＣＮＴ１は、ネゲートされた状態に維持され、制御信号ＤＣＮＴ２がアサートされる。この場合、フリップフロップ回路ＦＦＣ１、ＦＦＣ２に論理値”０”および論理値”１”のデータがそれぞれ記憶される。そして、論理和回路ＯＲ４２は、論理値”０”のデータ選択信号ＤＳａをフリップフロップ回路ＦＦＣ１から受け、論理値”１”のデータ選択信号ＤＳｂをフリップフロップ回路ＦＦＣ２から受ける。このため、論理和回路ＯＲ４２は、論理値”１”の信号を、フリップフロップ回路ＦＦＣ１、ＦＦＣ２の端子ＩＮＨに出力する。

論理和回路ＯＲ４２が論理値”１”の信号をフリップフロップ回路ＦＦＣ１、ＦＦＣ２の端子ＩＮＨに出力している間、フリップフロップ回路ＦＦＣ１は、記憶したデータの論理値”０”の更新を停止する。同様に、論理和回路ＯＲ４２が論理値”１”の信号をフリップフロップ回路ＦＦＣ１、ＦＦＣ２の端子ＩＮＨに出力している間、フリップフロップ回路ＦＦＣ２は、記憶したデータの論理値”１”の更新を停止する。

これにより、データ選択信号ＤＳａ、ＤＳｂは、論理値”０”および論理値”１”に維持される。すなわち、選択信号生成部ＳＧＤ２０は、期待値を示すデータを伝達した信号経路ＰＴを示すデータ選択信号ＤＳ２０を生成した後の期間に、データ選択信号ＤＳａ、ＤＳｂの論理値が端子ＩＮ１、ＩＮ２に転送されるデータの変化に伴い変化することを防止できる。このように、選択信号生成部ＳＧＤ２０は、期待値を示すデータを伝達した信号経路ＰＴを示すデータ選択信号ＤＳ２０（データ選択信号ＤＳａ、ＤＳｂ）を、データ経路選択部ＳＥＬｄ２０に安定して供給できる。

次に、データ経路選択部ＳＥＬｄについて、データ経路選択部ＳＥＬｄ２０を例にして説明する。なお、データ経路選択部ＳＥＬｄ１０、ＳＥＬｄ２１、ＳＥＬｄ３０の構成および動作は、データ経路選択部ＳＥＬｄ２０と同一または同様である。また、データ経路選択部ＳＥＬｄ２０は、図３に示すクロック経路選択部ＳＥＬｃと同一または同様である。例えば、データ経路選択部ＳＥＬｄ２０は、論理積回路ＡＮＤ４、ＡＮＤ５および論理和回路ＯＲ３を有する。

論理積回路ＡＮＤ４の２つの入力端子は、端子ＩＮ１およびフリップフロップ回路ＦＦＣ１の出力端子にそれぞれ接続される。例えば、論理積回路ＡＮＤ４は、選択信号生成部ＳＧＤのフリップフロップ回路ＦＦＣ１から受けるデータ選択信号ＤＳａと端子ＩＮ１から受けるデータとの論理積を演算し、演算結果を論理和回路ＯＲ３に出力する。

論理積回路ＡＮＤ５の２つの入力端子は、端子ＩＮ２およびフリップフロップ回路ＦＦＣ２の出力端子にそれぞれ接続される。例えば、論理積回路ＡＮＤ５は、選択信号生成部ＳＧＤのフリップフロップ回路ＦＦＣ２から受けるデータ選択信号ＤＳｂと端子ＩＮ２から受けるデータとの論理積を演算し、演算結果を論理和回路ＯＲ３に出力する。

論理和回路ＯＲ３は、２つの入力端子で受けたデータ（論理積回路ＡＮＤ４、ＡＮＤ５の出力信号）の論理和を演算し、演算結果を端子ＯＵＴ４０に出力する。

例えば、端子ＩＮ１、ＩＮ２のうち、端子ＩＮ１に接続された信号経路ＰＴ１０に故障が発生した場合、論理積回路ＡＮＤ４は、論理値”０”のデータ選択信号ＤＳａを選択信号生成部ＳＧＤのフリップフロップ回路ＦＦＣ１から受ける。このため、論理積回路ＡＮＤ４は、端子ＩＮ１に転送されるデータの論理値に拘わらず、論理値”０”のデータを論理和回路ＯＲ３に出力する。

なお、論理積回路ＡＮＤ５は、端子ＩＮ１、ＩＮ２のうち、端子ＩＮ１に接続された信号経路ＰＴ１０に故障が発生した場合、論理値”１”のデータ選択信号ＤＳｂを選択信号生成部ＳＧＤのフリップフロップ回路ＦＦＣ２から受ける。このため、論理積回路ＡＮＤ５は、端子ＩＮ２に転送されるデータと同じ論理値のデータを論理和回路ＯＲ３に出力する。

これにより、論理和回路ＯＲ３は、端子ＩＮ１、ＩＮ２のうち、端子ＩＮ１に接続された信号経路ＰＴ１０に故障が発生した場合、端子ＩＮ２に転送されるデータと同じ論理値のデータを端子ＯＵＴ４０に出力する。

なお、選択信号生成部ＳＧＤおよびデータ経路選択部ＳＥＬｄの構成は、図１３に示す例に限定されない。例えば、選択信号生成部ＳＧＤは、論理積回路ＡＮＤ４０、ＡＮＤ４１の代わりに、否定論理和回路を有してもよい。この場合、期待値を示すデータは、奇数番目のビット（奇数段目のフリップフロップ回路ＦＦの出力）の論理値が論理値”０”で、かつ、偶数番目のビット（偶数段目のフリップフロップ回路ＦＦの出力）の論理値が論理値”１”のｎビットのデータである。

あるいは、選択信号生成部ＳＧＤは、データ選択信号ＤＳａ、ＤＳｂの否定論理積を演算する否定論理積回路と、データ選択信号ＤＳａ、ＤＳｂの否定論理積の結果とデータ選択信号ＤＳｂとの論理積を演算する論理積回路を有してもよい。この場合、選択信号生成部ＳＧＤは、データ選択信号ＤＳａ、ＤＳｂの否定論理積の結果とデータ選択信号ＤＳｂとの論理積の結果を、データ選択信号ＤＳｂの代わりにデータ経路選択部ＳＥＬｄに出力する。すなわち、選択信号生成部ＳＧＤは、期待値を示すデータを伝達した信号経路ＰＴが複数存在する場合、期待値を示すデータを伝達した複数の信号経路ＰＴのうちの１つを示すデータ選択信号ＤＳを生成してもよい。

図１４は、図１２に示した試験回路ＴＥＳＣ３の制御方法の一例を示す。なお、図１４は、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のクロック経路ＰＴｃおよびテスト経路ＰＴを設定する際の試験回路ＴＥＳＣ３の制御方法の一例を示す。図１４のステップＳ１００−Ｓ１３０、Ｓ２００、Ｓ２２０、Ｓ２４０、Ｓ２７２、Ｓ３００、Ｓ３２０、Ｓ４１０、Ｓ４２０は、半導体チップＣＨＩＰ１に含まれる試験回路ＴＥＳＣ３の動作を示す。また、ステップＳ２１０、Ｓ２３０、Ｓ２５０、Ｓ２６０、Ｓ２７０、Ｓ３１０、Ｓ３３０、Ｓ４００は、半導体チップＣＨＩＰ２に含まれる試験回路ＴＥＳＣ３の動作を示す。図１４に示す動作は、例えば、半導体装置ＳＥＭ３を試験するテスト装置により制御される。なお、図１４に示す動作では、転送先切り替え部ＳＷＢの初期状態および転送データ切り替え部ＳＷＣの初期状態は内部転送状態である。

図１４に示す動作では、図７に示す動作に、ステップＳ２７２、Ｓ３００−Ｓ３３０、Ｓ４００−Ｓ４２０が追加される。図７で説明した動作と同一または同様の動作については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図７で説明したように、ステップＳ１００からステップＳ２７０までの処理により、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテストクロック経路ＰＴｃが設定される。

ステップＳ２７２では、半導体チップＣＨＩＰ１に含まれる試験回路ＴＥＳＣ３は、半導体チップＣＨＩＰ２に含まれる試験回路ＴＥＳＣ３でのクロック経路選択（ステップＳ２７０）が終了するまでステップＳ３００の実行を待機する。例えば、半導体装置ＳＥＭ３を試験するテスト装置は、テストクロック端子ＴＣＫ１に供給するテストクロックＴＣＫのクロック数（リセット後のクロック数）が所定数に達するまで、テストモードセレクトＴＭＳの送信を待機する。

すなわち、半導体装置ＳＥＭ３を試験するテスト装置は、テストクロック端子ＴＣＫ１に供給するテストクロックＴＣＫのクロック数（リセット後のクロック数）が所定数に達した後に、テストモードセレクトＴＭＳをテストモードセレクト端子ＴＭＳ１に供給する。これにより、試験回路ＴＥＳＣ３は、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテストクロック経路ＰＴｃが設定されるまでステップＳ３００の実行を待機する。

ステップＳ３００では、半導体チップＣＨＩＰ１は、テスト装置から供給されるテストモードセレクトＴＭＳをテストモードセレクト端子ＴＭＳ１で受ける。そして、半導体チップＣＨＩＰ１は、テスト装置から受けたテストモードセレクトＴＭＳを３つの信号経路ＰＴ１５、ＰＴ１６、ＰＴ１７を用いて半導体チップＣＨＩＰ２に転送する。これにより、半導体チップＣＨＩＰ２は、ステップＳ３１０において、テストモードセレクトＴＭＳを受ける。

ステップＳ３１０では、半導体チップＣＨＩＰ２は、テストモードセレクトＴＭＳを端子ＴＭＳ２０、ＴＭＳ２１、ＴＭＳ２２で受ける。これにより、半導体チップＣＨＩＰ２の多数決選択部ＭＡＪ２１は、３つの信号経路ＰＴ１５、ＰＴ１６、ＰＴ１７をそれぞれ介して転送された信号ＴＭＳを受ける。そして、多数決選択部ＭＡＪ２１は、３つの信号経路ＰＴ１５、ＰＴ１６、ＰＴ１７をそれぞれ介して転送された信号ＴＭＳの論理値のうち、試験部ＴＡＰ２等に転送する信号の論理値を多数決論理に基づいて決定する。これにより、テストモードセレクトＴＭＳが半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送され、試験部ＴＡＰ２の状態が決定する。

例えば、テスト装置は、テストモードセレクトＴＭＳを用いて、半導体チップＣＨＩＰ２の試験部ＴＡＰ２の状態を、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴを設定するための状態に設定する。なお、半導体チップＣＨＩＰ２の転送先切り替え部ＳＷＢおよび転送データ切り替え部ＳＷＣの状態は、内部転送状態に維持される。

これにより、テスト装置からテスト入力端子ＴＤＩ１で受けるデータＴＤＩは、半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送される。そして、半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送されたデータＴＤＩは、データＴＤＯとしてテスト出力端子ＴＤＯ１に転送される。

ステップＳ３２０では、半導体チップＣＨＩＰ１は、期待値と同じ論理値のデータＴＤＩをテスト入力端子ＴＤＩ１で受け、受けたデータＴＤＩを２つの信号経路ＰＴ１０、ＰＴ１１を用いて半導体チップＣＨＩＰ２に転送する。例えば、テスト装置は、論理値”０”と論理値”１”のデータをテスト入力端子ＴＤＩ１に交互に転送する。これにより、半導体チップＣＨＩＰ２は、ステップＳ３３０において、信号経路ＰＴ１０、ＰＴ１１のいずれかが正常な場合、期待値と同じ論理値のデータＴＤＩを受ける。

ステップＳ３３０では、半導体チップＣＨＩＰ２は、データＴＤＩを端子ＴＤＩ２０、ＴＤＩ２１で受ける。これにより、半導体チップＣＨＩＰ２の選択信号生成部ＳＧＤ２０は、２つの信号経路ＰＴ１０、ＰＴ１１をそれぞれ介して転送されたデータＴＤＩを受ける。そして、選択信号生成部ＳＧＤ２０は、２つの信号経路ＰＴ１０、ＰＴ１１のいずれかを介して受けたデータＴＤＩが期待値を示した場合、期待値を示すデータＴＤＩを伝達した信号経路ＰＴを示すデータ選択信号ＤＳ２０を生成する。例えば、選択信号生成部ＳＧＤ２０は、図１３に示すデータ選択信号ＤＳａ、ＤＳｂのうち、期待値を示すデータＴＤＩを伝達した信号経路ＰＴに対応するデータ選択信号ＤＳをアサートする。

また、半導体チップＣＨＩＰ２のデータ経路選択部ＳＥＬｄ２０は、信号経路ＰＴ１０、ＰＴ１１のうち、半導体装置ＳＥＭ３を試験する際に使用する信号経路ＰＴを、選択信号生成部ＳＧＤ２０から受けたデータ選択信号ＤＳ２０に基づいて選択する。例えば、データ経路選択部ＳＥＬｄ２０は、アサートされたデータ選択信号ＤＳ（データ選択信号ＤＳａまたはデータ選択信号ＤＳｂ）に対応する信号経路ＰＴを選択する。これにより、データＴＤＩを転送する際の半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定される。

データＴＤＩを転送する際のテスト経路ＰＴが設定されたため、半導体チップＣＨＩＰ１から転送されたデータＴＤＩ（期待値を示すデータＴＤＩ）は、半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送される。

ステップＳ４００では、半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ２の試験部ＴＡＰ２に転送されたデータＴＤＩ（期待値を示すデータＴＤＩ）をデータＴＤＯとして、２つの信号経路ＰＴ１８、ＰＴ１９を用いて半導体チップＣＨＩＰ１に転送する。これにより、半導体チップＣＨＩＰ１は、ステップＳ４１０において、信号経路ＰＴ１８、ＰＴ１９のいずれかが正常な場合、期待値と同じ論理値のデータＴＤＯを受ける。

ステップＳ４１０では、半導体チップＣＨＩＰ１は、データＴＤＯを端子ＴＤＯ１０、ＴＤＯ１１で受ける。これにより、半導体チップＣＨＩＰ１の選択信号生成部ＳＧＤ１０は、２つの信号経路ＰＴ１８、ＰＴ１９をそれぞれ介して転送されたデータＴＤＯを受ける。そして、選択信号生成部ＳＧＤ１０は、２つの信号経路ＰＴ１８、ＰＴ１９のいずれかを介して受けたデータＴＤＯが期待値を示した場合、期待値を示すデータＴＤＯを伝達した信号経路ＰＴを示すデータ選択信号ＤＳ１０を生成する。例えば、選択信号生成部ＳＧＤ１０は、データ選択信号ＤＳａ、ＤＳｂのうち、期待値を示すデータＴＤＯを伝達した信号経路ＰＴに対応するデータ選択信号ＤＳをアサートする。

また、半導体チップＣＨＩＰ１のデータ経路選択部ＳＥＬｄ１０は、信号経路ＰＴ１８、ＰＴ１９のうち、半導体装置ＳＥＭ３を試験する際に使用する信号経路ＰＴを、選択信号生成部ＳＧＤ１０から受けたデータ選択信号ＤＳ１０に基づいて選択する。例えば、データ経路選択部ＳＥＬｄ１０は、アサートされたデータ選択信号ＤＳに対応する信号経路ＰＴを選択する。これにより、データＴＤＯを転送する際の半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定される。データＴＤＯを転送する際のテスト経路ＰＴが設定されたため、半導体チップＣＨＩＰ２から転送されたデータＴＤＯは、テスト出力端子ＴＤＯ１に転送される。

ステップＳ４２０では、半導体チップＣＨＩＰ１は、半導体チップＣＨＩＰ２から受けたデータＴＤＯをテスト出力端子ＴＤＯ１を介してテスト装置に出力する。

これにより、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定される。なお、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテスト経路ＰＴの設定は、例えば、ステップＳ４２０の後に実行される。例えば、テスト装置は、テストモードセレクトＴＭＳを用いて試験部ＴＡＰ２を制御し、半導体チップＣＨＩＰ２の転送先切り替え部ＳＷＢおよび転送データ切り替え部ＳＷＣを通過状態に設定する。

そして、テスト装置は、ステップＳ２００、Ｓ２２０、Ｓ２４０、Ｓ２７２、Ｓ３００、Ｓ３２０、Ｓ４１０と同様の動作を半導体チップＣＨＩＰ１、ＣＨＩＰ２に実行させる。また、テスト装置は、ステップＳ２１０、Ｓ２３０、Ｓ２５０、Ｓ２６０、Ｓ２７０、Ｓ３１０、Ｓ３３０、Ｓ４００と同様の動作を半導体チップＣＨＩＰ３に実行させる。これにより、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃおよびテスト経路ＰＴが設定される。

なお、試験回路ＴＥＳＣ３の制御方法は、図１４に示す例に限定されない。例えば、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のデータＴＤＩのテスト経路ＰＴが設定された後で、データＴＤＯのテスト経路が設定される前に、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のデータＴＤＩのテスト経路ＰＴが設定されてもよい。あるいは、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定された後で、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテスト経路が設定される前に、半導体チップＣＨＩＰ２の試験部ＴＡＰ２を用いた試験が実行されてもよい。

以上、図１２から図１４に示した実施形態においても、図２から図７に示した実施形態と同様の効果を得ることができる。例えば、この実施形態では、クロック経路ＰＴｃ１０、ＰＴｃ１１の一方およびクロック経路ＰＴｃ２０、ＰＴｃ２１の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。これにより、故障箇所を迂回して不良を救済することができる。この結果、この実施形態では、半導体装置ＳＥＭ３の歩留まりを向上できる。

さらに、この実施形態では、テスト入力端子ＴＤＩ１で受けるデータが伝達される冗長化された信号経路ＰＴ（例えば、２本１組の信号経路ＰＴ）の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。これにより、この実施形態では、半導体装置ＳＥＭ３の歩留まりを向上できる。

図１５は、試験回路および試験回路の制御方法の別の実施形態を示す。図１から図１４で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。試験回路ＴＥＳＣ４は、複数の半導体チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）を含む半導体装置ＳＥＭ４を試験する。半導体装置ＳＥＭ４は、図１２に示す試験回路ＴＥＳＣ３の代わりに試験回路ＴＥＳＣ４を有することを除いて、図１２に示す半導体装置ＳＥＭ３と同一または同様である。

なお、図１５では、図を見やすくするために、半導体チップＣＨＩＰ１、ＣＨＩＰ２の切り替え部ＳＷＢ、ＳＷＣと試験部ＴＡＰａとの間の信号線等の記載を省略している。

試験回路ＴＥＳＣ４では、図１２に示す試験回路ＴＥＳＣ３からクロック転送切り替え部ＳＷＡ（ＳＡＷ１、ＳＷＡ２）および転送先切り替え部ＳＷＢ１２、ＳＷＢ２２が省かれる。また、試験回路ＴＥＳＣ４は、図１２に示す試験部ＴＡＰ１、ＴＡＰ２、ＴＡＰ３の代わりに、試験部ＴＡＰａ１、ＴＡＰａ２、ＴＡＰａ３を有する。さらに、リセット選択部ＲＳＥＬが図１２に示す試験回路ＴＥＳＣ３に追加される。試験回路ＴＥＳＣ４のその他の構成は、図１２に示す試験回路ＴＥＳＣ３と同一または同様である。

試験回路ＴＥＳＣ４は、クロック検出部ＤＥＴ（ＤＥＴ２、ＤＥＴ３）、クロック経路選択部ＳＥＬｃ（ＳＥＬｃ２、ＳＥＬｃ３）、試験部ＴＡＰａ（ＴＡＰａ１−ＴＡＰａ３）、多数決選択部ＭＡＪ２１、ＭＡＪ３１およびリセット選択部ＲＳＥＬを有する。また、試験回路ＴＥＳＣ２は、転送先切り替え部ＳＷＢ（ＳＷＢ１１、ＳＷＢ２１）および転送データ切り替え部ＳＷＣ（ＳＷＣ１、ＳＷＣ２）を有する。さらに、試験回路ＴＥＳＣ２は、選択信号生成部ＳＧＤ（ＳＧＤ１０、ＳＧＤ２０、ＳＧＤ２１、ＳＧＤ３０）およびデータ経路選択部ＳＥＬｄ（ＳＥＬｄ１０、ＳＥＬｄ２０、ＳＥＬｄ２１、ＳＥＬｄ３０）を有する。

クロック検出部ＤＥＴ２、ＤＥＴ３およびクロック経路選択部ＳＥＬｃ２、ＳＥＬｃ３は、図８に示したクロック検出部ＤＥＴ２、ＤＥＴ３およびクロック経路選択部ＳＥＬｃ２、ＳＥＬｃ３と同一または同様である。試験部ＴＡＰａ１−ＴＡＰａ３、多数決選択部ＭＡＪ２１、ＭＡＪ３１およびリセット選択部ＲＳＥＬは、図８に示した試験部ＴＡＰａ１−ＴＡＰａ３、多数決選択部ＭＡＪ２１、ＭＡＪ３１およびリセット選択部ＲＳＥＬと同一または同様である。

転送先切り替え部ＳＷＢ１１、ＳＷＢ２１および転送データ切り替え部ＳＷＣ１、ＳＷＣ２は、図１２に示した転送先切り替え部ＳＷＢ１１、ＳＷＢ２１および転送データ切り替え部ＳＷＣ１、ＳＷＣ２と同一または同様である。選択信号生成部ＳＧＤ１０、ＳＧＤ２０、ＳＧＤ２１、ＳＧＤ３０は、図１２に示した選択信号生成部ＳＧＤ１０、ＳＧＤ２０、ＳＧＤ２１、ＳＧＤ３０と同一または同様である。また、データ経路選択部ＳＥＬｄ１０、ＳＥＬｄ２０、ＳＥＬｄ２１、ＳＥＬｄ３０は、図１２に示したデータ経路選択部ＳＥＬｄ１０、ＳＥＬｄ２０、ＳＥＬｄ２１、ＳＥＬｄ３０と同一または同様である。

なお、試験回路ＴＥＳＣ４の構成は、図１５に示す例に限定されない。例えば、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達されるクロック経路ＰＴｃ（ＰＴｃ１０、ＰＴｃ１１等）は、３本以上のクロック経路で冗長化されてもよい。また、テスト入力端子ＴＩ１で受けるデータが伝達されるテスト経路ＰＴ（ＰＴ１０、ＰＴ１１等）は、３本以上の信号経路で冗長化されてもよい。また、例えば、試験回路ＴＥＳＣ４は、２つの半導体チップＣＨＩＰが積層された半導体装置ＳＥＭ（半導体チップＣＨＩＰ２が省かれた半導体装置ＳＥＭ４）に内蔵されてもよい。あるいは、試験回路ＴＥＳＣ４は、４つ以上の半導体チップＣＨＩＰが積層された半導体装置ＳＥＭに内蔵されてもよい。

図１６は、図１５に示した試験回路ＴＥＳＣ４の制御方法の一例を示す。なお、図１６は、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のクロック経路ＰＴｃおよびテスト経路ＰＴを設定する際の試験回路ＴＥＳＣ４の制御方法の一例を示す。図１６のステップＳ１００−Ｓ１３０、Ｓ２００ａ、Ｓ２２０ａ、Ｓ２４０、Ｓ２７２、Ｓ２８０、Ｓ３００、Ｓ３２０、Ｓ４１０、Ｓ４２０は、半導体チップＣＨＩＰ１に含まれる試験回路ＴＥＳＣ４の動作を示す。また、ステップＳ２１０ａ、Ｓ２３０ａ、Ｓ２５０、Ｓ２６０、Ｓ２７０、Ｓ２９０、Ｓ３１０、Ｓ３３０、Ｓ４００は、半導体チップＣＨＩＰ２に含まれる試験回路ＴＥＳＣ４の動作を示す。図１６に示す動作は、例えば、半導体装置ＳＥＭ４を試験するテスト装置により制御される。なお、図１６に示す動作では、転送先切り替え部ＳＷＢの初期状態および転送データ切り替え部ＳＷＣの初期状態は内部転送状態である。

図１６に示す動作では、図１４に示すステップＳ２００、Ｓ２１０、Ｓ２２０、Ｓ２３０の処理の代わりに、ステップＳ２００ａ、Ｓ２１０ａ、Ｓ２２０ａ、Ｓ２３０ａの処理が実行される。また、図１６に示す動作では、ステップＳ１１０の処理（リセット解除）は図１４に示すステップＳ１２０（図１６では、ステップＳ１０２）の処理（クロック供給）の後に実行され、ステップＳ２８０、Ｓ２９０が図１４に示す動作に追加される。

すなわち、図１６に示す動作では、図１１に示す動作に、ステップＳ３００−Ｓ３３０、Ｓ４００−Ｓ４２０が追加される。図７、図１１および図１４で説明した動作と同一または同様の動作については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。

図１１で説明したように、ステップＳ１００からステップＳ２９０までの処理により、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテストクロック経路ＰＴｃが設定される。

ステップＳ３００では、半導体チップＣＨＩＰ１は、テスト装置から供給されるテストモードセレクトＴＭＳをテストモードセレクト端子ＴＭＳ１で受ける。そして、半導体チップＣＨＩＰ１は、テスト装置から受けたテストモードセレクトＴＭＳを３つの信号経路ＰＴ１５、ＰＴ１６、ＰＴ１７を用いて半導体チップＣＨＩＰ２に転送する。

ステップＳ３１０では、半導体チップＣＨＩＰ２は、テストモードセレクトＴＭＳを端子ＴＭＳ２０、ＴＭＳ２１、ＴＭＳ２２で受ける。これにより、テストモードセレクトＴＭＳが半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に転送され、試験部ＴＡＰａ２の状態が決定する。

ステップＳ３２０では、半導体チップＣＨＩＰ１は、期待値と同じ論理値のデータＴＤＩをテスト入力端子ＴＤＩ１で受け、受けたデータＴＤＩを２つの信号経路ＰＴ１０、ＰＴ１１を用いて半導体チップＣＨＩＰ２に転送する。これにより、半導体チップＣＨＩＰ２は、ステップＳ３３０において、信号経路ＰＴ１０、ＰＴ１１のいずれかが正常な場合、期待値と同じ論理値のデータＴＤＩを受ける。

ステップＳ３３０では、半導体チップＣＨＩＰ２は、データＴＤＩを端子ＴＤＩ２０、ＴＤＩ２１で受ける。２つの信号経路ＰＴ１０、ＰＴ１１のいずれかを介して受けたデータＴＤＩが期待値を示した場合、データＴＤＩを転送する際の半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定される。

ステップＳ４００では、半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ２の試験部ＴＡＰａ２に転送されたデータＴＤＩ（期待値を示すデータＴＤＩ）をデータＴＤＯとして、２つの信号経路ＰＴ１８、ＰＴ１９を用いて半導体チップＣＨＩＰ１に転送する。これにより、半導体チップＣＨＩＰ１は、ステップＳ４１０において、信号経路ＰＴ１８、ＰＴ１９のいずれかが正常な場合、期待値と同じ論理値のデータＴＤＯを受ける。

ステップＳ４１０では、半導体チップＣＨＩＰ１は、データＴＤＯを端子ＴＤＯ１０、ＴＤＯ１１で受ける。２つの信号経路ＰＴ１８、ＰＴ１９のいずれかを介して受けたデータＴＤＯが期待値を示した場合、データＴＤＯを転送する際の半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定される。

ステップＳ４２０では、半導体チップＣＨＩＰ１は、半導体チップＣＨＩＰ２から受けたデータＴＤＯをテスト出力端子ＴＤＯ１を介してテスト装置に出力する。

これにより、半導体チップＣＨＩＰ１、ＣＨＩＰ２間のテスト経路ＰＴが設定される。なお、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテスト経路ＰＴの設定は、例えば、ステップＳ４２０の後に実行される。例えば、テスト装置は、ステップＳ２００ａ、Ｓ２２０ａ、Ｓ２４０、Ｓ２７２、Ｓ２８０、Ｓ３００、Ｓ３２０、Ｓ４１０と同様の動作を半導体チップＣＨＩＰ２に実行させる。また、テスト装置は、ステップＳ２１０ａ、Ｓ２３０ａ、Ｓ２５０、Ｓ２６０、Ｓ２７０、Ｓ２９０、Ｓ３１０、Ｓ３３０、Ｓ４００と同様の動作を半導体チップＣＨＩＰ３に実行させる。

これにより、半導体チップＣＨＩＰ２、ＣＨＩＰ３間のテストクロック経路ＰＴｃおよびテスト経路ＰＴが設定される。なお、試験回路ＴＥＳＣ４の制御方法は、図１６に示す例に限定されない。

以上、図１５から図１６に示した実施形態においても、図２から図１４に示した実施形態と同様の効果を得ることができる。例えば、この実施形態では、クロック経路ＰＴｃ１０、ＰＴｃ１１の一方およびクロック経路ＰＴｃ２０、ＰＴｃ２１の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。これにより、故障箇所を迂回して不良を救済することができる。この結果、この実施形態では、半導体装置ＳＥＭ４の歩留まりを向上できる。

また、この実施形態では、テスト入力端子ＴＤＩ１で受けるデータが伝達される冗長化された信号経路ＰＴ（例えば、２本１組の信号経路ＰＴ）の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。これにより、この実施形態では、半導体装置ＳＥＭ４の歩留まりを向上できる。

さらに、この実施形態では、試験回路ＴＥＳＣ４は、クロック検出部ＤＥＴに対するリセットと、試験部ＴＡＰａに対するリセットとを分けて制御する。これにより、試験回路ＴＥＳＣ４は、試験部ＴＡＰａに対するリセットが解除される前に、試験部ＴＡＰａにテストクロックＴＣＫを供給できる。この結果、この実施形態では、試験部ＴＡＰａの動作が不安定になることを防止できる。

図１７は、試験回路および試験回路の制御方法の別の実施形態を示す。図１から図１６で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。試験回路ＴＥＳＣ５は、複数の半導体チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）を含む半導体装置ＳＥＭ５を試験する。半導体装置ＳＥＭ５は、図１２に示す試験回路ＴＥＳＣ３の代わりに試験回路ＴＥＳＣ５を有することを除いて、図１２に示す半導体装置ＳＥＭ３と同一または同様である。また、試験回路ＴＥＳＣ５の制御方法は、試験回路ＴＥＳＣ３の制御方法と同一または同様である。

試験回路ＴＥＳＣ５は、図１２に示す転送先切り替え部ＳＷＢ１１、ＳＷＢ２１の代わりに、転送先切り替え部ＳＷＤ１１、ＳＷＤ２１を有する。このため、試験部ＴＡＰ１、ＴＡＰ２は、切り替え部ＳＷＡ、ＳＷＢ、ＳＷＣを制御する制御信号ＳＣの他に、転送先切り替え部ＳＷＤを制御する制御信号ＳＣを生成する。試験回路ＴＥＳＣ５のその他の構成は、図１２に示す試験回路ＴＥＳＣ３と同一または同様である。

例えば、試験回路ＴＥＳＣ５は、クロック検出部ＤＥＴと、クロック経路選択部ＳＥＬｃと、選択信号生成部ＳＧＤと、データ経路選択部ＳＥＬｄと、多数決選択部ＭＡＪと、試験部ＴＡＰとを有する。さらに、試験回路ＴＥＳＣ５は、クロック転送切り替え部ＳＷＡと、転送先切り替え部ＳＷＢ、ＳＷＤと、転送データ切り替え部ＳＷＣとを有する。以下、転送先切り替え部ＳＷＤは、切り替え部ＳＷＤとも称される。

試験部ＴＡＰは、例えば、テストモードセレクトＴＭＳに応じて、クロック転送切り替え部ＳＷＡ、転送先切り替え部ＳＷＢ、ＳＷＤおよび転送データ切り替え部ＳＷＣの状態を設定する。なお、図１７では、図を見やすくするために、半導体チップＣＨＩＰ１、ＣＨＩＰ２の切り替え部ＳＷＡ、ＳＷＢ、ＳＷＤ、ＳＷＣと試験部ＴＡＰとの間の信号線、多数決選択部ＭＡＪ３０とクロック検出部ＤＥＴ３との間の信号線等の記載を省略している。

例えば、試験部ＴＡＰ１は、試験の対象となる半導体チップＣＨＩＰに合わせて、切り替え部ＳＷＡ１、ＳＷＤ１１、ＳＷＢ１２、ＳＷＣ１の状態を制御する制御信号ＳＣ（ＳＣ１０、ＳＣ１１）を生成する。同様に、試験部ＴＡＰ２は、試験の対象となる半導体チップＣＨＩＰに合わせて、切り替え部ＳＷＡ２、ＳＷＤ２１、ＳＷＢ２２、ＳＷＣ２の状態を制御する制御信号ＳＣ（ＳＣ２０、ＳＣ２１）を生成する。

転送先切り替え部ＳＷＤは、試験部ＴＡＰから受ける制御信号ＳＣに基づいて、内部転送状態、通過状態および両方向状態のいずれかに設定される。内部転送状態では、転送先切り替え部ＳＷＤが受けるデータＴＤＩは、自身の半導体チップＣＨＩＰの試験部ＴＡＰに転送される。また、通過状態では、転送先切り替え部ＳＷＤが受けるデータＴＤＩは、他の半導体チップＣＨＩＰに転送される。そして、両方向状態では、転送先切り替え部ＳＷＤが受けるデータＴＤＩは、自身の半導体チップＣＨＩＰの試験部ＴＡＰおよび他の半導体チップＣＨＩＰに転送される。

各転送先切り替え部ＳＷＤ１１、ＳＷＤ２１の入力端子および２つの出力端子の接続関係は、図１２に示す各転送先切り替え部ＳＷＢ１１、ＳＷＢ２１と同一または同様である。したがって、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＤ１１が内部転送状態に設定された場合、半導体チップＣＨＩＰ１の試験部ＴＡＰ１は、端子ＴＤＩ１からデータＴＤＩを受ける。なお、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＤ１１が通過状態に設定された場合、端子ＴＤＩ１で受けるデータＴＤＩは、半導体チップＣＨＩＰ２に転送される。

また、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＤ１１が両方向状態に設定された場合、端子ＴＤＩ１で受けるデータＴＤＩは、半導体チップＣＨＩＰ１の試験部ＴＡＰ１および半導体チップＣＨＩＰ２に転送される。

なお、試験回路ＴＥＳＣ５の構成は、図１７に示す例に限定されない。例えば、テストクロック端子ＴＣＫ１で受けるテストクロックＴＣＫが伝達されるクロック経路ＰＴｃ（ＰＴｃ１０、ＰＴｃ１１等）は、３本以上のクロック経路で冗長化されてもよい。また、テスト入力端子ＴＩ１で受けるデータが伝達されるテスト経路ＰＴ（ＰＴ１０、ＰＴ１１等）は、３本以上の信号経路で冗長化されてもよい。また、試験回路ＴＥＳＣ５は、２つの半導体チップＣＨＩＰが積層された半導体装置ＳＥＭ（半導体チップＣＨＩＰ２が省かれた半導体装置ＳＥＭ５）に内蔵されてもよい。あるいは、試験回路ＴＥＳＣ５は、４つ以上の半導体チップＣＨＩＰが積層された半導体装置ＳＥＭに内蔵されてもよい。

また、転送先切り替え部ＳＷＤ１１、ＳＷＤ２１は、図２等に示す転送先切り替え部ＳＷＢ１１、ＳＷＢ２１の代わりに、図２、図８および図１５に示す半導体装置ＳＥＭ１、ＳＥＭ２、ＳＥＭ４に含まれてもよい。

図１８は、図１７に示した転送先切り替え部ＳＷＤの一例を示す。転送先切り替え部ＳＷＤ（ＳＷＤ１１、ＳＷＤ２１）は、論理積回路ＡＮＤ１０、ＡＮＤ１１を有する。論理積回路ＡＮＤ１０は、２つの端子ＩＮ１０、ＳＣｂに転送される信号の論理積を演算し、演算結果を端子ＯＵＴ１０に出力する。論理積回路ＡＮＤ１１は、２つの端子ＩＮ１０、ＳＣａに転送される信号の論理積を演算し、演算結果を端子ＯＵＴ１１に出力する。

例えば、半導体チップＣＨＩＰ１の転送先切り替え部ＳＷＤ１１では、端子ＳＣａ、ＳＣｂは、試験部ＴＡＰ１から制御信号ＳＣ１０、ＳＣ１１を受ける。また、半導体チップＣＨＩＰ２の転送先切り替え部ＳＷＤ２１では、端子ＳＣａ、ＳＣｂは、試験部ＴＡＰ２から制御信号ＳＣ２０、ＳＣ２１を受ける。

端子ＳＣａ、ＳＣｂで受ける制御信号がそれぞれ論理値”０”および論理値”１”の場合（例えば、内部転送状態）、端子ＩＮ１０で受けた信号は、端子ＯＵＴ１０から出力され、端子ＯＵＴ１１は、論理値”０”に維持される。端子ＳＣａ、ＳＣｂで受ける制御信号がそれぞれ論理値”１”および論理値”０”の場合（例えば、通過状態）、端子ＩＮ１０で受ける信号は、端子ＯＵＴ１１から出力され、端子ＯＵＴ１０は、論理値”０”に維持される。

端子ＳＣａ、ＳＣｂで受ける両方の制御信号が論理値”１”の場合（例えば、両方向状態）、端子ＩＮ１０で受ける信号は、端子ＯＵＴ１０、ＯＵＴ１１の両方から出力される。

例えば、半導体チップＣＨＩＰ１では、転送先切り替え部ＳＷＤ１１の端子ＩＮ１０は、テスト入力端子ＴＤＩ１に接続される。また、端子ＯＵＴ１０は、試験部ＴＡＰ１のテスト入力端子（データＴＤＩを受ける端子）に接続され、端子ＯＵＴ１１は、端子ＴＤＩ１０、ＴＤＩ１１に接続される。また、半導体チップＣＨＩＰ２では、転送先切り替え部ＳＷＤ２１の端子ＩＮ１０は、データ経路選択部ＳＥＬｄ２０の出力端子に接続される。また、端子ＯＵＴ１０は、試験部ＴＡＰ２のテスト入力端子（データＴＤＩを受ける端子）に接続され、端子ＯＵＴ１１は、端子ＴＤＩ２２、ＴＤＩ２３に接続される。

以上、図１７から図１８に示した実施形態においても、図１２から図１４に示した実施形態と同様の効果を得ることができる。例えば、この実施形態では、クロック経路ＰＴｃ１０、ＰＴｃ１１の一方およびクロック経路ＰＴｃ２０、ＰＴｃ２１の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行できる。また、テスト入力端子ＴＤＩ１で受けるデータが伝達される冗長化された信号経路ＰＴ（例えば、２本１組の信号経路ＰＴ）の一方が故障した場合でも、半導体チップＣＨＩＰ間の信号経路の故障箇所を検出する試験を実行することができる。これにより、故障箇所を迂回して不良を救済することができる。この結果、この実施形態では、半導体装置ＳＥＭ５の歩留まりを向上できる。

さらに、この実施形態では、試験回路ＴＥＳＣ５は、データＴＤＩの転送先を切り替える転送先切り替え部ＳＷＤを有する。これにより、例えば、試験部ＴＡＰ内のデータレジスタ等に複数の半導体チップＣＨＩＰで同じデータが設定される場合、試験回路ＴＥＳＣ５は、複数の半導体チップＣＨＩＰの試験部ＴＡＰにデータＴＤＩをブロードキャストで供給できる。この結果、この実施形態では、試験部ＴＡＰ内のデータレジスタ等にデータを設定する時間を短縮でき、半導体装置ＳＥＭ５の試験時間を短縮できる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥試験回路；１００、２００‥半導体チップ；２０‥クロック検出部；３０‥クロック経路選択部；４０‥試験部；ＡＮＤ‥論理積回路；ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３‥半導体チップ；ＣＴ‥カウンタ；ＦＦ、ＦＦＣ、ＤＦＦ‥フリップフロップ回路；ＩＮＶ‥インバータ；ＭＡＪ‥多数決選択部；ＮＡＮＤ‥否定論理積回路；ＯＲ‥論理和回路；ＲＳＥＬ‥リセット選択部；ＳＥＭ０、ＳＥＭ１、ＳＥＭ２、ＳＥＭ３、ＳＥＭ４、ＳＥＭ５‥半導体装置；ＳＦＴＲ‥シフトレジスタ；ＳＧＤ‥選択信号生成部；ＳＥＬｃ‥クロック経路選択部；ＳＥＬｄ‥データ経路選択部；ＳＷＡ‥クロック転送切り替え部；ＳＷＢ、ＳＷＤ‥転送先切り替え部；ＳＷＣ‥転送データ切り替え部；ＴＡＰ‥試験部；ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ、ＴＩ、ＴＯ‥端子；ＴＥＳＣ１、ＴＥＳＣ２、ＴＥＳＣ３、ＴＥＳＣ４、ＴＥＳＣ５‥試験回路

Claims (14)

1. 複数の半導体チップを含む半導体装置に設けられ、前記半導体装置を試験する試験回路において、
   前記複数の半導体チップのうちの第１の半導体チップに設けられ、前記半導体装置を試験する際に使用される試験クロックを受ける試験クロック端子と、
   前記第１の半導体チップと前記複数の半導体チップのうちの第２の半導体チップとの間に配置され、前記試験クロック端子で受けた試験クロックを前記第１の半導体チップから前記第２の半導体チップに伝達する複数の第１のクロック経路と、
   前記第２の半導体チップに設けられ、前記第２の半導体チップに転送される試験クロックを用いて前記第２の半導体チップを試験する試験部と、
   前記第２の半導体チップに設けられ、前記複数の第１のクロック経路を介してそれぞれ受ける試験クロックを検出する第１のクロック検出部と、
   前記第２の半導体チップに設けられ、前記複数の第１のクロック経路のうち、前記第１のクロック検出部が検出した試験クロックを伝達する第１のクロック経路を第１の試験クロック経路として選択し、前記第２の半導体チップが試験される際に、前記第１の試験クロック経路を介して伝達される試験クロックを前記試験部に供給する第１のクロック経路選択部とを有し、
   前記第１のクロック検出部は、前記複数の第１のクロック経路を介してそれぞれ受ける試験クロックのうち、クロック数が所定数に最初に達した試験クロックを検出し、検出した試験クロックを伝達した第１のクロック経路を示す第１のクロック選択信号を生成し、
   前記第１のクロック経路選択部は、前記複数の第１のクロック経路のうち、前記第１のクロック選択信号が示す第１のクロック経路を前記第１の試験クロック経路として選択する
   ことを特徴とする試験回路。
2. 請求項１に記載の試験回路において、
   前記第１のクロック検出部は、
   前記複数の第１のクロック経路の各々に対応して設けられ、前記複数の第１のクロック経路を介して受ける試験クロックのそれぞれのクロック数を計数する複数の第１の計数部と、
   前記複数の第１のクロック経路を介してそれぞれ受ける試験クロックのいずれかのクロック数が所定数に達した場合、前記複数の第１のクロック経路にそれぞれ対応する複数の第１の制御信号のうち、クロック数が所定数に達した試験クロックを伝達した第１のクロック経路に対応する第１の制御信号をアサートする第１の設定制御部と、
   前記複数の第１のクロック経路の各々に対応して設けられ、前記複数の第１の制御信号の各々の論理値を記憶し、記憶した論理値に基づく前記第１のクロック選択信号を出力する複数の第１の選択信号記憶部と、
   アサートされた第１の制御信号の論理値が前記複数の第１の選択信号記憶部のいずれかに記憶された後に、前記第１のクロック選択信号の論理値が変化することを抑止する第１の更新制御部とを有する
   ことを特徴とする試験回路。
3. 請求項２に記載の試験回路において、
   前記第１の更新制御部は、前記アサートされた第１の制御信号の論理値が前記複数の第１の選択信号記憶部のいずれかに記憶されている間、前記複数の第１の選択信号記憶部のうち、前記アサートされた第１の制御信号の論理値を記憶した第１の選択信号記憶部以外の第１の選択信号記憶部の状態を初期状態に維持する
   ことを特徴とする試験回路。
4. 請求項１ないし請求項３のいずれか１項に記載の試験回路において、
   前記第１の半導体チップに設けられ、前記試験クロック端子から転送される試験クロックを前記第２の半導体チップに転送する状態と、前記試験クロック端子から転送される試験クロックを前記第２の半導体チップに転送しない状態とのいずれかに設定される第１の切り替え部を有する
   ことを特徴とする試験回路。
5. 請求項１ないし請求項３のいずれか１項に記載の試験回路において、
   前記第１の半導体チップに設けられ、前記第２の半導体チップの試験部をリセットする第１の試験部リセット信号と、前記第１のクロック検出部をリセットする第１の検出部リセット信号とを、前記第２の半導体チップにそれぞれ送信する試験部を有する
   ことを特徴とする試験回路。
6. 請求項１ないし請求項５のいずれか１項に記載の試験回路において、
   前記第２の半導体チップと前記複数の半導体チップのうちの第３の半導体チップとの間に配置され、前記第２の半導体チップに転送された試験クロックを前記第３の半導体チップに伝達する複数の第２のクロック経路と、
   前記第３の半導体チップに設けられ、前記第３の半導体チップに転送される試験クロックを用いて前記第３の半導体チップを試験する試験部と、
   前記第３の半導体チップに設けられ、前記複数の第２のクロック経路を介してそれぞれ受ける試験クロックを検出する第２のクロック検出部と、
   前記第３の半導体チップに設けられ、前記複数の第２のクロック経路のうち、前記第２のクロック検出部が検出した試験クロックを伝達する第２のクロック経路を第２の試験クロック経路として選択し、前記第３の半導体チップが試験される際に、前記第２の試験クロック経路を介して伝達される試験クロックを前記第３の半導体チップの試験部に供給する第２のクロック経路選択部とを有し、
   前記第１のクロック経路選択部は、前記第３の半導体チップが試験される際に、前記第１の試験クロック経路を介して伝達される試験クロックを前記第３の半導体チップに転送する
   ことを特徴とする試験回路。
7. 請求項６に記載の試験回路において、
   前記第２の半導体チップに設けられ、前記第１の試験クロック経路を介して伝達される試験クロックを前記第１のクロック経路選択部から受け、前記第１のクロック経路選択部から受ける試験クロックを前記第３の半導体チップに転送する状態と、前記第１のクロック経路選択部から受ける試験クロックを前記第３の半導体チップに転送しない状態とのいずれかに設定される第２の切り替え部を有する
   ことを特徴とする試験回路。
8. 請求項６に記載の試験回路において、
   前記第２の半導体チップの試験部は、前記第３の半導体チップの試験部をリセットする第２の試験部リセット信号と、前記第２のクロック検出部をリセットする第２の検出部リセット信号とを、前記第３の半導体チップにそれぞれ送信する
   ことを特徴とする試験回路。
9. 請求項６ないし請求項８のいずれか１項に記載の試験回路において、
   前記第２のクロック検出部は、前記複数の第２のクロック経路を介してそれぞれ受ける試験クロックのうち、クロック数が所定数に最初に達した試験クロックを検出し、検出した試験クロックを伝達した第２のクロック経路を示す第２のクロック選択信号を生成し、
   前記第２のクロック経路選択部は、前記複数の第２のクロック経路のうち、前記第２のクロック選択信号が示す第２のクロック経路を前記第２の試験クロック経路として選択する
   ことを特徴とする試験回路。
10. 請求項９に記載の試験回路において、
    前記第２のクロック検出部は、
    前記複数の第２のクロック経路の各々に対応して設けられ、前記複数の第２のクロック経路を介して受ける試験クロックのそれぞれのクロック数を計数する複数の第２の計数部と、
    前記複数の第２のクロック経路を介してそれぞれ受ける試験クロックのいずれかのクロック数が所定数に達した場合、前記複数の第２のクロック経路にそれぞれ対応する複数の第２の制御信号のうち、クロック数が所定数に達した試験クロックを伝達した第２のクロック経路に対応する第２の制御信号をアサートする第２の設定制御部と、
    前記複数の第２のクロック経路の各々に対応して設けられ、前記複数の第２の制御信号の各々の論理値を記憶し、記憶した論理値に基づく前記第２のクロック選択信号を出力する複数の第２の選択信号記憶部と、
    アサートされた第２の制御信号の論理値が前記複数の第２の選択信号記憶部のいずれかに記憶された後に、前記第２のクロック選択信号の論理値が変化することを抑止する第２の更新制御部とを有する
    ことを特徴とする試験回路。
11. 請求項１０に記載の試験回路において、
    前記第２の更新制御部は、前記アサートされた第２の制御信号の論理値が前記複数の第２の選択信号記憶部のいずれかに記憶されている間、前記複数の第２の選択信号記憶部のうち、前記アサートされた第２の制御信号の論理値を記憶した第２の選択信号記憶部以外の第２の選択信号記憶部の状態を初期状態に維持する
    ことを特徴とする試験回路。
12. 請求項１ないし請求項５のいずれか１項に記載の試験回路において、
    前記第１の半導体チップに設けられ、前記半導体装置を試験する際に使用される試験データを受ける試験データ入力端子と、
    前記第１の半導体チップと前記第２の半導体チップとの間に配置され、前記試験データ入力端子で受けた試験データを前記第１の半導体チップから前記第２の半導体チップに伝達する複数の第１の試験経路と、
    前記第２の半導体チップに設けられ、期待値を示すデータを前記複数の第１の試験経路のいずれかを介して受けた場合、前記期待値を示すデータを伝達した第１の試験経路を示す第１のデータ選択信号を生成する第１の選択信号生成部と、
    前記第２の半導体チップに設けられ、前記複数の第１の試験経路のうち、前記第１のデータ選択信号が示す第１の試験経路を第１の試験データ経路として選択し、前記第２の半導体チップが試験される際に、前記第１の試験データ経路を介して伝達される試験データを前記第２の半導体チップの試験部に供給する第１のデータ経路選択部とを有する
    ことを特徴とする試験回路。
13. 請求項６ないし請求項１１のいずれか１項に記載の試験回路において、
    前記第１の半導体チップに設けられ、前記半導体装置を試験する際に使用される試験データを受ける試験データ入力端子と、
    前記第１の半導体チップと前記第２の半導体チップとの間に配置され、前記試験データ入力端子で受けた試験データを前記第１の半導体チップから前記第２の半導体チップに伝達する複数の第１の試験経路と、
    前記第２の半導体チップと前記第３の半導体チップとの間に配置され、前記第２の半導体チップに転送された試験データを前記第３の半導体チップに伝達する複数の第２の試験経路と、
    前記第２の半導体チップに設けられ、期待値を示すデータを前記複数の第１の試験経路のいずれかを介して受けた場合、前記期待値を示すデータを伝達した第１の試験経路を示す第１のデータ選択信号を生成する第１の選択信号生成部と、
    前記第２の半導体チップに設けられ、前記複数の第１の試験経路のうち、前記第１のデータ選択信号が示す第１の試験経路を第１の試験データ経路として選択し、前記第２の半導体チップが試験される際に、前記第１の試験データ経路を介して伝達される試験データを前記第２の半導体チップの試験部に供給する第１のデータ経路選択部と、
    前記第３の半導体チップに設けられ、前記期待値を示すデータを前記複数の第２の試験経路のいずれかを介して受けた場合、前記期待値を示すデータを伝達した第２の試験経路を示す第２のデータ選択信号を生成する第２の選択信号生成部と、
    前記第３の半導体チップに設けられ、前記複数の第２の試験経路のうち、前記第２のデータ選択信号が示す第２の試験経路を第２の試験データ経路として選択し、前記第３の半導体チップが試験される際に、前記第２の試験データ経路を介して伝達される試験データを前記第３の半導体チップの試験部に供給する第２のデータ経路選択部とを有する
    ことを特徴とする試験回路。
14. 半導体装置に含まれる複数の半導体チップのうちの第１の半導体チップに設けられ、前記半導体装置を試験する際に使用される試験クロックを受ける試験クロック端子と、前記第１の半導体チップと前記複数の半導体チップのうちの第２の半導体チップとの間に配置され、前記試験クロック端子で受けた試験クロックを前記第１の半導体チップから前記第２の半導体チップに伝達する複数の第１のクロック経路と、前記第２の半導体チップに設けられ、前記第２の半導体チップに転送される試験クロックを用いて前記第２の半導体チップを試験する試験部と、前記第２の半導体チップに設けられ、前記複数の第１のクロック経路を介してそれぞれ受ける試験クロックを検出する第１のクロック検出部と、前記第２の半導体チップに設けられ、前記複数の第１のクロック経路のうち、前記第１のクロック検出部が検出した試験クロックを伝達する第１のクロック経路を第１の試験クロック経路として選択し、前記第２の半導体チップが試験される際に、前記第１の試験クロック経路を介して伝達される試験クロックを前記試験部に供給する第１のクロック経路選択部とを有し、前記第１のクロック検出部は、前記複数の第１のクロック経路を介してそれぞれ受ける試験クロックのうち、クロック数が所定数に最初に達した試験クロックを検出し、検出した試験クロックを伝達した第１のクロック経路を示す第１のクロック選択信号を生成し、前記第１のクロック経路選択部は、前記複数の第１のクロック経路のうち、前記第１のクロック選択信号が示す第１のクロック経路を前記第１の試験クロック経路として選択する試験回路の制御方法において、
    前記半導体装置を試験するテスト装置が、試験クロックを前記試験クロック端子に供給し、
    前記第１のクロック経路選択部が前記複数の第１のクロック経路から前記第１の試験クロック経路を選択した後に、前記テスト装置が、前記半導体装置を試験するデータを前記半導体装置の試験データ入力端子に供給する
    ことを特徴とする試験回路の制御方法。

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