JPH08204687A - 高速信号の伝送方法及び伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 信号間の遅延時間差調整を不要とする高速信
号伝送方法及び装置を提供する。 【構成】 伝送すべきデジタルデータ信号をデジタルデ
ータ信号の伝送クロックと同じ周期でサンプリングし、
このデジタルデータ信号の伝送クロックの周期を表す連
続な同期パルス列に各パルス間におけるサンプリング値
を表すパルスを挿入して伝送信号を形成する。この伝送
信号を伝送路を介して送信側から受信側に伝送し、伝送
路から受信した伝送信号から同期パルス列及びサンプリ
ング値を表すパルスを分離する。分離された同期パルス
列及びサンプリング値を表すパルスと、受信側の伝送ク
ロックとによって、時間軸を異にし、かつ、順番な複数
のインタリーブパルス信号の生成を制御する。生成され
た複数のインタリーブパルス信号を順次に用いてデジタ
ルデータ信号を復号する。 【効果】 データ伝送におけるスキューが防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置
（以下、ＬＳＩと称する）相互間で高速通信を行う信号
伝送方法及び装置に関し、特に、プリント配線基板上に
複数のＬＳＩを実装した状態で、同一基板上のＬＳＩ相
互間又はある基板上のＬＳＩと他の基板上のＬＳＩとの
間で、基板上のパターン配線あるいは伝送ケーブルを介
して高速信号を伝送するのに好適な信号伝送方法及び装
置に関する。

【０００２】

【従来の技術】高速で動作するＬＳＩ相互間における信
号伝送に関連する技術として、次のようなものがある。

【０００３】第１に、信号伝送路を構成する複数のボー
ド上の配線パターンやケーブルの長さを等しくする。物
理的な信号伝送の長さを揃えて高速信号間のスキュー
（信号伝送の遅延のバラツキによる信号位相の不揃い）
を最小限にする。更に、信号同士の位相を揃えるべく、
高速信号の個々のタイミングを微調整するために遅延素
子を設ける。

【０００４】第２に、いわゆるインタリーブ方式で伝送
する。すなわち、信号伝送路の信号本数を増やし、元の
直列なデータ信号を並列なデータ信号に変換して伝送
し、データの見せかけの伝送速度を低下させて、スキュ
ーに対する余裕時間を増す。

【０００５】第３に、高速データを受信する側のクロッ
ク系にＰＬＬ（位相同期ループ）回路を設ける。受信デ
ータの伝送クロックに受信側のＬＳＩの内部クロックを
強制的に同期させてクロックのスキューを抑制する。

【０００６】第４に、いわゆるマルチチップモジュール
（ＭＣＭ）を用いて、パッケージ内に複数のＬＳＩを組
込むようにする。ボンディングワイヤ等のパッケージに
伴う接続の配線を短くし、遅延時間を小さくして、信号
間のスキューを抑制する。

【０００７】高速信号の伝送における信号伝搬の遅延に
よってデータ信号の伝送がどのように制限されるかを図
１２及び図１３を参照して説明する。図１２は、ＬＳＩ
１及び２の相互間を接続するインタフェース部分を示し
ている。送信データ１は、伝送クロックである内部クロ
ック１が供給されるフリップフロップＦＦ１によってク
ロックへの位相の同期化が図られ、伝送路３の一端に送
出される。伝送路３の他端には、ＬＳＩ２のフリップフ
ロップ３が接続される。フリップフロップ３にはＬＳＩ
２の内部クロック２が供給されており、フリップフロッ
プ３の出力には内部クロック２に同期した受信データが
得られる。送信データ２の伝送系についても同様に構成
される。

【０００８】上記構成において信号の遅延を考慮する
と、図１３のタイミングチャートに示すようになる。Ｌ
ＳＩ１のクロック１のスキューをａ、フリップフロップ
１にクロック１が入力されてから、フリップフロップ１
の出力がフリップフロップ３に入力されるまでの時間と
フリップフロップ２にクロック１が入力されてからフリ
ップフロップ２の出力がフリップフロップ４に入力され
るまでの時間のスキューをｂ、ＬＳＩ２のクロックのス
キューをｃ、フリップフロップ３、フリップフロップ４
のセットアップ時間をｄ、ホールド時間をｅとすれば、
ａ〜ｅの合計時間よりも、データ幅の広い信号がＬＳＩ
１及び２間を伝送可能となる。

【０００９】

【発明が解決しようとする課題】このようなインタフェ
ースが、差動信号を用いる構成である場合、上記第１の
技術の適用については、物理的限界がある。また、この
部分のバラツキは元々小さいものであるので、効果は少
ない。遅延素子を個々の信号経路に設けた場合、フリッ
プフロップのセットアップ、ホールド時間を含めて電源
電圧変動、温度変化が起っても誤動作しないように遅延
素子を個々に調整するには多大な時間を必要とする。精
度の良い調整には分解能の高い遅延素子が必要であり、
技術的、コスト的に実現困難である。

【００１０】上記第２の技術では、信号数が多くなるた
め、ＬＳＩのピン数、ボード上の配線パターン数、ケー
ブルの本数等が増加する。その結果、高密度実装ができ
なくなる。

【００１１】上記第３のＰＬＬ技術では、クロック系の
スキューは小さくできるが、データ系高速信号のスキュ
ーは補正できない。このため、サイクル時間がデータ系
高速信号のスキューとフリップフロップのセットアッ
プ、ホールド時間の合計（上記ａ〜ｅの合計時間）より
も小さくなった場合には、データをクロックで拾えなく
なる。

【００１２】上記第４の技術では、システムの構成上物
理的距離を離す必要があるＬＳＩ同士のように、同一ボ
ード上に存在しないＬＳＩ間の信号伝送には適用できな
い。

【００１３】よって、本発明は、現在多くのシステムで
使用されている形態である個々のチップ毎にパッケージ
されたＬＳＩをそのまま利用して、同一ボード上のＬＳ
Ｉ間での高速信号伝送を信号数を増加させることなく、
しかも遅延素子による個々のタイミング調整を不要とす
る高速信号伝送方法及び装置を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の高速信号の伝送方法は、伝送すべきデジタ
ルデータ信号を上記デジタルデータ信号の伝送クロック
と同じ周期でサンプリングし、上記デジタルデータ信号
の伝送クロックの周期を表す連続な同期パルス列に各パ
ルス間におけるサンプリング値を表すデータパルス列を
挿入して伝送信号を形成し、上記伝送信号を伝送路を介
して送信側から受信側に伝送し、上記伝送路から受信し
た伝送信号から上記同期パルス列及び上記データパルス
列を分離し、分離された上記同期パルス列及び上記デー
タパルス列と、受信側の伝送クロックとによって、時間
軸を異にしかつ順番な複数のインタリーブ用パルス信号
の生成を制御し、生成された複数のインタリーブ用パル
ス信号を順次に用いて上記デジタルデータ信号を復号す
る、ことを特徴とする。

【００１５】また、本発明の高速信号伝送装置は、送信
すべき直列なデジタルデータ信号を所定ビット長毎に区
切り、該データ信号の時間軸上の区切り位置を示す同期
パルスと区切られたデータ信号のビット値を示すデータ
パルスとを交互に含む伝送信号を生成する伝送信号生成
手段と、上記伝送信号を中継する信号伝送路と、中継さ
れた上記伝送信号から上記同期パルスと上記データパル
スとを分離して、分離同期パルス列と分離データパルス
列とを得るパルス分離手段と、並列に発生する複数のイ
ンタリーブ用パルス信号各々の先端位置及びパルス振幅
を上記分離同期パルス列及び分離データパルスを用いて
定め、上記インタリーブ用パルス信号各々の後端位置を
受信側の伝送クロックを用いて定めるインタリーブデー
タ生成手段と、先端及び後端位置が定められた複数の上
記インタリーブ用パルス信号に対応する一定幅の複数の
パルス信号を形成し、該複数のパルス信号を受信側の伝
送クロックに同期して順番に選択して元の直列なデジタ
ルデータ信号を復号するデータ復元手段と、を備える。

【００１６】

【作用】通常のデジタルデータ形式から、データ受信側
のインタリーブ回路用の同期エッジパルス（同期パル
ス）と、同期データエッジパルスに挟まれる区間のデー
タの値を意味するデータエッジパルス（データパルス）
とを発生する。同期エッジパルスは伝送サイクルに同期
し各サイクルに一回エッジパルスが出力される。データ
エッジパルスはデータが“０”のとき発生せず、データ
が“１”のとき発生する。この２つのエッジパルスを組
合わせて１本の信号にして（論理和をとる）ボード上の
配線パターン及びケーブルを伝送し、受信側ＬＳＩに入
力する。受信側ＬＳＩでは同期エッジパルスとデータエ
ッジパルスとを分離する回路を備え、同期エッジパルス
でデータのインタリーブタイミングを設定する。インタ
リーブ回路では、このタイミングでデータエッジパルス
をインタリーブし、複数のインタリーブデータを作成す
る。これによって、受信側ＬＳＩの同期クロックで捕え
られる十分なデータ幅にし、受信側の同期クロックに同
期させる。この後、インタリーブされている複数のデー
タを順番に選択して一元化し、元のデジタルデータ形式
に復元する。

【００１７】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の全体構成を示す概略ブロ
ック図であり、信号を送出する側のＬＳＩ１には伝送信
号生成回路１０が設けられる。信号を受信する側のＬＳ
Ｉ２側には、エッジパルス分離回路３０、インタリーブ
データ生成回路４０、データ復元回路５０が設けられ
る。伝送信号生成回路１０及びエッジパルス分離回路３
０相互間は、配線パターン、伝送ケーブル等からなる伝
送線路２０によって接続される。

【００１８】伝送信号生成回路１０は、データ信号を送
信する側のＬＳＩ１に設けられる。ＬＳＩ１の図示しな
い内部回路から出力されるデータ信号をＬＳＩ１の同期
クロック（伝送クロック）によりサンプリングし、伝送
サイクルに同期した同期エッジパルス列と、同期エッジ
パルスに挟まれるデータ区間の値を表すデータエッジパ
ルスとを発生する。同期エッジパルス及びデータエッジ
パルスは重畳され、単一の伝送信号として出力される。

【００１９】伝送線路２０は、基板上の配線パターン、
ボンディングワイヤや接続ケーブル等であり、ＬＳＩ１
及び２の相互間を接続する。

【００２０】エッジパルス分離回路３０は、受信側のＬ
ＳＩ２に設けられる。伝送信号から同期エッジパルスと
データエッジパルスとを分離する。

【００２１】インタリーブデータ生成回路４０は、分離
された同期エッジパルスとデータエッジパルスを用い
て、複数の信号の時間軸上に順番に配置（分配）される
複数のインタリーブ用パルス（Ｑ４１０〜Ｑ４１３）各
々の先端位置を定める。各インタリーブ用パルスの後端
位置を受信側のＬＳＩ２内部の同期クロック（伝送クロ
ック）を用いて定め、同期をとる。

【００２２】データ復元回路５０は、複数の上記インタ
リーブ用パルスに基づいて、受信側の同期クロックに同
期し、かつ、マルチプレクサの選択動作が一巡する動作
周期に対応した、幅の広い複数のパルスを形成し、マル
チプレクサによって順番にパルスを選択して元の直列な
データ信号を復号する。

【００２３】図２は、伝送信号生成回路１０の構成例を
示しており、図４は、回路１０の各部の信号波形を示し
ている。ＬＳＩ１の内部クロックの通常周波数の２倍の
周波数のクロックＣＬＫをフリップフロップ１０１、ア
ンドゲート１０２及び１０３からなる分周回路によっ
て、半周期位相の異なる２相のクロック信号ＣＬＫ１１
及びＣＬＫ１２を発生する。ＣＬＫ１１は従来の内部ク
ロック１に相当するものであり、フリップフロップ１、
オアゲート１０６に供給される。フリップフロップ１
は、データ信号をクロックＣＬＫ１１に同期してサンプ
リングしてＱ出力ＦＦ１を発生する。出力ＦＦ１は、ク
ロックＣＬＫ１２が夫々供給されるラッチ１０４及びア
ンドゲート１０５によって構成される取込み回路に供給
される。この取込み回路は、クロックＣＬＫ１２の
“Ｌ”レベルのときに出力ＦＦ１を取込み、クロックＣ
ＬＫ１２の“Ｈ”レベルのときにこれをアンドゲート１
０５から出力する。アンドゲート１０５の出力は、デー
タ信号のクロック１１によって区切られた区間のデータ
信号のレベル情報を担っており、オアゲート１０６によ
り、データ信号のエッジ位置を示すクロックＣＬＫ１１
と組合わされる。オアゲート１０６の出力は伝送信号と
して伝送路２０を介してエッジパルス分離回路に供給さ
れる。

【００２４】こうして得られた伝送信号は、図４に示さ
れるように、元のデータ信号を所定ビット長（上記例で
は１ビット）に区切る一定周期の、パルスエッジに同期
情報を持つ同期エッジパルス列と、同期エッジパルスに
挟まれてパルスの有無により該区間内の値を表すデータ
エッジパルスとを含んで構成されている。

【００２５】次に、受信側の構成について説明する。図
３は、エッジパルス分離回路３０及びインタリーブデー
タ生成回路４０の構成を示している。

【００２６】エッジパルス分離回路３０は、ラッチ３０
１、アンドゲート３０２、フリップフロップ３０３、遅
延素子（例えば、遅延時間１ｎＳ）３０４によって構成
されるパルス分離回路によって受信した伝送信号ＩＮか
ら同期エッジパルスＳＹＮとデータエッジパルスＱ２と
を分離する。

【００２７】ラッチ３０１及びアンドゲート３０２は、
供給される伝送信号ＩＮから同期エッジパルスのみを抽
出し、分離同期エッジパルスＳＹＮを生成する。分離同
期エッジパルスＳＹＮの立ち下がりエッジでフリップフ
ロップ３０３のＱ出力Ｑ１を“１”にセットする。ラッ
チ３０５及びアンドゲート３０６によって、出力Ｑ１が
“１”のときのみ、２つの同期エッジパルスに挟まれる
区間に存在するデータエッジパルスを有効にし、分離デ
ータエッジパルスＱ２を生成する。この際、その周期の
データが“０”のときは、データエッジは生成されない
ので、分離データエッジパルスＱ２は生成されない。こ
のような動作を確保するため、フリップフロップ３０３
は、分離同期エッジパルスＳＹＮの立ち下がりエッジで
“Ｈ”にセットされ、データエッジパルスが入力される
まで、“Ｈ”を保持する。次の同期エッジパルスがラッ
チ３０５に入力される前にリセットされるように出力Ｑ
１を、例えば１ｎＳの遅延素子３０４を介してリセット
する。遅延素子３０４によって出力Ｑ１のパルス幅が設
定される。

【００２８】このような構成により、ラッチ３０１の出
力が“Ｈ”のとき、伝送信号ＩＮから同期エッジパルス
ＳＹＮが分離され、ラッチ３０５の出力が“Ｈ”のとき
伝送信号ＩＮからデータエッジパルスＱ２が分離され
る。ラッチ３０１と３０５の出力はフリップフロップ３
０３によって制御され、ラッチ３０１と３０５の出力が
同時に“Ｈ”となることはない。

【００２９】次に、エッジパルス分離回路３０の動作に
ついて説明する。回路が動作を開始するときに（例え
ば、電源投入時）、図示しないイニシャルリセット回路
によって、フリップフロップ３０３の出力Ｑ１は
“Ｌ”、ラッチ３０１の出力は“Ｈ”、ラッチ３０５の
出力は“Ｌ”に設定される。この状態で伝送信号ＩＮの
最初のパルス（同期パルス）が供給されると、このとき
ラッチ３０１は“Ｈ”であるので、アンドゲード３０２
を最初のパルスが通過して、同期エッジパルスＳＹＮが
得られる。

【００３０】一方、ラッチ３０５の出力は“Ｌ”なの
で、最初のパルスはアンドゲート３０６を通過すること
はできない。伝送信号ＩＮの最初のパルスの立ち下がり
でフリップフロップ３０３の出力Ｑ１は“Ｈ”となる。
従って、ラッチ３０１の出力とは“Ｌ”、ラッチ３０５
の出力は“Ｈ”となる。

【００３１】伝送信号ＩＮの第２のパルスが供給される
と、このパルスはアンドゲート３０２を通過できず、同
期エッジパルスＳＹＮは生じない。しかし、ラッチ３０
５の出力が“Ｈ”であるので、アンドゲート３０６を通
過し、データエッジパルスＱ２となる。フリップフロッ
プ３０３は、伝送信号ＩＮの第３のパルスが供給される
前に遅延素子３０４の出力によってリセットされ、
“Ｌ”となる。これは、初期の状態と同じである。

【００３２】以上の繰り返しによって、供給される伝送
信号ＩＮのパルス列の奇数番目のパルスを同期エッジパ
ルスＳＹＮに、偶数番目のパルス（データが“０”で実
際には出力されないパルスを含む）をデータエッジパル
スＱ２に分離することができる。

【００３３】信号分離の動作における遅延の影響につい
て、図６〜図８のタイミングチャートを参照して説明す
る。実際のＬＳＩにおいては、プロセス変動等による素
子形成のバラツキがあるので遅延時間のバラツキを考慮
する必要がある。このバラツキを示す指標として、一般
に、Ｋファクタが使用され、回路設計の際に参考にされ
る。図６は、Ｋ＝１（遅延時間が標準Typ ）の場合であ
る。図７は、Ｋ＝０．７（遅延時間が最小MIN ）の場合
である。図８は、Ｋ＝１．２（遅延時間が最大Max ）の
場合である。なお、データ転送速度は２５０ＭＨｚ、２
入力アンドゲートの遅延時間Tpd ＝３００ｐＳ（Typ
）、フリップフロップの遅延時間Tpd ＝５００ｐＳ（T
yp ）、出力Ｑ１のパルス幅１ｎＳ（Typ ）と仮定して
いる。本発明におけるエッジパルス分離回路がバラツキ
のあるＬＳＩでも影響が少ないことが判る。

【００３４】次に、このようにして伝送信号から分離さ
れた分離同期エッジパルスＳＹＮ及び分離データエッジ
パルスＱ２をデータ信号に復調する過程について説明す
る。

【００３５】分離同期エッジパルスＳＹＮ及び分離デー
タエッジパルスＱ２は、インタリーブデータ生成回路４
０に供給される。インタリーブデータ生成回路４０は、
カウンタ４０１、ラッチ４０２〜４０５、アンドゲート
４０６〜４０９、フリップフロップ４１０〜４１３によ
って構成される。

【００３６】図５に示すように、分離同期エッジパルス
ＳＹＮがカウンタ４０１に入力されると、カウンタ４０
１はその度にカウント値をアップさせる。カウンタ４０
１は、例えば４ビットカウンタであり、順番にカウント
出力０〜３を発生する。これ等のカウント出力はラッチ
４０２〜４０５に夫々供給される。一方、ラッチ４０２
〜４０５、アンドゲート４０６〜４０９には、分離デー
タエッジパルスＱ２が供給される。これにより、アンド
ゲート４０６〜４０９の出力にインタリーブ用クロック
信号ＣＬＫ２１〜ＣＬＫ２４が得られる。クロックＣＬ
Ｋ２１〜ＣＬＫ２４は、データエッジパルスを４つの信
号に分配したものに相当する。

【００３７】クロック信号ＣＬＫ２１〜ＣＬＫ２４は、
夫々セット入力に“Ｈ”が印加されるフリップフロップ
４１０〜４１３のクロック入力に供給され、フリップフ
ロップ４１０〜４１３のＱ出力を立ち上げる。フリップ
フロップ４１０〜４１３の各リセット入力には、後述す
るクロックコントロール回路５０１から図１０に示す内
部同期クロックに同期したクロック信号ＣＮＴ０〜ＣＮ
Ｔ３が夫々供給される。クロックコントロール回路５０
１の出力数はカウンタ４０１の出力数に対応している。

【００３８】従って、フリップフロップ４１０〜４１３
のＱ出力Ｑ４１０〜Ｑ４１３は、図１０に示すように、
インタリーブ領域内で分離データエッジパルスによって
立上がり、内部同期信号に同期して立ち下がる（クロッ
ク信号ＣＮＴ０〜ＣＮＴ３）ものとなる。

【００３９】Ｑ出力Ｑ４１０〜Ｑ４１３は、データ復元
回路５０に供給される。データ復元回路５０は、クロッ
クコントロール回路５０１、フリップフロップ５０２〜
５０５、バイナリカウンタ５０６、マルチプレクサ５０
７、フリップフロップ５０８によって構成される。デー
タ復元回路５０には、内部同期用クロック（伝送クロッ
ク）が供給され、クロックコントロール回路５０１及び
バイナリカウンタ５０６に入力される。

【００４０】クロックコントロール回路５０１は、図１
０に示すように、内部同期用クロックに同期し、インタ
リーブサイクルで発生するクロックを順番に１クロック
ずつシフトしたクロックＣＮＴ０〜ＣＮＴ３を発生す
る。これ等のクロックは、Ｑ出力Ｑ４１０〜Ｑ４１３が
セット入力に印加されるフリップフロップ５０２〜５０
５のクロック入力に供給される。このため、フリップフ
ロップ５０２〜５０５の出力Ｑ５０２〜Ｑ５０５には、
分離データエッジパルスに対応し、かつ、十分に幅の広
い、“Ｈ”又は“Ｌ”のインタリーブデータが得られ
る。

【００４１】このインタリーブデータを、内部同期用ク
ロックによって歩進する４進カウンタ５０６の出力によ
って制御されるマルチプレクサ５０７によって順番に選
択してそのＱ出力に直列なデータ信号を得る。このデー
タ信号を、クロック入力に内部同期用クロックが伝送ク
ロックとして供給されるフリップフロップ５０８によっ
て、サンプリングしてその出力Ｑ５０８に内部クロック
に同期したデータ信号を復元する。

【００４２】図１１は、他の実施例を示しており、信号
伝送路２０における信号の伝送速度（信号周波数）を抑
制するようにしたものである。このために、この実施例
では、図２に示す、送信側ＬＳＩのオアゲート１０６の
出力をトグルフリップフロップ（Ｔフリップフロップ）
１０７に与える。トグルフリップフロップ１０７は、
“Ｈ”パルスが入力される度にＱ出力を反転するので図
４に示される信号Ｑ１０７が得られる。この信号は、元
の伝送信号と比べて伝送クロック成分の周波数が１／２
になっている。

【００４３】受信側では、信号Ｑ１０７の波形の立上が
りを、セット入力に“Ｈ”レベルが供給され、クロック
入力に信号Ｑ１０７が供給されるフリップフロップ３１
１にて検出し、立上がり検出パルスを発生する。信号Ｑ
１０７の波形の立ち下がりを、セット入力に“Ｈ”レベ
ルが供給され、クロック入力に信号Ｑ１０７が供給され
るフリップフロップ３１２にて検出し、立ち下がり検出
パルスを発生する。両検出パルス出力をオアゲート３１
３により組合わせることによって、元の伝送信号ＩＮが
復元される。

【００４４】なお、実施例では、伝送サイクルに同期
し、各サイクルに一回エッジを発生する同期エッジパル
スと、同期エッジに挟まれる区間のデータ“０”若しく
は“１”を表すデータエッジパルスとを使用している
が、同期パルスに挟まれるデータエッジパルスを複数と
することができる。例えば、２パルスとし、データ値
“００”“０１”“１０”“１１”を表すようにするこ
とが可能である。

【００４５】また、上記実施例では１つのデータ信号を
伝送する例で説明しているが、勿論、上記高速信号伝送
装置を複数設けて並列なデジタルデータ信号の伝送を行
うことが出来る。

【００４６】

【発明の効果】以上説明したように、本発明の高速信号
伝送装置によれば、データ伝送におけるスキューが防止
されるのでパルス間隔を極めて狭くすることが出来、高
速信号伝送に好適である。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成を示す概略ブロック
図である。

【図２】伝送信号生成回路の構成例を示す回路図であ
る。

【図３】エッジパルスパルス分離回路の構成例を示す回
路図である。

【図４】伝送信号生成回路の各部信号波形を示すタイミ
ングチャートである。

【図５】エッジパルス分離回路及びインタリーブデータ
生成回路の各部信号波形を示すタイミングチャートであ
る。

【図６】信号遅延の影響（Ｋファクタが１の場合）を説
明するタイミングチャートである。

【図７】信号遅延の影響（Ｋファクタが０．７の場合）
を説明するタイミングチャートである。

【図８】信号遅延の影響（Ｋファクタが１．２の場合）
を説明するタイミングチャートである。

【図９】データ復元回路の構成例を示す回路図である。

【図１０】インタリーブデータ生成回路及びデータ復元
回路の各部信号波形を示すタイミングチャートである。

【図１１】本願発明のたの実施例を示すブロック回路図
である。

【図１２】従来の信号伝送回路の例を示すブロック図で
ある。

【図１３】従来構成における不具合を説明するためのタ
イミングチャートである。

Claims (5)

【特許請求の範囲】
1. 【請求項１】伝送すべきデジタルデータ信号を前記デジ
   タルデータ信号の伝送クロックと同じ周期でサンプリン
   グし、 前記デジタルデータ信号の伝送クロックの周期を表す連
   続な同期パルス列に各パルス間におけるサンプリング値
   を表すデータパルス列を挿入して伝送信号を形成し、 前記伝送信号を伝送路を介して送信側から受信側に伝送
   し、 前記伝送路から受信した伝送信号から前記同期パルス列
   及び前記データパルス列を分離し、 分離された前記同期パルス列及び前記データパルス列
   と、受信側の伝送クロックとによって、時間軸を異にし
   かつ順番な複数のインタリーブ用パルス信号の生成を制
   御し、 生成された複数のインタリーブ用パルス信号を順次に用
   いて前記デジタルデータ信号を復号する、 ことを特徴とする高速信号の伝送方法。
2. 【請求項２】前記インタリーブ用パルス信号は、その先
   端が前記分離された同期パルス列及び前記データパルス
   列を用いて定められ、その後端が前記受信側の伝送クロ
   ックを用いて定められる、 ことを特徴とする請求項１記載の高速信号の伝送方法。
3. 【請求項３】送信すべき直列なデジタルデータ信号を所
   定ビット長毎に区切り、該データ信号の時間軸上の区切
   り位置を示す同期パルスと区切られたデータ信号のビッ
   ト値を示すデータパルスとを交互に含む伝送信号を生成
   する伝送信号生成手段と、 前記伝送信号を中継する信号伝送路と、 中継された前記伝送信号から前記同期パルスと前記デー
   タパルスとを分離して、分離同期パルス列と分離データ
   パルス列とを得るパルス分離手段と、 並列に発生する複数のインタリーブ用パルス信号各々の
   先端位置及びパルス振幅を前記分離同期パルス列及び分
   離データパルスを用いて定め、前記インタリーブ用パル
   ス信号各々の後端位置を受信側の伝送クロックを用いて
   定めるインタリーブデータ生成手段と、 先端及び後端位置が定められた複数の前記インタリーブ
   用パルス信号に対応する一定幅の複数のパルス信号を形
   成し、該複数のパルス信号を受信側の伝送クロックに同
   期して順番に選択して元の直列なデジタルデータ信号を
   復号するデータ復元手段と、 を備える高速信号伝送装置。
4. 【請求項４】前記所定ビット長は、１ビットである、 ことを特徴とする請求項３記載の高速信号伝送装置。
5. 【請求項５】前記伝送信号生成手段は、前記伝送信号を
   トグルフリップフロップを介して前記信号伝送路に送出
   する、 ことを特徴とする請求項３記載の高速信号伝送装置。