JPH08256137A

JPH08256137A - 位相比較型ビット同期確立回路

Info

Publication number: JPH08256137A
Application number: JP5953995A
Authority: JP
Inventors: Shoichi Omori; 尚一大森; Yoshinori Ishii; 義則石井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-17
Filing date: 1995-03-17
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】本発明は受信データの正パルス幅又は負パルス
幅が変動し、何れかが狭くなったとしても、その狭幅パ
ルスに位相同期することができ、また通常受信データに
おいてもビット位相同期を行うことができる位相比較型
ビット同期確立回路を提供することを目的とする。【構成】複数段の遅延手段４１〜５５で受信データＤ１
を一定位相量ずつ遅延させ、データＤ１及び複数の遅延
データＤ２〜Ｄｎをクロック信号ＣＫによりトリガして
フリップフロップ５６に保持し、手段５７で隣位相同士
の保持データＱ１〜Ｑｎで論理の異なる変化点を２つ検
出し、手段７６で２つの変化点の位相差を求め、手段７
７で位相差が信号ＣＫの１周期以下の場合にその位相差
を出力し、この位相差を手段７８で１／２とし、手段７
９で１／２位相差値と、最初の変化点の位相値とを加算
し、この加算位相値に対応する位相の、データＤ１〜Ｄ
ｎを手段８０で選択するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相比較型ビット同期確
立回路に関する。この位相比較型ビット同期確立回路
は、通信システム等において伝送路上でバースト状に連
続して受信される信号のビット同期を受信装置において
確立するためのものである。

【０００２】

【従来の技術】近年、従来の電話加入者に対するサービ
スについて、提供サービスの高度化即ちマルチメディア
化等が計画されつつある。これらサービスの高度化につ
れて、通信される情報量というものは莫大な量となる。

【０００３】しかしながら従来のメタリック電話線で可
能なサービスは限られているのが現状である。そこで加
入者伝送路の整備、即ち加入者伝送路の光ファイバ化が
必要不可欠の課題となっている。

【０００４】現在、加入者伝送路の光ファイバ化の方式
の１つにＰＯＮ(Passive Optical Network) というネッ
トワーク形態が提案されている。これは図１０に示すよ
うに、親局（電話局）１の終端装置２に接続された１本
の光ファイバ（本線）３を、加入者伝送路区間の途中で
光カプラ４によって分岐し、この分岐された支線である
光ファイバ５₁，５₂，５₃，…，５_n-1，５_n，５
_n+1を多数の加入者の子局６₁，６₂，６₃，…，６
_n-1，６_n，６_n+1へ接続する方式である。

【０００５】親局１からの本線３は、経済的な光ファイ
バ網の構築を目的に１本の光ファイバにて実現される。
従って、光カプラ４にて１本の光ファイバ３に多重され
る各子局６₁…６_n+1からの送信信号は何らかの手段よ
って親局１で区別可能な形態で送信（多重）されなくて
はならない。

【０００６】このための方式の１つとして、各子局６₁
…６_n+1から親局１へ向かう上がり方向の信号は、ＴＤ
ＭＡ(Time Division Multiple Access) 方式による多重
化が行われている。

【０００７】即ち、図１１に示すように、１フレーム内
に、各子局６₁…６_n+1からの上がり信号Ｓ₁…Ｓ_n+1
（Ｓ₄までしか図示せず）を順序よく並べることによ
り、１本の光ファイバ３上に収容される全ての子局６₁
…６_n+1からの送信信号を多重するものである。

【０００８】各加入者の子局６₁…６_n+1の送信信号
は、親局１からの下り信号に同期しているため、加入者
側の送信回路から送信されるデータは、基本的に親局１
の装置のクロック信号に対して周波数同期は確立してい
る。

【０００９】しかしながら各支線５₁…５_n+1の光ファ
イバの長さが子局６₁…６_n+1の物理的な配置によって
異なっているため、各子局６₁…６_n+1からの送信信号
（バースト信号）のビット位相が子局６₁…６_n+1毎に
異なっている。このため親局１の受信回路である終端装
置２では、各子局６₁…６_n+1からのバースト信号毎に
ビット位相を確立している。

【００１０】図１２に終端装置（電話局側加入者終端装
置）２の内部構成図を示す。終端装置２において、８は
波形等化回路、９は波形整形回路、１０はビット同期回
路である。

【００１１】本線３を伝送してきた各子局６₁…６_n+1
からの受信信号は、伝送路で減衰しているので先ず波形
等化回路８で増幅される。次に、その増幅されたアナロ
グ信号が、波形整形回路９において論理”１”又は”
０”のディジタル信号に変換される。

【００１２】そのディジタル信号のビット同期がビット
同期回路１０で確立されるが、従来回路では、バースト
状の信号ではなくユニバーサル（連続）な信号を念頭に
置いており、受信信号に対するビット同期の確立方法と
してはＰＬＯ技術を用いている。

【００１３】このＰＬＯ技術等を用いたビット同期回路
１０では、１度ビット同期確立後はそのビット位相が通
信途中で大きく変動しないことを前提としている。従っ
て、ビット同期確立後の動作としては一時的な変動に対
しては積分段数を大きく取ることで安定した同期ビット
クロック信号を得ることができ、これによって受信デー
タの安定した再生が可能であった。

【００１４】しかしながら図１１に示したように各子局
６₁…６_n+1からの送信信号Ｓ₁…Ｓ_n+1がバースト状
に受信される場合に対しては、各バースト信号Ｓ₁…Ｓ
_n+1からのビット位相は、図１０に示した加入者線路で
ある支線５₁…５_n+1の長さによって異なる可能性があ
る。即ち、各バースト信号Ｓ₁…Ｓ_n+1毎にビット位相
が異なる可能性がある。

【００１５】従って、従来の積分段数、即ち位相制御が
比較的ゆっくりと行われるＰＬＯ技術では対応不可能で
あり、各バースト信号Ｓ₁…Ｓ_n+1毎にビット同期を確
立する技術が必要となっている。この技術を用いたビッ
ト同期回路が、公知の位相比較型ビット同期確立回路で
ある。

【００１６】この従来の位相比較型ビット同期確立回路
を、図１３、図１４及び図１５を参照して説明する。図
１３は従来の位相比較型ビット同期確立回路の動作原理
説明図、図１４は従来の位相比較型ビット同期確立回路
の構成図、図１５は図１４の動作説明を行うためのタイ
ミングチャートである。

【００１７】但し、図１３及び図１５においては、説明
を理解し易くするため各加入者からのバースト信号を数
ビット（ｂｉｔ）としているが、実際のサービスでは数
十〜数千ｂｉｔで構成されている。

【００１８】図４に符号１２，１３，１４，１５で示す
伝送路上の各加入者から電話局へ送信されるバースト信
号は、基本的には電話局からの下り信号に同期するため
周波数的な同期は取れていると考えられる。

【００１９】しかしながら前述したように各加入者毎に
光ファイバ支線５₁…５_n+1の長さが異なる可能性が有
り、このため各バースト信号１２〜１５を、装置内の受
信ビットクロック信号（受信クロック信号）ＣＫが安定
的に打ち抜けないケースが生じる。

【００２０】そこで、各バースト信号１２〜１５を、受
信クロック信号ＣＫが安定して打ち抜ける位置まで遅延
素子等によって符号１２′〜１５′で示すようにシフト
することによって各バースト信号毎のビットデータの再
生が可能となる。

【００２１】このように受信バースト信号を安定して打
ち抜ける位置までシフトする構成が図１４に示す位相比
較型ビット同期確立回路である。図１４において、１７
〜２３は遅延素子（ＤＬ）であり、各加入者から送られ
てきたバースト信号である受信データＤ１を、受信クロ
ック信号ＣＫの１周期より小さい遅延量である任意の固
定量ずつ遅延させるものである。各遅延データをＤ２〜
Ｄ８で示す。

【００２２】２４はフリップフロップ（Ｆ／Ｆ）であ
り、受信データＤ１及び遅延データＤ２〜Ｄ８をクロッ
ク信号ＣＫでトリガして保持して出力するものである。
２５は位相比較回路であり、Ｆ／Ｆ２４の出力データＤ
１′〜Ｄ８′の内、クロック信号ＣＫに対してセットア
ップ及びホールドマージンの大きいものを認識し、この
認識されたデータを選択するための選択信号ＳＳを出力
するものである。

【００２３】２６はセレクタ（ＳＥＬ）であり、選択信
号ＳＳに応じてクロック信号ＣＫに対してセットアップ
及びホールドマージンの大きいデータＤ１′〜Ｄ８′を
選択し、この選択データＤ９をＦ／Ｆ２７へ出力するも
のである。

【００２４】Ｆ／Ｆ２７は、選択データＤ９をクロック
信号ＣＫによってトリガし、このトリガによる保持デー
タを再生データＤ１０として出力するものである。この
ような構成の位相比較型ビット同期確立回路の動作を、
図１５を参照して説明する。

【００２５】受信データＤ１は、符号２８，２９で示す
ように加入者から送信されてきたバースト信号である
が、各バースト信号２８，２９中には符号３０で示すＰ
Ｒ（プリアンブル）、３１で示すＦＲ（フレーム）及び
３２で示すデータが存在する。

【００２６】位相比較型ビット同期確立回路が設けられ
る受信回路は、ＰＲ３０で受信増幅器の増幅率の調整、
またビット位相の確立を行う。ＦＲ３１はフレーム同期
を確立するためのものである。

【００２７】従って、図１４に示す位相比較型ビット同
期確立回路においては、データのＰＲ３０の部分でビッ
ト位相の確立が行われる。受信データＤ１は各遅延素子
１７〜２３によって図１５に示すように所定量ずつ遅延
させられる。この受信データＤ１及び遅延データＤ２〜
Ｄ８が、時刻ｔ１〜ｔ４で示すクロック信号ＣＫの立ち
上がりエッジでトリガされ、Ｆ／Ｆ２４に保持されたと
すると、Ｆ／Ｆ２４から図１５にＤ１′〜Ｄ８′で示す
データが、位相比較回路２５及びセレクタ２６へ出力さ
れる。

【００２８】この出力データＤ１′〜Ｄ８′が入力され
た位相比較回路２５は次の動作を行う。まず、各データ
Ｄ１′〜Ｄ８′の同一タイミングにおけるレベルを隣同
士（図では上下同士）で比較する。これは例えば時刻ｔ
２及びｔ３間では、データＤ１′及びＤ２′のレベルを
比較し、Ｄ２′及びＤ３′、Ｄ３′及びＤ４′、…、Ｄ
７′及びＤ８′のレベルを比較するといったものであ
る。

【００２９】次に、その比較から隣同士でレベルの異な
るデータを検出する。時刻ｔ２〜ｔ３の間では、データ
Ｄ１′及びＤ２′、Ｄ５′及びＤ６′が異なっているの
でそれらが検出される。

【００３０】この検出されたデータＤ１′及びＤ２′、
Ｄ５′及びＤ６′は、全てのデータＤ１′〜Ｄ８′が受
信データＤ１を一定時間毎に遅延させ、同一クロック信
号ＣＫで打ち抜いて得たものであることから、クロック
信号ＣＫに対して最も打ち抜くマージンが無いものであ
る。

【００３１】従って、その検出データＤ１′及びＤ２′
と、Ｄ５′及びＤ６′との間のデータＤ３′及びＤ４′
が、適正な打ち抜きマージンが得られるものである。そ
こで、位相比較回路２５は、検出データＤ１′及びＤ
２′と、Ｄ５′及びＤ６′との間のデータＤ３′及びＤ
４′の内の何れか１つを選択するような選択信号ＳＳを
セレクタ２６へ出力する。

【００３２】この選択信号ＳＳが供給されたセレクタ２
６は、データＤ３′又はＤ４′を選択し、これが選択デ
ータＤ９としてＦ／Ｆ２７へ出力され、Ｆ／Ｆ２７でそ
の選択データＤ９がクロック信号ＣＫによって安定的に
トリガされ、再生データＤ１０として出力される。

【００３３】以上の動作によって、加入者からのバース
ト信号のビット位相の確立を行うことができる。

【００３４】

【発明が解決しようとする課題】ところで、上述した加
入者から送信されてきたバースト信号は、前述でも述べ
たように加入者の光ファイバ支線５₁…５_n+1の長さの
違いにより、幅広い波形振幅レベルが存在する。

【００３５】これに対応するために、図１２に示した波
形等化回路８のアンプには幅広いダイナミックレンジが
要求されるが、バースト毎にレベルの異なる受信信号を
等化するには技術的に困難が有り、結果として波形整形
回路９による波形整形後のデータの論理”１”と”
０”、即ち”１”の部分を正パルス、”０”の部分を負
パルスとした場合に、各パルス幅に変動が生じる。

【００３６】図１４を参照して説明した従来の位相比較
型ビット同期確立回路では、そのように正パルス幅及び
負パルス幅が変動することが起因する２つの問題があっ
た。１つ目は、正負何れかのパルス幅が小さい場合にそ
の部分の打ち抜きマージンが保証できない問題である。

【００３７】パルス幅が小さい場合の例として、図１６
に正パルス幅がクロック信号ＣＫの１サイクルに対して
５０％、負パルス幅が１５０％の極端なデータＤ１を想
定する。また、データＤ１を打ち抜くビットクロック信
号ＣＫが理想的な位相状態にある場合を想定する。

【００３８】これは、データＤ１のパルス幅の中心が、
クロック信号ＣＫの打ち抜きエッジの位置となるように
データＤ１をアナログ的に遅延させたものである。しか
しながら、図１４に示した位相比較型ビット同期確立回
路の構成例からも明らかなように、受信データＤ１の遅
延量は遅延素子により量子化されてステップバイステッ
プで遅延させられるため、実際のデータＤ１とクロック
信号ＣＫとの位相関係は、図１７に符号Ｄ１′，Ｄ１，
Ｄ１″で示すような何れかの関係となる可能性がある。

【００３９】位相比較型ビット同期確立回路では図１５
を参照して説明したように、受信データ及びその遅延デ
ータの各データの同一タイミングにおけるデータ値を隣
同士で比較し、隣同士でデータ値の異なる変化点を２つ
検出し、この検出された変化点の間に存在するデータを
採用する方式を取っている。

【００４０】しかし、その変化点は、データの幅の広い
パルス部分で得られるか、狭いパルス部分で得られるか
が明らかでない。このことから、幅の広いパルス部分で
変化点が検出され、これによって打ち抜き位相が決定さ
れた場合、その位相が狭いパルス部分に対して決定され
たものでないため、図１７のデータＤ１′及びＤ１″の
ように、狭いパルス部分では打ち抜きマージンが保証で
きない問題があった。

【００４１】２つ目は、受信データとビットクロック信
号との位相比較が常時行えない問題である。従来の位相
比較型ビット同期確立回路では、受信データの”１”
と”０”の交番が保証されているプリアンブルの部分で
は、”１”又は”０”の部分を打ち抜くようにできる
が、通常受信されるランダムデータでは、図１８に示す
データＤ１のように、例えば”１”が連続する部分があ
るので、同図に示すようにクロック信号ＣＫの立ち上が
りエッジで”１”、”１”、”０”…といった具合に打
ち抜くことができないケースが生じる。

【００４２】データのパルス部分の中心部分をクロック
信号ＣＫで打ち抜くようにする場合の方法としては前記
したように、検出変化点の間に存在するデータを採用す
ればよい。しかし、図１８のようなケースの場合、デー
タＤ１の正パルス幅の中心をクロック信号ＣＫの立ち下
がりエッジが打ち抜くようにすると、以降クロック信号
ＣＫによって読みだされるデータ値が”１”、”
０”、”０”、…といった順になり、本来のデータ配列
がシフトする、即ちデータとビットクロック信号との位
相がシフトする問題があった。

【００４３】本発明は、このような点に鑑みてなされた
ものであり、受信データの正パルス幅又は負パルス幅が
変動し、何れかが狭くなったとしても、その狭幅パルス
に位相同期することができ、また通常受信データにおい
てもビット位相同期を行うことができる位相比較型ビッ
ト同期確立回路を提供することを目的としている。

【００４４】

【課題を解決するための手段】図１に本発明の原理図を
示す。図中、４１，４２，４３，５５は複数段の遅延手
段であり、受信データＤ１を一定位相量ずつ遅延させる
ものである。

【００４５】５６はフリップフロップであり、受信デー
タＤ１及び複数段の遅延手段４１〜５５により遅延され
た複数の遅延データＤ２〜Ｄｎをクロック信号ＣＫによ
りトリガして保持するものである。

【００４６】５７は変化点検出手段であり、フリップフ
ロップ５６の隣位相同士の保持データＱ１〜Ｑｎで論理
の異なる変化点を２つ検出するものである。７６は差分
値判定手段であり、変化点検出手段５７で検出された２
つの変化点の位相差を求めるものである。

【００４７】７７は差分値判定手段であり、２つの変化
点の位相差がクロック信号ＣＫの１周期以下である場合
にその位相差を出力するものである。７８は除算手段で
あり、差分値判定手段７７から出力される位相差を１／
２とするものである。

【００４８】７９は加算手段であり、位相差の１／２の
値と、その位相差が差分値判定手段７６で求められた２
つの変化点の内の最初の変化点の位相値とを加算するも
のである。

【００４９】８０は選択手段であり、加算手段７９で得
られる加算位相値に対応する位相の、受信データＤ１及
び複数の遅延データＤ２〜Ｄｎを選択するものである。

【００５０】

【作用】上述した本発明によれば、複数段の遅延手段４
１〜５５によって受信データＤ１の位相が一定量ずつ遅
延され、この遅延データＤ２〜Ｄｎと受信データＤ１と
がクロック信号ＣＫによってトリガされ、即ちクロック
信号ＣＫに同期状態でフリップフロップ５６に保持され
る。

【００５１】この保持データＱ１〜Ｑｎの内、隣位相同
士で論理”１”又は”０”の異なる変化点が２つ、変化
点検出手段５７で検出される。この検出された２つの変
化点の位相差が差分値判定手段７６で求められる。

【００５２】ここで、２つの変化点の位相差がクロック
信号ＣＫの１周期以下であるか否かが差分値判定手段７
７で判定され、以下であれば位相差が出力される。即
ち、ここで受信データＤ１の論理”１”を正パルス、”
０”を負パルスとした場合に、理想的には各パルス幅が
クロック信号ＣＫの１周期に対応するが、各々のパルス
幅がずれて一方が１周期のパルス幅よりも狭く、他方が
広くなっている場合に、その広パルス幅に対応する位相
差が無視され、狭パルス幅に対応する位相差のみが後段
の処理に採用されるようになっている。

【００５３】その採用された位相差、即ち受信データＤ
１の狭パルス幅の位相値が除算手段７８で１／２とされ
ることによって、狭パルス幅の中央部分の位相が求めら
れる。

【００５４】そして、加算手段７９によって、１／２位
相差値と、この位相差が差分値判定手段７６で求められ
た２つの変化点の内の最初の変化点の位相値、即ちクロ
ック信号ＣＫのトリガ点から最初の変化点までの位相値
とが加算されることによって、トリガ点から狭パルス幅
の中央部分までの位相値が求められる。

【００５５】この求められた位相値に対応する位相の、
受信データＤ１及び複数の遅延データＤ２〜Ｄｎを選択
手段８０で選択することによって、クロック信号ＣＫで
受信データＤ１の狭パルス幅の中央部分をトリガするこ
とができる。

【００５６】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２は本発明の第１実施例による位相比較
型ビット同期確立回路の構成を示す図であり、図３は図
２の動作を説明するためのタイミングチャートである。

【００５７】まず、第１実施例の位相比較型ビット同期
確立回路による受信データのビット同期を確立するため
の概念を説明する。一般に伝送路から受信されたデータ
に対しては、特性評価の方法としてアイパターンによる
評価が行われる。データの正パルス幅及び負パルス幅の
変動が全く無い理想的な場合は、図４に符号３４で示す
アイパターンとなるので、アイパターン３４がクロック
信号の打ち抜き幅３３に対応する識別余裕のあるものと
なる。

【００５８】ところが、正パルス幅及び負パルス幅に変
動がある場合、例えば従来例の説明で用いた図１６に示
すデータＤ１のように、正パルス幅がクロック信号ＣＫ
の１周期の５０％、負パルス幅が１５０％のような大き
な変動がある場合、図５に符号３６で示すアイパターン
となるので、アイパターン３６がクロック信号の打ち抜
き幅３５に対応する識別余裕のないものとなる。

【００５９】図５に示すアイパターン３６の乱れは、狭
いパルス幅（狭パルス幅）と広いパルス幅（広パルス
幅）が存在するためである。ここで狭パルス幅を打ち抜
くことができるようなクロック信号の位相を選択すれ
ば、狭パルス幅及び広パルス幅を問わず常に安定したデ
ータの打ち抜きが可能となる。

【００６０】また、常に狭パルス幅にのみ着目すること
によって、従来例の説明で用いた図１８に示すようなラ
ンダムデータに対しても、狭パルス幅の２ビット連続
（図１８では”１”が連続）を誤って孤立波と見なすこ
と無く常に１ビットの孤立波が検出可能となる。

【００６１】このように受信データの狭パルス幅の部分
を検出し、狭パルス幅を打ち抜くことが可能なクロック
信号の位相を見つけ出すようにしたのが、図２に示す第
１実施例の位相比較型ビット同期確立回路である。

【００６２】図２において、符号４１〜５５は１５個の
遅延素子、５６は１６ビットのフリップフロップ（Ｆ／
Ｆ）、５７〜７１は１５個のイクスクルーシブオア回路
（ＥＸＯＲ回路）、７２は１５ビット入力−４ビット出
力のプライオリティーエンコーダ、７３は４ビット入力
−１５ビット出力のデコーダ、７４はエンコーダ７２及
びデコーダ７３で処理されたＥＸＯＲ回路５７〜７１の
出力データの反転データとＥＸＯＲ回路５７〜７１の出
力データとの論理積演算を、ＥＸＯＲ回路個々の出力デ
ータにおいて行う１５個の２入力タイプアンドゲート
（図示せず）から成るアンド回路、７５は１５ビット入
力−４ビット出力のプライオリティーエンコーダ、７６
は減算器、７７は判定器、７８は除算器、７９は加算
器、８０はセレクタ（ＳＥＬ）である。

【００６３】また、各構成要素を接続するラインが複数
本のものを１本で示してある場合は、ラインに交差して
示した／記号の上又は横にその本数を示す数値「４」、
「１５」及び「１６」が記入してある。

【００６４】各遅延素子４１〜５５は、受信データＤ１
を所定量ずつ遅延させるものである。この遅延データＤ
２〜Ｄ１６と受信データＤ１は、Ｆ／Ｆ５６及びセレク
タ８０の１６ビット入力端へ出力される。図３に受信デ
ータＤ１及び遅延データＤ２〜Ｄ１６の波形の一例を示
す。

【００６５】但し、各遅延素子４１〜５５は、従来例で
説明したデータの変化点がクロック信号ＣＫのいかなる
位相に対しても最低２箇所検出できるように、その各遅
延素子４１〜５５の合計遅延量がクロック信号ＣＫの２
周期分以上の遅延量で、この遅延量を変化点が２箇所検
出できるステップ数に分割した場合に対応する遅延素子
数とされている。

【００６６】Ｆ／Ｆ５６は受信データＤ１及び遅延デー
タＤ２〜Ｄ１６をトリガして保持し、この保持データＱ
１〜Ｑ１６をＥＸＯＲ回路５７〜７１の入力端へ出力す
る。この出力は、Ｆ／Ｆ５６の１ビット目出力端から出
力される保持データＱ１をＥＸＯＲ回路５７の一入力端
へ出力し、２ビット目出力端から出力される保持データ
Ｑ２をＥＸＯＲ回路５７の他入力端及びＥＸＯＲ回路５
８の一入力端へ出力し、３ビット目出力端から出力され
る保持データＱ３をＥＸＯＲ回路５８の他入力端及びＥ
ＸＯＲ回路５９の一入力端へ出力し、…、１５ビット目
出力端から出力される保持データＱ１５をＥＸＯＲ回路
７０の他入力端及びＥＸＯＲ回路７１の一入力端へ出力
し、１６ビット目出力端から出力される保持データＱ１
６をＥＸＯＲ回路７１の他入力端へ出力するようになっ
ている。

【００６７】即ち、図３に示す受信データＤ１及び遅延
データＤ２〜Ｄ１６がクロック信号ＣＫの時刻ｔ１の立
ち上がりエッジでトリガされると、同図に示すように、
保持データＱ１が”１”、Ｑ２〜Ｑ１３が”０”、Ｑ１
４〜Ｑ１６が”１”となり、時刻ｔ２の立ち上がりエッ
ジでトリガされると、保持データＱ１〜Ｑ５が”０”、
Ｑ６〜Ｑ９が”１”、Ｑ１０〜Ｑ１３が”０”、Ｑ１４
〜Ｑ１６が”０”となる。

【００６８】ＥＸＯＲ回路５７〜７１は、２箇所の変化
点（第１及び第２変化点）を求めるものであり、Ｆ／Ｆ
５６から出力される１６ビットの保持データＱ１〜Ｑ１
６を隣同士で排他的論理和演算を行うことによって、隣
同士の保持データＱ１〜Ｑ１６のデータ値”１”又は”
０”が異なっている変化点を求めるものである。

【００６９】保持データＱ１〜Ｑ１６のデータ値”１”
又は”０”が同一であればＥＸＯＲ回路５７〜７１の出
力データＥ１〜Ｅ１５が”０”となり、異なっていれば
変化点を示す”１”となる。

【００７０】図３に示す時刻ｔ１とｔ２間の第１領域で
は、第１ＥＸＯＲ回路５７に入力される保持データＱ１
が”１”でＱ２が”０”なので出力データＥ１が”１”
となり、第１３ＥＸＯＲ回路６９に入力される保持デー
タＱ１３が”０”でＱ１４が”１”なので出力データＥ
１３が”１”となる。他のＥＸＯＲ回路の出力データ
は”０”となる。

【００７１】また、時刻ｔ２とｔ３間の第２領域では、
第５ＥＸＯＲ回路６１に入力される保持データＱ５が”
０”でＱ６が”１”なので出力データＥ５が”１”とな
り、第９ＥＸＯＲ回路６５に入力される保持データＱ９
が”１”でＱ１０が”０”なので出力データＥ９が”
１”となる。他のＥＸＯＲ回路の出力データは”０”と
なる。

【００７２】プライオリティーエンコーダ７２は、第１
変化点を符号値として出力するものであり、１５ビット
入力データＥ１〜Ｅ１５を符号化して４ビット出力デー
タで示される第１変化点値Ｐ１として出力する。

【００７３】即ち、クロック信号ＣＫの同一周期単位で
入力されるＥＸＯＲ回路５７〜７１の出力データＥ１〜
Ｅ１５の内、数の小さいビットのデータのみを”１”と
し、この”１”のビット数を第１変化点値Ｐ１として、
デコーダ７３、減算器７６及び加算器７９へ出力するも
のである。

【００７４】デコーダ７３は、４ビットの第１変化点値
Ｐ１を１５ビットのデータに復号化し、この復号化され
た１５ビットのデータＤＣ１をアンド回路７４の各２入
力タイプアンドゲートの一方の反転入力端へ出力するも
のである。

【００７５】アンド回路７４は、各２入力タイプアンド
ゲートの一方の反転入力端に入力される１５ビットのデ
ータＤＣ１と、他方の入力端に入力されるＥＸＯＲ回路
５７〜７１の出力データＥ１〜Ｅ１５との論理積演算を
行い、この結果の１５ビットのデータＡＤ１を出力する
ものである。

【００７６】プライオリティーエンコーダ７５は、第２
変化点を符号値として出力するものであり、１５ビット
のデータＡＤ１を符号化して４ビット出力データで示さ
れる第２変化点値Ｐ２として出力する。

【００７７】即ち、クロック信号ＣＫの同一周期単位で
入力される１５ビットのデータＡＤ１の内、数の小さい
ビットのデータのみを”１”とし、この”１”のビット
数を第２変化点値Ｐ２として、減算器７６へ出力するも
のである。

【００７８】従って、図３に示す第１領域では、前段の
プライオリティーエンコーダ７２において、１ビット目
の入力データＥ１が”１”なので、第１変化点値Ｐ１が
「１」となる。この「１」の第１変化点値Ｐ１は、デコ
ーダ７３によって１５ビットのデータＤＣ１に復号化さ
れる。即ち、１ビット目のみが”１”で他のビットが全
て”０”のデータＤＣ１となる。

【００７９】アンド回路７４においては、１５ビットの
データＤＣ１の反転データと、ＥＸＯＲ回路５７〜７１
の１５ビットの出力データＥ１〜Ｅ１５との論理積演算
が行われる。

【００８０】即ち、１５ビットのデータＤＣ１の反転デ
ータは１ビット目のみが”０”であり、１５ビットの出
力データＥ１〜Ｅ１５は、１ビット目と１３ビット目の
みが”１”なので、アンド回路７４の出力データＡＤ１
は１３ビット目のみが”１”となる。

【００８１】この１３ビット目のみが”１”の１５ビッ
トのデータＡＤ１がプライオリティーエンコーダ７５に
入力されると、第２変化点値Ｐ２が「１３」となる。従
って、第１領域では、「１」の第１変化点値Ｐ１と、
「１３」の第２変化点値Ｐ２とが求められる。同様に、
第２領域では、「５」の第１変化点値Ｐ１と、「９」の
第２変化点値Ｐ２とが求められる。

【００８２】次に、減算器７６は、各々４ビットで示さ
れる第２変化点値Ｐ２から第１変化点値Ｐ１を減算し、
この４ビットの減算値ＳＵ１を出力するものである。即
ち、第１領域では減算値ＳＵ１が「１２」、第２領域で
は減算値ＳＵ１が「４」となる。

【００８３】判定器７７は、減算値ＳＵ１が「８」以下
であるか否かを判定し、「８」より大きい数値のものは
無視し、「８」以下のものを、４ビットの判定データＪ
Ｕ１として出力する。

【００８４】ここで「８」より大きい数値を無視するよ
うにしたのは、各遅延素子４１〜５５で１つのクロック
信号ＣＫの周期を１６等分するようにしたので、受信デ
ータＤ１の狭パルス幅部分の検出条件として遅延素子８
ステップ分以下の幅が条件となるからである。

【００８５】即ち、変化点間の位相差（減算値ＳＵ１）
がクロック信号ＣＫの１周期分以上の場合には、このパ
ルスは広パルス幅と判定し、判定器７７以降の処理は行
わず、変化点間の位相差が１周期分に入っていればそれ
以降の処理を開始する。

【００８６】従って、判定器７７においては、第１領域
で求められた減算値ＳＵ１の「１２」が無視され、第２
領域で求められた減算値ＳＵ１の「４」が、４ビットの
判定データＪＵ１として除算器７８へ出力される。

【００８７】除算器７８は、判定データＪＵ１を１／２
することによって、変化点の位相差の１／２を求め、こ
の結果を除算値ＤＩ１として出力するものである。即
ち、判定データＪＵ１の「４」が１／２され、この結果
の「２」が除算値ＤＩ１として加算器７９へ出力され
る。

【００８８】加算器７９は、前段のプライオリティーエ
ンコーダ７２から出力される第１変化点値Ｐ１と除算値
ＤＩ１とを加算することによって、クロック信号ＣＫの
立ち上がりエッジによってその狭パルス幅の中央部分が
打ち抜かれる位相の受信データＤ１若しくは遅延データ
Ｄ２〜Ｄ１６を選択するための選択信号ＳＳ１を求める
ものである。

【００８９】即ち、第２領域で得られた第１変化点値Ｐ
１の「５」と、除算値ＤＩ１の「２」とが加算され、こ
の結果の「７」に対応する第７遅延データＤ７を選択す
るための「７」の選択信号ＳＳ１がセレクタ８０へ出力
される。

【００９０】セレクタ８０は、選択信号ＳＳ１の値に対
応する番号の受信データＤ１若しくは遅延データＤ２〜
Ｄ１６を選択して出力するものである。即ち、選択信号
ＳＳ１の「７」に対応する第７遅延データＤ７が選択さ
れて出力される。

【００９１】以上説明した第１実施例の位相比較型ビッ
ト同期確立回路によれば、受信データＤ１の論理”１”
の正パルスと”０”の負パルスとにパルス幅変動が生じ
ている場合に、その狭パルスの中心をクロック信号ＣＫ
で打ち抜けるようにすることが可能となる。広パルスに
対しては何ら制御を行わないようになされる。

【００９２】このように狭パルスの検出を行えるの
で、”１”及び”０”の交番が保証されていないプリア
ンブル以外の通常データであっても、その孤立波を検出
することが可能となる。

【００９３】即ち、加入者データの部分からもデータと
クロック信号との位相関係の微調整が可能となり、長い
バースト信号に対しても安定したデータとクロック信号
の位相関係を保証することが可能となる。

【００９４】次に、第２実施例を図６を参照して説明す
る。図６に示す第２実施例において図２に示した第１実
施例の各部に対応する部分には同一符号を付し、その説
明を省略する。

【００９５】図６に示す第２実施例は、変化点を３箇所
検出し、第１変化点及び第２変化点の位相差と、第２変
化点及び第３変化点の位相差との小さい方の位相差から
狭パルスを検出することによって、各遅延素子４１〜５
５による遅延量に誤差が大きい場合でも狭パルスを検出
できるようにしたものである。

【００９６】図６において、図２に示した構成要素に新
たに加えた構成要素は、符号８２で示すデコーダ、８３
で示すアンド回路、８４で示すプライオリティーエンコ
ーダ、８５で示す減算器、８６で示す比較器、８７及び
８８で示す選択器である。

【００９７】デコーダ８２は、４ビットの第２変化点値
Ｐ２を１５ビットのデータに復号化し、この復号化され
た１５ビットのデータＤＣ２をアンド回路８３の図示せ
ぬ１５個の３入力タイプアンドゲートの第２反転入力端
へ出力するものである。

【００９８】アンド回路８３は、各３入力タイプアンド
ゲートの第１反転入力端に入力される１５ビットのデー
タＤＣ１と、第２反転入力端に入力されるデータＤＣ２
と、入力端に入力されるＥＸＯＲ回路５７〜７１の出力
データＥ１〜Ｅ１５との論理積演算を行い、この結果の
１５ビットのデータＡＤ２を出力するものである。

【００９９】プライオリティーエンコーダ８４は、第３
変化点を符号値として出力するものであり、１５ビット
のデータＡＤ２を符号化して４ビット出力データで示さ
れる第３変化点値Ｐ３として減算器８５へ出力するもの
である。

【０１００】減算器８５は、各々４ビットで示される第
３変化点値Ｐ３から第２変化点値Ｐ２を減算し、この４
ビットの減算値（位相差）ＳＵ２を出力するものであ
る。比較器８６は、減算値ＳＵ１とＳＵ２との何れが小
さいかを比較によって求め、この比較結果を選択データ
ＣＣ１として各選択器８７，８８へ出力する。

【０１０１】選択器８７は、小さいほうの減算値ＳＵ１
又はＳＵ２、即ち位相差を選択データＣＣ１に応じて選
択して出力する。ここでは第１変化点値Ｐ１及び第２変
化点値Ｐ２の位相差と、第２変化点値Ｐ２及び第３変化
点値Ｐ３の位相差との何れが小さいかが選択されること
によって狭パルス幅が求められるようになっている。

【０１０２】選択器８８は、選択データＣＣ１が減算値
ＳＵ１が小さいことを示すものであれば第１変化点値Ｐ
１を選択し、減算値ＳＵ２が小さいことを示すものであ
れば第２変化点値Ｐ２を選択して出力する。

【０１０３】従って、減算値ＳＵ２が小さい場合、第２
変化点値Ｐ２と第３変化点値Ｐ３との位相差（減算値Ｓ
Ｕ２）が選択器８７で選択され、この選択された位相差
が除算器７８で１／２とされ、加算器７９によって、そ
の１／２の位相差（除算値ＤＩ１）に、第２変化点値Ｐ
２が加算され、これによって、クロック信号ＣＫの立ち
上がりエッジによって、その狭パルス幅の中央部分が打
ち抜かれる位相の受信データＤ１若しくは遅延データＤ
２〜Ｄ１６を選択するための選択信号ＳＳ１が求められ
る。

【０１０４】以上説明した第２実施例によれば、各遅延
素子４１〜５５による遅延量に誤差が大きい場合でも、
受信データＤ１の論理”１”の正パルスと”０”の負パ
ルスとにパルス幅変動が生じている場合に、その狭パル
スの中心をクロック信号ＣＫで打ち抜けるようにするこ
とが可能となる。

【０１０５】次に、第３実施例を図７を参照して説明す
る。図７に示す第３実施例において図２に示した第１実
施例の各部に対応する部分には同一符号を付し、その説
明を省略する。

【０１０６】図７に示す第３実施例は、図２に示したプ
ライオリティーエンコーダ７２〜加算器７９間の回路の
遅延時間が、クロック信号ＣＫの１周期時間よりも大き
い場合に、クロック信号ＣＫの１周期内で狭パルスの適
正な打ち抜き箇所を検出できるようにしたものである。

【０１０７】図７において、図２に示した構成要素に新
たに加えた構成要素は、符号８９で示す１／ｎ分周回
路、９０，９１，９２で示すｎ個のフリップフロップ、
９３，９４，９５で示すｎ個のφ１〜φｎ用判定回路、
９６で示す位相決定回路である。

【０１０８】分周回路８９はクロック信号ＣＫを１／
１、１／２、…、１／ｎ分周し、１／１クロック信号φ
１、１／２クロック信号φ２、…、１／ｎクロック信号
φｎを出力する。

【０１０９】フリップフロップ９０〜９２は、１／１ク
ロック信号φ１、１／２クロック信号φ２、…、１／ｎ
クロック信号φｎの数と同数用意されており、ＥＸＯＲ
回路５７〜７１の出力データＥ１〜Ｅ１５を、各クロッ
ク信号φ１〜φｎでトリガして保持する。φ１〜φｎ用
判定回路９３〜９５は、各々図１２に示したプライオリ
ティーエンコーダ７２〜加算器７９間の回路から構成さ
れるものであり、各フリップフロップ９０〜９２の保持
データ、即ちＥＸＯＲ回路５７〜７１の出力データＥ１
〜Ｅ１５がプライオリティーエンコーダ７２に入力され
るようになっている。

【０１１０】即ち、各クロック信号φ１〜φｎの１周期
内で、第１実施例で説明した受信データＤ１の狭パルス
の中央部分を打ち抜くための位相を選択するための選択
データＳＳ１〜ＳＳｎを出力する。

【０１１１】位相決定回路９６は、各クロック信号φ１
〜φｎに応じて選択データＳＳ１〜ＳＳｎを選択してセ
レクタ８０へ出力するものであり、図８に示す構成とな
っている。

【０１１２】即ち、図８に示すように、各クロック信号
φ１〜φｎをデコーダ９８によって順次デコードし、セ
レクタ９７でそのデコードされたクロック信号φ１〜φ
ｎに対応する選択データＳＳ１〜ＳＳｎを選択し、この
選択されたデータＳＳ１〜ＳＳｎを、クロック信号ＣＫ
でトリガしてフリップフロップ９９に保持して図７に示
すセレクタ８０へ出力するものである。

【０１１３】このように構成することによって、クロッ
ク信号ＣＫが高速であっても、受信データＤ１の狭パル
スの適正な打ち抜き位相を検出することができる。ま
た、位相決定回路９６を図９に示すような多数決回路１
００を用いて構成してもよい。多数決回路１００は、選
択データＳＳ１〜ＳＳｎの内、同じ選択位相を示す数が
多いものを検出して図７に示すセレクタ８０へ出力する
ものである。

【０１１４】

【発明の効果】以上説明したように、本発明の位相比較
型ビット同期確立回路によれば、受信データの正パルス
幅又は負パルス幅が変動し、何れかが狭くなったとして
も、その狭幅パルスに位相同期することができる効果が
あり、また論理”１”及び”０”の交番以外の受信デー
タにおいてもビット位相同期を行うことができる効果が
ある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施例による位相比較型ビット同
期確立回路の構成を示す図である。

【図３】図２に示す第１実施例回路の動作を説明するた
めのタイミングチャートである。

【図４】理想的なアイパターンを示す図である。

【図５】パルス幅変動時のアイパターンを示す図であ
る。

【図６】本発明の第２実施例による位相比較型ビット同
期確立回路の構成を示す図である。

【図７】本発明の第３実施例による位相比較型ビット同
期確立回路の構成を示す図である。

【図８】図７に示す位相決定回路の構成を示す図であ
る。

【図９】図７に示す位相決定回路の他の構成を示す図で
ある。

【図１０】ＰＯＮによる加入者収容形態を示す図であ
る。

【図１１】ＴＤＭＡ方式を説明するための図である。

【図１２】電話局側加入者線終端装置の構成を示す図で
ある。

【図１３】従来の位相比較型ビット同期確立回路の動作
原理を説明するための図である。

【図１４】従来の位相比較型ビット同期確立回路の構成
を示す図である。

【図１５】図１４に示す従来回路の動作を説明するため
のタイミングチャートである。

【図１６】従来例の問題点を説明するための第１の図で
ある。

【図１７】従来例の問題点を説明するための第２の図で
ある。

【図１８】従来例の問題点を説明するための第３の図で
ある。

【符号の説明】

４１，４２，４３，５５遅延手段５６フリップフロップ５７変化点検出手段７６差分算出手段７７差分値判定手段７８除算手段７９加算手段８０選択手段

Claims

【特許請求の範囲】

【請求項１】受信データをクロック信号で適正にトリ
ガできるようにビット位相を合わせる位相比較型ビット
同期確立回路において、前記受信データを一定位相量ずつ遅延させる複数段の遅
延手段と、該受信データ及び該複数段の遅延手段により遅延された
複数の遅延データを該クロック信号によりトリガして保
持するフリップフロップと、該フリップフロップの隣位相同士の保持データで論理の
異なる変化点を２つ検出する変化点検出手段と、該変化点検出手段で検出された２つの変化点の位相差を
求める差分算出手段と、該位相差が該クロック信号の１周期以下である場合に該
位相差を出力する差分値判定手段と、該差分値判定手段から出力される位相差を１／２とする
除算手段と、該位相差の１／２の値と、その位相差が求められた前記
２つの変化点の内の最初の変化点の位相値とを加算する
加算手段と、該加算手段で得られる加算位相値に対応する位相の、前
記受信データ及び前記複数の遅延データを選択する選択
手段とを具備したことを特徴とする位相比較型ビット同
期確立回路。
【請求項２】前記複数段の遅延手段の合計遅延量が前
記クロック信号の２周期以上の遅延量であって、該複数
段の遅延手段の数が、該クロック信号の１周期内に前記
２つの変化点が存在するように前記受信データの位相を
遅延できる数であることを特徴とする請求項１記載の位
相比較型ビット同期確立回路。
【請求項３】前記差分値判定手段が、前記２つの変化
点の位相差に対応する前記遅延手段の数と該遅延手段１
個の遅延量とを乗算することによって該位相差を求め、
この求められた位相差が前記クロック信号の１周期以下
であるか否かを判定することを特徴とする請求項１又は
２記載の位相比較型ビット同期確立回路。
【請求項４】受信データをクロック信号で適正にトリ
ガできるようにビット位相を合わせる位相比較型ビット
同期確立回路において、前記受信データを一定位相量ずつ遅延させる複数段の遅
延手段と、該受信データ及び該複数段の遅延手段により遅延された
複数の遅延データを該クロック信号によりトリガして保
持するフリップフロップと、該フリップフロップの隣位相同士の保持データで論理の
異なる変化点を３つ検出する変化点検出手段と、該変化点検出手段で検出された３つの変化点の内、第１
及び第２変化点の第１位相差と、第２及び第３変化点の
第２位相差とを求める差分算出手段と、該該第１位相差と該第２位相差との小さいほうを出力す
る差分値判定手段と、該差分値判定手段から出力される位相差を１／２とする
除算手段と、該１／２の値の位相差が、前記第１位相差から算出され
た場合に前記第１変化点の位相値と該１／２位相差値と
を加算し、前記第２位相差から算出された場合に前記第
２変化点の位相値と該１／２位相差値とを加算する加算
手段と、該加算手段で得られる加算位相値に対応する位相の、前
記受信データ及び前記複数の遅延データを選択する選択
手段とを具備したことを特徴とする位相比較型ビット同
期確立回路。
【請求項５】受信データをクロック信号で適正にトリ
ガできるようにビット位相を合わせる位相比較型ビット
同期確立回路において、前記受信データを一定位相量ずつ遅延させる複数段の遅
延手段と、該受信データ及び該複数段の遅延手段により遅延された
複数の遅延データを該クロック信号によりトリガして保
持するフリップフロップと、該フリップフロップの隣位相同士の保持データで論理の
異なる変化点を２つ検出する変化点検出手段と、前記クロック信号を１／１〜１／ｎ分周する分周手段
と、該１／１〜１／ｎ分周クロック信号により前記２つの変
化点を保持するｎ個の保持手段と、該保持された２つの変化点の位相差を求め、該位相差が
前記クロック信号の１周期以下の場合に該位相差を１／
２とし、この１／２位相差値と、該保持された２つの変
化点の内の最初の変化点の位相値とを加算するｎ個の判
定手段と、前記１／１〜１／ｎ分周クロック信号の何れかに対応す
る該ｎ個の判定手段で得られた加算位相値を選択する位
相決定手段と、該位相決定手段で得られる加算位相値に対応する位相
の、前記受信データ及び前記複数の遅延データを選択す
る選択手段とを具備したことを特徴とする位相比較型ビ
ット同期確立回路。
【請求項６】前記位相決定手段が前記ｎ個の判定手段
で得られた加算位相値を選択する際に、同じ位相を示す
数が最も多い加算位相値を選択するようにしたことを特
徴とする請求項５記載の位相比較型ビット同期確立回
路。